TWI571935B - 沉積後軟退火 - Google Patents

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東 紐
路克斯Ｂ 漢德森
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Description

沉積後軟退火
本發明係關於一種軟退火處理，特別關於一種在半導體基板上製備電子裝置用之疊層結構的軟退火處理。
半導體裝置的各種薄膜層可用化學氣相沉積(CVD)及/或電漿強化化學氣相沉積(PECVD)處理來沉積。有些記憶體裝置，如NAND快閃記憶體，以二維陣列排列。因為此種記憶體裝置被限制在平面排列，晶粒尺寸和記憶體密度參數可能會給裝置的總記憶體容量帶來限制。據此，朝著較大晶粒尺寸來擴展記憶體容量會相對地增加記憶體裝置的成本，因而延遲了對較大容量記憶體裝置的採用。已有人提出將記憶體閘極排列為三維(3D)陣列。此方法中，某些含有由圖案化交替膜組成之疊層形成的電晶體。圖1概略表示範例性的膜疊層180包含在基板106上成為交替層的第一膜182及第二膜184。此類3D陣列有時被用來形成垂直積體記憶體(VIM)結構。
通常，用來在基板上形成VIM結構的單位層具有原沉積(as-deposited)內部應力。許多案例中，原沉積內部應力是壓縮的。當許多層彼此堆疊時，此內部應力會累積，藉此造成塗佈的基板翹曲(bow)而不會保持平坦。此翹曲為不良現象，因為會使後續處理更困難。當基板翹曲超過特定程度後，基板可能會無法使用。
本文特定實施例係關於用以降低製造在半導體基板上之多層疊層翹曲的方法與設備。該等方法共同包括低溫「軟退火」處理。軟退火帶來各種好處。基本上，其降低了工作件一或更多矽層中的內部應力。 通常，內部應力為壓縮應力，但不一定是會如此。軟退火一絕佳應用是降低含有二或更多矽層的疊層的內部應力。疊層中層或層組的內部應力時常會顯現為晶圓翹曲。軟退火處理可被用來降低含矽疊層中的壓縮翹曲。軟退火處理可在不會造成疊層中的矽被活化之下進行處理。
在此實施例的一個態樣中，提供有在半導體基板上製備電子裝置用的疊層結構的方法。該方法包括：沉積至少一重複組的疊層，重複組有二或更多層，其中重複組中的至少二層材料不同，至少一交替層的材料是矽，疊層包括至少約四層，各層實質相同厚度；在疊層上執行軟退火來降低疊層中的內部應力；圖案化疊層，其係藉由在疊層上定義一圖案，並垂直蝕刻疊層以賦予疊層圖案；選擇性蝕刻圖案化疊層，以選擇性移除疊層中不同材料的至少一種的某些部分；及活化至少一交替層的矽，以將矽轉換為多晶狀態，其中軟退火執行條件係使重複組中至少一層的矽不活化。
軟退火可在圖案化之前及/或蝕刻之前進行。特定狀況下，疊層包括摻雜矽與介電質材料的交替層。其他狀況下，疊層包括摻雜矽與無摻雜矽的交替層。通常，沉積在重複組中至少一層的矽是非晶矽或微晶矽。部分實施態樣中，疊層厚度可為約1與6微米之間。疊層中各矽層的厚度可為約10與1000埃之間。許多狀況下，在進行軟退火之前，疊層中的內部應力產生了半導體基板翹曲。某些實施例中此翹曲可以是至少約150微米。
軟退火可在特定條件下進行。例如，軟退火執行條件不使超過約每立方公分1019原子的摻雜劑擴散進入無摻雜矽層。某些狀況下，軟退火在約550至750度C的溫度下進行約1秒與7分鐘之間的時間。某些狀況下，軟退火可在快速熱退火腔室中進行。可用濕式蝕刻處理進行選擇性蝕刻圖案化的疊層。某些實施例中，將矽活化包括將矽加熱至約750度C或更高之溫度。疊層時常會形成記憶體裝置的一部份。特定實施態樣中此記憶體裝置可以是垂直積體記憶體裝置。
在此實施例另一態樣是在半導體基板上製備電子裝置用之疊層結構的系統。此系統可包括：(a)多重腔室設備，包括至少一PECVD腔室用來沉積疊層的至少一層及至少一軟退火腔室；及(b)控制器，具有指令來：(i)沉積具有至少一重複組的疊層，重複組有二或更多層，其中重複組中 至少二層的材料不同，重複組中至少一層的材料是矽，且其中疊層包含至少約四層，各層具有實質相同厚度；(ii)在疊層上進行軟退火以降低疊層中的內部應力；(iii)藉由在疊層上定義圖案並垂直蝕刻疊層以將圖案賦予疊層而圖案化疊層；(iv)選擇性蝕刻圖案化疊層以選擇性移除疊層中不同材料至少一者的某些部分；(v)活化至少一交替層中的矽，以將矽轉換為多晶狀態，其中執行軟退火的指令包含使執行軟退火之條件不使重複組中至少一層中的矽活化的指令。
控制器亦可包括自系統外部接收半導體基板並將基板從多重腔室設備中的一腔室傳輸到另一腔室的指令。再者，控制器可包括用以控制軟退火期間基板的溫度分布的指令以及用以控制軟退火時間長的指令。控制器可包括用以在圖案化之前及/或蝕刻之前執行軟退火的指令以及用以在選擇性蝕刻之後進行活化的指令。特定實施例中，控制器可包括用以沉積摻雜矽與介電質材料的交替層的指令。其他實施例中，控制器可包括用以沉積摻雜矽與無摻雜矽之交替層的指令。各層的厚度以及整體疊層的厚度可由控制器控制。一實施例中，控制器指令為將疊層中各矽層沉積至約10與1000埃之間的厚度。同樣地，控制器可包括用以沉積疊層具有總體厚度為約1與6微米之間的總厚度。控制器亦可控制軟退火期間的溫度與時間長。一特定的例子中，控制器的指令為在約550與750度C之間的溫度下進行軟退火，進行時間為約1秒與7分鐘之間的時間。再者，控制器可具有用以從已活化、已選擇性蝕刻的疊層製備至少一部份的垂直積體記憶體裝置的指令。特定狀況下，軟退火腔室可以是快速熱退火腔室。
以上各特徵及其他特徵將參照對應圖式於下說明。
100‧‧‧半導體基板
101‧‧‧第一結構
102‧‧‧開口部
102a‧‧‧側壁
104‧‧‧絕緣層
106‧‧‧基板
110、130‧‧‧絕緣層
120‧‧‧導電層
180‧‧‧膜疊層
182‧‧‧第一膜
184‧‧‧第二膜
200a‧‧‧第一絕緣層組
200b‧‧‧第一導電層組
201‧‧‧第二結構
202‧‧‧第二開口部
202a‧‧‧側壁
204‧‧‧絕緣層
210、230、250、270、290‧‧‧絕緣層
220、240、260、280‧‧‧導電層
300‧‧‧方法
300a‧‧‧第二絕緣層組
300b‧‧‧第二導電層組
301‧‧‧第三結構
302‧‧‧第三開口部
302a‧‧‧垂直側壁
303、305、307、309、311、313‧‧‧步驟
304‧‧‧第三閘極介電部分
310、330、350、370、390‧‧‧絕緣層
320、340、360、380‧‧‧導電層
400‧‧‧軟退火腔室
401‧‧‧第四結構
402‧‧‧第四開口部
402a‧‧‧側壁
403‧‧‧熱控制機構
404‧‧‧絕緣層
405‧‧‧氣流控制器
406‧‧‧輸入管道
407‧‧‧氣體注入頭
408‧‧‧輸出管道
409‧‧‧反應腔室
410‧‧‧絕緣層
412‧‧‧承受支撐部
420‧‧‧導電層
424‧‧‧熱源
430‧‧‧絕緣層
441‧‧‧承受器
450‧‧‧晶圓
466‧‧‧承受位置控制器
477‧‧‧熱源
501、502‧‧‧線
610‧‧‧位元線
3100‧‧‧沉積處理站
3172‧‧‧腔室本體
3174‧‧‧氣體輸送管線
3178‧‧‧噴淋頭
3180‧‧‧固持部
3182‧‧‧托架
3184‧‧‧加熱器
3186‧‧‧基板
3188‧‧‧RF電源
3190‧‧‧匹配網絡
3192‧‧‧電漿
3194‧‧‧電漿鞘
3196‧‧‧蝴蝶閥
3198‧‧‧排氣管線
3300‧‧‧多重處理站處理工具
3302‧‧‧入站負載鎖
3304‧‧‧出站負載鎖
3306‧‧‧機器人
3308‧‧‧晶圓盒
3310‧‧‧大氣壓埠
3314‧‧‧處理腔室
3316‧‧‧腔室傳輸埠
3318‧‧‧固持部
3350‧‧‧系統控制器
3352‧‧‧處理器
3354‧‧‧大量儲存裝置
3356‧‧‧記憶體裝置
3358‧‧‧系統控制軟體
3390‧‧‧基板處置系統
3400‧‧‧多重處理站處理工具
3404‧‧‧低壓傳輸腔室
3406‧‧‧機器人
3408‧‧‧負載鎖
3410‧‧‧基板傳輸模組
3412‧‧‧機器人
ACT1、ACT2、ACT3、ACT4‧‧‧主動條
圖1繪示一例示性膜具有材料交替層。
圖2繪示硼遷移出硼摻雜多矽層而進入周圍的層。
圖3繪示一揭露於此之實施例的處理半導體基板方法的流程圖。
圖4繪示可根據在此揭露之實施例使用的退火腔室範例。
圖5繪示可根據在此一實施例使用的PECVD沉積處理站範 例。
圖6、7繪示根據在此實施例之多重處理站半導體處理設備。
圖8繪示用於在此特定範例之六層疊層。
圖9A至9D繪示圖8之疊層中的各元素在軟退火之前與之後的濃度分布。
圖10繪示圖8疊層在軟退火處理之前、之後的相關X光繞射數據。
圖11繪示關於活化摻雜多矽的X光繞射數據。
圖12A至12P繪示各截面圖顯示根據在此揭露方法之製造非揮發性記憶體裝置的方法。
本文中，「半導體晶圓」、「晶圓」、「基板」、「晶圓基板」及「部分製造之積體電路」會交替使用。本領域具有通常知識者會了解到，「部分製造之積體電路」一詞可指在矽晶圓上進行任何積體電路製造階段期間的矽晶圓。再者，「電解質」、「電鍍池」、「池」(bath)及「電鍍液」可交替使用。以下實施方式之假設是本發明實施於晶圓上，但本發明不限於此。工作件可以有各種形狀、尺寸、材料。除了半導體晶圓之外，其他可享受到本發明之優點的工作件包括各種物件，如印刷電路板等類似物。
當在此所述之矽沒有其他說明時，矽是指可具有任何型態的矽，如非晶矽與多晶矽。通常，原沉積矽最初並不具有多晶形態。而是，在原沉積之初始時，其形態是非晶或微晶(即非晶相內有小晶粒之結晶Si的結構)。關於裝置製造，原沉積矽有時稱作「未活化」(unactivated)，其可於後續被「活化」而轉換為多晶矽或「多矽」。活化通常由於爐中加熱或利用快速熱退火(RTA)處理加熱來達成。許多裝置製造的方式中，未活化矽在活化之前，接受一些沉積後處理。
下述中有許多特定的細節來清楚說明本發明實施例。所揭露的實施例可在沒有部份或全部的此等特定細節的情況下實施。其他情況下，為了避免不必要地混淆所揭露的實施例，熟知的處理操作不再詳述。雖然在此結合特定實施例來說明所揭露的實施例，應了解到此並不限制所 揭露的實施例。
與2D記憶體結構相較之下，VIM結構因其3D排列，能使每單位晶粒面積的總記憶體容量增加。VIM結構通常從交替的材料層形成。如在此使用的，多層疊層包括二或更多材料的交替層，其中至少一種包括矽。特定狀況下，這些材料可以是摻雜矽與無摻雜矽，或摻雜矽與介電材料，或以上材料之組合。介電材料的不限制範例為一氧化物，如矽氧化物。某些實施例中，疊層中可使用以三個不同的層為重複單位。例如，特定實施例中，疊層包含重複的摻雜矽、無摻雜矽與介電質的層。
通常，一對對的交替層(如一對摻雜矽與介電質層，或一對無摻雜矽與摻雜矽層)作為不連續層，對與對之間安插有因應各特定應用而利用的適當材料。因此，例如，多層疊層可主要包含交替的介電質層與摻雜矽層，以及一對對插入或交錯的摻雜矽與無摻雜矽的層。另一個範例中，多層疊層主要包含一對對的無摻雜矽與摻雜矽，而在疊層整體中交錯有一或更多對的介電質與摻雜矽。
通常，多層疊層中，所有矽層的一或更多者由如電漿強化化學氣相沉積(PECVD)處理的化學氣相沉積處理來沉積。某些實施例中，所有的層皆由PECVD沉積。
在此說明的疊層有時在矽層之間具有矽氧化物層。某些實施例中，氧化物層包含含有矽與氧的膜。一範例中，PECVD膜可以由含矽前驅物與一個氧的來源之間的反應來製成。不限制的範例包括矽烷與四乙基正矽酸鹽(TEOS)作為含矽前驅物，粒子氧、O2與N2O作為氧源。可包含其他化學元素來調節膜的組成，以強化特定膜屬性。例如，可加入如碳、氫、氮的元素。一不限制的範例中，以拉賽福逆散射譜術(RBS)測量疊層中之氮化物層的組成為：矽為37.6原子量%，氮為49原子量%，氫為13.4原子量%。
各個層的厚度通常在約10至1000Å之間，或約200至550Å之間。此類厚度適於VIM與其它應用。此等實施例中，完成的多層疊層的整體高度可以在約1至6μm之間，或在1.5至3μm之間。特定狀況下，這些層各者的厚度實質相似(如在50%之內)，其他情況下，各層的厚度更為相近(如在約20%之內)。
在VIM應用中，介電層通常做為在垂直堆疊裝置之間的絕緣 層。含有介電質與摻雜矽作為一對的疊層中，摻雜矽層作為閘電極。含有無摻雜矽與摻雜矽作為一對的疊層中，無摻雜矽層作為犧牲層而於後續被蝕刻掉並由氧化物或其他介電質取代，而摻雜矽層在蝕刻後保留下來作為絕緣層。
如上述，不管矽有無摻雜，通常會以非晶或微晶狀態沉積，且僅在後續活化來產生其最終多晶狀態(有時稱作多矽)。各種應用中皆希望在沉積之後的多個步驟期間，活化前的狀態保持完備而沒有轉換成多晶狀態。某些製程中，此是因為在摻雜矽與無摻雜矽之間的蝕刻選擇率，在矽處於其活化前狀態比起其處於活化狀態還要高。因此，重要的是，在某些應用中(如VIM應用)，不該增加溫度或以其他措施使熱能增至某程度而使原沉積矽在圖案化與蝕刻前就活化。
圖案化通常在硬罩(如可灰化之硬罩，如非晶碳層)沉積在疊層上之後進行。光罩便可受到微影圖案化處理。特定案例中，圖案化由光微影處理達成。其他情況下，圖案化由電子束微影處理達成。所產生之垂直蝕刻疊層結構，其尺寸能適用於欲使用該結構之特定應用(如VIM應用)。
圖案化之後，疊層接受蝕刻來部分或全部移除疊層中的一或更多層(如無摻雜矽的犧牲層)，同時實質保留住摻雜矽。此選擇性蝕刻之主要方向為水平的，產生底切結構，如魚骨結構。可用濕式蝕刻來選擇性地移除疊層的一或更多層(部分或全部)。濕式蝕刻之範例包括氫氟酸(包含緩衝過的酸)、氫氧化鉀(KOH)及氫氧化四甲銨(TMAOH)。在垂直記憶體應用中，適當的介電質(如氧化物)可沉積在以移除無摻雜矽層所形成的開口部中。
圖案化與蝕刻之後，非晶或微晶矽受到活化而轉換成其多晶形態。比起活化前的矽，摻雜矽的多晶形態具有實質更佳的電性，特別是阻抗更低。
通常藉由將非晶或微晶矽以控制的時間加熱至受控制、升高的溫度來完成活化。許多狀況中，活化發生在約750度C或更高的溫度。雖在活化退火時可用較低溫度，此等較低溫度要完成轉換通常要更長的多。此加熱可執行數秒或更長，視特定溫度與應用而定。某些狀況下，活化用雷射結晶處理來完成。多矽的平均晶粒大小通常為約10奈米至約10微米，然 而也可達成其他晶粒大小。
沉積多層疊層(如含有許多摻雜與無摻雜矽的層或摻雜矽與介電質的層的疊層)碰到的一個很大挑戰是，這些層顯現出顯著的原沉積內部應力。此內部應力致使整個晶圓翹曲(bow)而改變形狀。晶圓翹曲是以在晶圓水平置放時，晶圓中心與晶圓邊緣之間的升高差異所測量出。此翹曲的發生至少部分是因為此三種材料(介電質及無摻雜/摻雜矽)各者有顯著的壓縮內部應力。因為疊層中的各層導致了整體應力與晶圓翹曲，具有較多層的疊層具有更高的應力，因而更容易翹曲。單層膜與僅具有數層的疊層較不會有翹曲的問題。因此，含有此等沉積在晶圓單一側之材料的疊層的晶圓，會具有圓頂狀，其中疊層位於圓頂的頂部或外部表面，且下方基板位於圓頂的底部或內部表面。若某晶圓中翹曲位移夠大，會造生幾個問題。問題之一是很難用如晶圓夾頭的一般晶圓處理設備來對翹曲晶圓進行後續處理。因光微影所需，嚴重翹曲的晶圓非常困難有適當的記錄(register)，因為此處理需要精確地光學對焦在基板上的精確位置。當晶圓翹曲時，微影光束可能試圖要聚焦在晶圓的某一個部分上，但因晶圓的不規則形狀而使晶圓的另一個部分曝光。再者，翹曲晶圓上的個別晶粒在沉積疊層後的操作中可能不會受到適當的處理。對於許多應用，晶圓翹曲超過約350μm，且通常是150μm時，便會被認為不適用於處理。
吾人已知有特定技術來控制內部應力與相關的翹曲。但此等技術中，許多需要在沉積個別層期間，在有空的處理空窗內進行沉積條件的調整。此調整會修正沉積層的內部應力，據此降低翹曲。不幸的是，許多類型的層，包括某些VIM疊層的層，必須要在處理空窗非常短少的條件下來沉積。換言之，調整沉積條件來降低翹曲就很不彈性。若處理條件要針對翹曲考量來調整，層的電性、化學性及/或力學屬性便會受到負面影響。在會受到負面影響的電性之中有介電質崩潰電壓及對漏電流的阻抗。因此，為了沉積有適當電性的高品質層，有必要採用一方法，降低其上沉積有疊層之晶圓的翹曲，而又不會使矽活化。在此描述的方法與設備使用一軟退火處理來控制翹曲，藉此讓製造商滿足嚴格的翹曲容差，同時又能保持非常高的多層疊層品質。
方法
在此揭露的方法係關於可稱作「軟退火」的處理。軟退火有各種好處。基本上，其降低了工作件之一或多個矽層中的內部應力。通常，內部應力是壓力，但並不一定都要是如此。軟退火的一個特別好的應用是，對含有二或更多矽層的疊層進行內部應力的降低。如此所述，通常，疊層中一個層或一組層的內部應力會以晶圓翹曲來顯現。軟退火處理可用來降低含矽疊層中的壓縮翹曲。
軟退火的條件使降低內部應力(如壓力)時，不會活化原沉積的非晶或微晶矽。因此，疊層沉積了後，其翹曲會受到減緩而容許在用活化來將疊層中的原沉積矽轉換為多矽之前，進行更多的處理(如圖案化與選擇性蝕刻)。此外，所選之軟退火的條件可防止摻雜劑從摻雜矽實質擴散進入接鄰的介電質或無摻雜矽的層中。換言之，在夠低的溫度中，以夠短的時間執行軟退火，摻雜原子擴散的程度便不會影響到正在製造的裝置的效能。習知本技術領域的人皆可了解擴散的可接受限制與如何在此等限制內進行處理。圖2繪示此擴散的例子。在此表現出硼從摻雜硼之多矽層向上與向下擴散進入鄰接的無摻雜矽玻璃(USG)層或無摻雜矽層，並向外擴散進入連結的結構。某些應用中，為了成功整合摻雜多矽/無摻雜多矽疊層，擴散進入無摻雜多矽層的摻雜劑應該要是約1E+19原子/cm3或更少。可用的摻雜劑中，常用於摻雜矽層的有硼、磷、砷。
一般而言，加熱疊層的溫度，以及加熱疊層期間的相關時間，會作為軟退火條件的特徵。軟退火的溫度與時間，可根據包括疊層中層的組成、該等層的數量、該等層的厚度等各種參數來選擇。如提及的，設定軟退火條件時，亦可考量受處理晶圓的所欲形狀(如實質平坦或在一定翹曲程度下)。
如前述說明，軟退火通常在不會活化原沉積矽的條件下進行。軟退火的溫度範圍可如高於疊層各層的沉積溫度，且低於摻雜多矽會活化的溫度。活化溫度通常約為750度C或稍微高一點。某些實施例中，矽的PECVD沉積溫度約為550度C。
特定實施例中，軟退火的溫度約為750度C或更低。某些實施例中，軟退火的溫度約為700度C或更低。其他實施例中，軟退火的溫度約為650度C或更低，或約為600度C或更低。對於特定應用，軟退火在溫度 在約550度C與約750度C之間進行。軟退火的時間取決於軟退火的溫度和騎術其他參數。某些實施例中，在約750度C之下，軟退火可進行約1秒至約30秒。在約700度C，軟退火可進行約30秒至約60秒。在約650度C的溫度，軟退火可進行約1分鐘至約15分鐘。特定例子中，軟退火在約650度C的溫度下進行約1分鐘至7分鐘。通常，含氧疊層需要比相應含無摻雜矽之疊層更長的時間來退火。例如，含氧疊層的退火進行了約15秒至約18分鐘之間的時間(應了解此時間取決於厚度及其他參數)，相對於相應的含無摻雜矽疊層的退火時間在約1秒至約15分鐘之間。
特定實施例中，軟退火遵循一溫度規劃來進行，該規劃包括各種溫度特徵，如溫坡、平穩區、振盪、維持等。某些狀況下，加熱速率與冷卻速率受到限制。例如，加熱速率可約為每秒75度C至250度C之間，及/或冷卻速率可約為每秒35度C至90度C之間。此外或可替代地，起始溫度(即退火處理開始時的最初溫度)可被限於一特定溫度(如約550度C)或一溫度範圍(如約525至575度C之間)。
圖3繪示在此所述方法之實施例的流程圖。方法300的起始步驟303為將疊層沉積到基板上。如此所述，疊層通常包括交替的材料層。一實施例中，交替層為摻雜矽與無摻雜矽。另一實施例中，交替層為摻雜矽與介電材料。亦可使用其他類型的層。特定實施例中，各層以如電漿強化化學氣相沉積處理的化學氣相沉積處理來沉積。步驟305，執行軟退火處理。此處理係將覆蓋有疊層之基板設於退火腔室中，並使基板受到一升高的溫度一段特定時間。相關時間與溫度的組合的範例如上所述。重要的是，在許多實施中，軟退火溫度應該要低於矽轉變為多矽的溫度。因為蝕刻作業執行在未活化矽是最成功的(即兩種材料之間的蝕刻選擇率最高)，當軟退火處理於蝕刻操作前進行時，此更為重要。步驟307，將硬罩沉積在疊層上。光罩在特定實施例中可以是可灰化的硬罩。步驟309，將硬罩圖案化。此圖案化可由光微影技術達到。步驟311，蝕刻圖案化疊層，以選擇性地(部分或全部)移除疊層中一種材料。通常用濕式蝕刻來達成此目的。適當的濕式蝕刻組成的範例在本文他處說明。步驟313，原沉積矽接著便可活化來形成多矽。前述例子僅供說明用，不做任何限制。該方法並不需要以圖3中的順序進行。
事實上，軟退火的處理，可以在沉積疊層中的一或更多矽層之後的任何製造階段進行，但要在原沉積矽活化產生多矽之前。會在沉積與活化矽之間發生的例示性步驟包括可灰化硬罩層及/或蝕刻停止層的沉積、光罩的圖案化、光罩的蝕刻及蝕刻以從疊層選擇性移除無摻雜矽及/或其他材料。特定實施例中可以沒有前述處理的一或更多者，或者這些處理的順序可以不同於在此明確說明的。雖然軟退火處理可在疊層沉積後、活化前的任何時間進行，在發生任何圖案化處理之前進行軟退火是特別有好處的。若基板翹曲幅度大，微影圖案化便會不如預期的成功。這些技術需要精確聚焦，而在基板不呈其所應有的形狀時(即不是平坦的)，此聚焦會受到負面影響。
疊層可具有前述的組成與排列(即期可包括摻雜多矽層及一或更多其他材料的交替層)。某些實施例中，此等其他材料為介電質(如矽氧化物或其變異體，如碳氧化矽(oxicarbide)、氮氧化矽(oxinitride))、無摻雜矽等類似物。某些狀況下，在具有多個處理站或可變處理條件的單一真空控制設備中沉積交替層，以有效沉積不同組成的層。特定實施例中，疊層的層由PECVD處理沉積。
在此所述之用軟退火降低晶圓翹曲不會有脫層(delaminating)、剝離(peeling)或起泡(blistering)的發生。起泡通常可見於材料從疊層突現的小泡或凹陷區(divot)。剝離係關於在疊層中的中間位置發生層之間的分離，即在疊層的二個不同層之間。脫層係整個疊層與基板分開。
再者，疊層翹曲可由控制軟退火的條件來調節或微調。某些實施例中，在軟退火後產生某些程度的晶圓翹曲是所欲的。其他實施例中，產生出實質平坦(如翹曲約為35μm或更少)的晶圓是所欲的。任何一種結果都可由微調軟退火條件來達成。微調可包括對軟退火的基準溫度或時間進行細微(或粗略或適中)調整。
設備
在此所述之方法可由任何適當的設備來進行。適當設備包括有依據本發明實施例用以完成處理操作的硬體，以及具有用以控制處理操作之指令的系統控制器。
某些實施例中，軟退火設備整合入沉積含有摻雜矽層與至少 一種其他材料(如矽氧化物或其他介電質)或無摻雜矽層之疊層的設備。此沉積設備可包括用以完成沉積操作的硬體及其本身之具有用以控制沉積操作之指令的系統控制器。某些實施例中，沉積設備是PECVD設備。
圖4繪示本發明實施例的適當軟退火腔室400的簡圖。晶圓450由承受支撐部412支撐在承受器441上。承受位置控制器466可在處理時旋轉晶圓450，亦可升降承受器441，以將晶圓450載入、卸除或對其進行處理。熱控制機構403控制熱源477與424，其在處理時將晶圓450加熱至實質均勻溫度。氣流控制器405將氣流導通進入退火腔室400的反應腔室409。藉由控制輸入管道406與氣體注入頭407中的氣流，以及來自反應腔室409經過輸出管道408的廢氣，可達成此控制。在軟退火腔室的另一實施例中(未繪示)，氣體經由複數個側向噴流裝置進入反應腔室。又在軟退火設備的其他實施例中，反應腔室的形狀可以是非矩形的(如鐘形、圓形等)。可用任何形狀的腔室。
退火可以在容許適當溫度控制之條件下使能量輸送到矽層的任何載體中進行。此種載體的一個例子是含有如電阻加熱元件之一般加熱元件的爐。某些實施例中，退火在利用以一或更多個燈或雷射源所產生之射線來供應退火能量的腔室中進行。快速熱退火(RTA)腔室受到廣泛使用，其為一種燈源退火腔室，可執行在此所述的軟退火。一個合適RTA工具的範例是Applied Materials的Vantage RadiancePlus RTP。某些例子中，RTA工具有多個燈泡，皆位於晶圓上方。在晶圓底部附近監視溫度，以確保整個晶圓(而非僅晶圓表面)適當地加熱透徹。此相對於雷射退火，雷射退火加熱晶圓表面的局部區域。某些實施例中，晶圓在RTA期間在一平台上旋轉。RTA工具與方法的進一步說明，請見在此援引加入的美國專利第6,151,447號，申請於1997年11月25日。
圖5概略繪示在此所述實施例的沉積處理站3100。為了簡化，處理站3100表現為獨立的處理站，其具有用以維持低壓環境的處理腔室本體3172。但應了解到，複數個處理站3100可被包含在一共同低壓處理工具環境中。處理站3100包含將如惰性氣體、前驅物、反應物及處理反應物之處理氣體輸送至處理站3100的處理氣體輸送管線3174。圖5的範例中，含有噴淋頭3178來於處理站3100內分配處理氣體。基板3186表示為靜置在由托架 3182支撐的固持部3180上。某些實施例中，托架3182可設定成以垂直軸旋轉。此外，或是可替代地，托架3182可做水平及/或垂直位移。
某些實施例中，噴淋頭3178可以是具有多組氣體分配孔的雙重充氣部或多重充氣部噴淋頭。例如，第一組氣體分配孔可從第一處理氣體輸送管線接收氣體，而第二組氣體分配孔可從第二處理氣體輸送管線接收氣體等。此處理氣體受實體隔離可供降低在將於噴淋頭3178上游抽取處理氣體時由不相容處理氣體之反應所產生的微小粒子的量。
噴淋頭3178與固持部3180與用以產生電漿3192的RF電源3188與匹配網絡3190電性通連。電漿3192可被侷限在位於與噴淋頭3178與固持部3180相鄰的電漿鞘3194中。雖圖5繪示的是電容耦合電漿，電漿3192可由任何適合的電漿源產生。在一不限制的例子中，電漿3192可包括平行板電漿源。
圖5的實施例中，RF電源3188可供應任何適當頻率的RF功率。某些實施例中，RF電源3188可用以獨立控制高頻與低頻RF電源。低頻RF功率的範例可包括但不限於200kHz與2000kHz之間的頻率。高頻RF功率的範例可包括但不限於13.56MHz與80MHz之間的頻率。同樣地，RF電源3188與匹配網絡3190可在任何適當功率下操作來形成電漿3192。適當功率的範例包括但不限於，以含有四個15吋噴淋頭的四處理站多重處理工具為例，對於高頻電漿(假設是四處理站反應腔室)是250W與5000W之間的功率，對於低頻電漿(假設是四處理站反應腔室)是0W與2500W之間的功率。RF電源3188可以任何工作循環(duty cycle)來操作。適當的工作循環範例包括但不限於5%與90%之間的工作循環。
某些實施例中，固持部3180可用加熱器3184來控制溫度。再者，某些實施例中，處理站3100的壓力控制可由蝴蝶閥3196或其他任何適當的壓力控制裝置來達成。如圖5所示，蝴蝶閥3196調節真空幫浦(未繪示)供應的真空，真空幫浦與處理站排氣管線3198可流體相通。但某些實施例中，處理站3100的壓力控制亦可由變化通入處理站3100之一或更多氣體的流量來調整。
應了解到，在不超出本發明範圍的情況下，對於一或更多處理參數的控制可以是局部操作的(如，RF功率可由與RF電源3188通聯的電漿 控制器來控制；處理站壓力可由與蝴蝶閥3196或氣體檢測閥通聯的閥控制器控制，或由與處理氣體輸送管線3174耦合的流動控制器控制等)，或可以接受與處理站3100通聯的系統控制器(下文詳述)的部分控制或完全控制。
如上述，一或多個處理站可被包含在多重處理站處理工具。某些多重處理站處理工具的實施例中，各種處理輸入(如處理氣體、電漿功率、加熱器功率等)的控制及/或供應可從共享源分配到包含在處理工具裡的複數個處理站。例如，某些實施例中，共享電漿產生器可將電漿功率供應給二或更多個處理站。另一範例中，共享氣體分配歧管可將處理氣體供應給二或更多的處理站。
圖6繪示另一多重處理站處理工具3300的實施例概略圖，其具有入站負載鎖3302與出站負載鎖3304。機器人3306在大氣壓中用以將載入晶圓盒3308之卡匣中的基板經由大氣壓埠3310移動進入入站負載鎖3302。入站負載鎖3302耦合至真空源(未繪示)，俾使當大氣壓埠3310關閉時，入站負載鎖3302可減壓。入站負載鎖3302尚包括與處理腔室3314有界面的腔室傳輸埠3316。因此，當腔室傳輸埠3316開啟時，另一個機器人(未繪示)可將基板從入站負載鎖3302移動到第一處理站的托架來進行處理。
某些實施例中，入站負載鎖3302可連接至用以將電漿供應至負載鎖的遠距(remote)電漿源(未繪示)。此可對位於入站負載鎖3302內的基板進行遠距電漿處理。此外，或替代性地，某些實施例中，入站負載鎖3302可包括用以加熱基板的加熱器(未繪示)。此可移除位於入站負載鎖3302內之基板上吸附的濕氣與氣體。雖圖6實施例表示為包含負載鎖，但應了解到，某些實施例中，可讓基板直接進入處理站。
所繪示的處理腔室3314包含四個處理站，圖6中標記為1至4。某些實施例中，處理腔室3314可用以維持低壓環境，俾使基板在這些處理站之間傳輸時，不會受到真空破壞及/或曝露於空氣中。圖6所示之各處理站包括處理站基板固持部(在處理站1中標記為3318)及處理氣體輸送管線入口部。某些實施例中，可加熱一或更多個處理站基板固持部3318。
某些實施例中，各處理站可具有不同或多重的目的。例如，一個處理站可在軟退火模式與一般退火模式之間切換。此外，或替代性地，某些實施例中，處理腔室3314可包括一或更多配合成對的軟與一般退火處理 站。另一範例中，處理站可在二或更多膜類型之間切換，俾使不同膜類型的疊層可於相同的處理腔室內沉積。
雖所示的處理腔室3314包含四個處理站，應了解到，根據本發明的處理站可具有任何適當數量的處理站。例如，某些實施例中，處理腔室可具有五或更多個處理站，而其他實施例中，處理腔室可具有三或更少的處理站。
圖6亦繪示用以在處理腔室3314內傳送基板之基板處置系統3390的實施例。某些實施例中，基板處置系統3390可用以將基板在各種處理站之間及/或在處理站與負載鎖之間傳輸。應了解到可使用任何適當的基板處置系統。不限制的範例包括基板轉輪(carousel)及基板處置機器人。
應了解到，某些實施例中，低壓傳輸腔室可被包含在多重處理站處理工具中，以促進在複數個處理腔室之間傳輸。如圖7繪示另一多重處理站處理工具3400的實施例。圖7的實施例中，多重處理站處理工具3400包括複數個處理腔室3314，其包括複數個處理站(標記為1至4)。處理腔室3314與具有機器人3406的低壓傳輸腔室3404有連接界面，機器人3406用以將基板在處理腔室3314與負載鎖3408之間傳輸。含有大氣壓機器人3412的大氣壓基板傳輸模組3410用以協助基板在負載鎖3408與晶圓盒3308之間的傳輸。
系統控制器
回到圖6，多重處理站處理工具3300亦包括一個系統控制器3350的實施例，其用以控制處理工具3300的處理條件及硬體狀態。例如，某些實施例中，系統控制器3350可在PECVD膜沉積階段期間控制一或更多個處理參數來達到沉積膜的所欲濕式蝕刻率。系統控制器可額外控制一或更多個退火處理站來控制軟及/或一般退火操作。雖圖7未繪示，應了解到，多重處理站處工具3400的實施例可包括如圖6之系統控制器3350實施例的適當系統控制器。
某些實施例中，系統控制器3350(可包括一或多個實體或邏輯控制器)控制處理工具部分或全部的操作。實施適當控制操作的指令由處理器執行。此等指令可儲存在與控制器相關的記憶體，或其可由網路傳輸供應。特定實施例中，系統控制器執行系統控制軟體。
例如，控制器可控制輸送適當氣體(如氮或惰性氣體)、從設 備外接受晶圓及/或自一個處理站傳送晶圓到多重處理站腔室的下一個處理站。控制器亦可控制在軟退火期間的溫度曲線及軟退火的時間長短。
系統控制器3350可包括一或更多記憶體裝置3356、一或更多個大量儲存裝置3354及一或更多個處理器3352。處理器3352可包括CPU或電腦、類比及/或數位輸入/輸出連線、步進馬達控制器板等。
某些實施例中，系統控制器3350控制處理工具3300所有的活動。某些實施例中，系統控制器3350執行儲存在大量儲存裝置3354中、載入記憶體裝置3356且由處理器3352執行的機器可讀系統控制軟體3358，俾使設備來執行本發明實施例的方法。或者，控制邏輯可寫死(hard coded)在控制器。特殊應用積體電路、可程式化邏輯裝置(如FPGA)等可用於這些目的。下述中，只要提及「軟體」或「程式碼」時，都可用功能相當的寫死邏輯來取代。
系統控制軟體可包括指令來控制時序、氣體混合、腔室及/或處理站壓力、腔室及/或處理站溫度、基板溫度、目標功率位準、RF功率位準、基板托架、夾頭及/或承受器位置及其他由處理工具3300執行的特定處理參數。系統控制軟體3358可設定為任何適當的方式。例如，各種處理工具元件次程式(subroutine)或控制物件可寫入來控制用以執行各種處理工具處理之處理工具元件的操作。系統控制軟體3358可以任何適當電腦可讀程式語言來寫程式。
某些實施例中，系統控制軟體3358可包括用以控制上述各種參數的輸入/輸出控制(IOC)定序指令。例如，製程各階段可包括一或更多個由系統控制器3350執行的指令。例如，用以設定軟退火處理階段之處理條件的指令可被包含在相對應的軟退火處方階段。某些實施例中，軟退火階段可依序排列，俾使所有軟退火階段指令與處理階段同步執行。
儲存在與系統控制器3350有關之大量儲存裝置3354及/或記憶體裝置3356的其他電腦軟體及/或程式可用於某些實施例。為此目的而可使用之程式或程式片段的範例可包括基板定位程式、處理氣體控制程式、壓力控制程式、加熱器控制程式及電漿控制程式。
基板定位程式可包括處理工具元件的程式碼，處理工具元件用來將基板載到處理站基板固持部3318上，並控制基板與處理工具3300的其 他部分之間的間距。
處理氣體控制程式可包括程式碼來控制氣體組成與流量，且選擇地用以在沉積前將氣體流入一或多個處理站，以穩定處理站中的壓力。壓力控制程式可包括程式碼來控制處理站中的壓力，其係藉由如調節處理站之排氣系統中的調節閥、流入處理站的氣體流等。
加熱器控制程式可包括程式碼來控制供應到一或更多加熱器單元的電流，加熱器單元用以加熱基板及/或處理腔室。或者，加熱器控制程式可控制熱傳輸氣體(如氦)輸送到基板。
電漿控制程式可包括程式碼來設定供應到一或更多處理站中之處理電極的RF功率位準。
某些實施例中，系統控制器3350可具有一相關的使用者介面。使用者介面可包括顯示器螢幕、設備及/或處理條件的圖像軟體顯示及如指標裝置、鍵盤、觸控螢幕、麥克風等的使用者輸入裝置。
某些實施例中，系統控制器3350所調整的參數可與處理條件相關。非限制性的範例包括處理氣體組成與流量、溫度、壓力、電漿條件(如RF偏壓功率位準)等。這些參數可以處方的形式提供給使用者，可用使用者介面輸入。
監視處理的信號可由來自各種處理工具感測器的系統控制器3350之類比及/或數位輸入連線提供。控制處理的信號由處理工具3300的類比及數位輸出連線輸出。可受監視之處理工具感測器的非限制性範例包括質量流控制器、壓力感測器(如壓力計)、熱偶等。適當程式化之回饋與控制演算法可與這些來自感測器的資料一同使用來維持處理條件。
系統控制器3350可提供實施上述沉積處理的程式指令。程式指令可控制各種處理參數如DC電源位準、RF偏壓位準、壓力、溫度、曝露於處理氣體及/或加熱及/或其他能量源的時間等。指令可根據在此各種實施例控制參數來操作膜疊層的就地(in-situ)沉積及進一步的處理(如軟退火、圖案化、蝕刻及活化)。
應用
利用此述疊層可製造許多類型的裝置。各式實施例中，疊層有至少約10層，或五對的層。如所述，層對(layer pair)可含介電質層與矽層、 無摻雜矽層與摻雜矽層等。某些實施例中，裝置疊層包括至少約10對的層，或至少約15對的層，或至少約20對的層，或至少約25對的層。某些實施例中，疊層用於記憶體裝置中，如垂直定向記憶體裝置。
圖12A至12P表示利用一組範例步驟來製造在此所述的記憶體裝置。圖12A至12P的步驟對於在此所述之記憶體裝置的製造方式不構成任何的限制。亦應了解到，圖式並不一定是按照比例繪製，且不一定會繪示製程每一個狀態下的物件，即物件的中間階段可能不在該等圖中繪示。再者，圖12A至12P的元件符號並不對應到其他圖中的元件符號，即使出現重複。圖12A至12P相關的材料與處理亦不對在此使用之材料或處理做出任何限制。此製程進一步說明於全部內容援引加入的美國專利申請案第12/612,125號，申請於2009年11月4日。
圖12A至12P是據本發明實施例繪示之非揮發記憶體裝置製造方法的截面圖。參照圖12A，絕緣層110、導電層120、絕緣層130依序形成在半導體基板100上。半導體基板100可用如P型摻雜劑的第一導電型摻雜劑來摻雜。半導體基板100可具有一有著不同導電類型的區域，即井區。井區可形成在袖珍井(pocket well)或三重井(triple well)結構。絕緣層110與130可由沉積如矽氧化物、矽氮化物、矽氮氧化物等地絕緣材料來形成。導電層120可作為下選擇閘極。導電層120(以下稱作「下選擇閘極」)可由沉積如摻雜多晶矽或金屬的導電材料形成，俾使導電層120作為閘極使用。
參照圖12B，如利用光微影與蝕刻處理，形成至少一個曝露半導體基板100的開口部102。例如，第一開口部102可具有圓形或多角形(如矩形)的截面。如後述，第一開口部102以矽填充，以形成作為電晶體通道的主動條(active bar)。若第一開口部102的側壁102a以預定傾角形成，主動條的尺寸隨其高度改變，俾使電晶體的通道寬度不會均勻。非均勻通道寬度在實現半導體記憶體裝置的均勻電性特徵時可能會是個阻礙的因素。因此，某些實施例中，第一開口部102可用如乾式蝕刻技術的非等向蝕刻技術形成，俾使第一開口部102的側壁102a垂直於半導體基板100的表面。
參照圖12C，絕緣層104形成在第一開口部102的側壁102a上。絕緣層104可作為下選擇閘極120的閘極介電質(以下稱作「第一閘極介電部分」)。一例子中，第一閘極介電部分104可由沉積矽氧化物形成。在形 成第一閘極介電部分104的沉積處理中，矽氧化物可沉積在被第一開口部102曝露的半導體基板100上。半導體基板100上的沉積矽氧化物可用蝕刻技術移除，俾使半導體基板100與隨後將說明的主動條彼此電性連接。保護沉積在第一開口部102之側壁102a上的矽氧化物層而使其免於蝕刻的間隔部亦可在上述蝕刻步驟之前形成。
參照圖12D，第一主動條ACT1沉積在第一開口部102。第一主動條ACT1可實質填滿第一開口部102。第一主動條ACT1可以相同於半導體基板100的材料形成。一例子中，第一主動條ACT1可由沉積矽層並用化學機械拋光(CMP)處理將沉積矽層平坦化來形成。用以形成第一主動條ACT1的矽層可用沉積多晶矽或非晶矽形成。其他實施例中，第一主動條ACT1可從半導體基板100上由第一開口部102曝露出的部分以磊晶方式成長。此狀況下，半導體基板100與第一主動條ACT1可以是單晶矽，連續且無結晶缺陷。第一主動條ACT1可用與半導體基板100相同的導電類型摻雜劑摻雜。某些實施例中，半導體基板100與第一主動條ACT1可以有P型導電性。或者，第一主動條ACT1不以摻雜劑摻雜。
經過前述處理，可製造出包括半導體基板100、半導體基板100上的下選擇閘極120、作為下選擇閘極120通道的第一主動條的第一結構101。
參照圖12E，第一絕緣層組200a與第一導電層組200b形成在第一結構101上。第一絕緣層組200a可包括複數個絕緣層210、230、250、270、290。第一導電層組200b可包括複數個導電層220、240、260、280。複數個導電層220、240、260、280及複數個絕緣層210、230、250、270、290可交替設置而形成疊層三明治結構。絕緣層210可位於疊層結構的底部，直接位於第一結構101上，而絕緣層290可位於疊層結構的頂部，覆蓋導電層280。第一導電層組200b的複數個導電層220、240、260、280各者可作為胞元閘圖案。複數個導電層220、240、260、280可由沉積摻雜多晶矽或金屬來形成。如在此所述，「第一導電層組」200b一詞可替代為「第一胞元閘圖案組」一詞，「複數個導電層各者」220、240、260、280可替代為「第一胞元閘圖案」一詞。
複數個導電層220、240、260、280各者可具有實質相同的厚度。因為複數個導電層220、240、260、280各者的厚度及/或間隔會決定通 道長度，複數個導電層220、240、260、280各者的厚度及/或間隔可在一範圍內選定來解決因通道短所造成電性特徵受限的問題。此外，因為複數個導電層220、240、260、280可由沉積形成，通道長度能精確地被控制。
複數個絕緣層210、230、250、270、290可用如矽氧化物來沉積而形成。進一步的實施例中，複數個絕緣層210、230、250、270、290可用高k介電質形成。又進一步的實施例中，複數個絕緣層210、230、250、270、290各者可用介電常數高於矽氧化物的材料(如矽氮化物、矽氮氧化物)來沉積而形成。
組成第一絕緣層組200a與第一導電層組200b的層的數量、厚度、材料等，可考量記憶體電晶體的電性特徵及圖案化這些層所遇的技術問題而做出各種形式的修改。第一絕緣層組200a與第一導電層組200b各者可以梯狀形式(step form)形成。
參照圖12F，第一絕緣層組200a與第一導電層組200b經由光微影與蝕刻處理圖案化來形成將第一主動條ACT1曝露出的第二開口部202。第一閘極介電部分104可由第二開口部202曝露出。第二開口部202可由如乾式蝕刻形成，俾使其具有垂直側壁202a而實現電晶體的均勻電性特徵。第一開口部102與第二開口部202可在垂直方向連接。
組成第一導電層組200b的複數個導電層220、240、260、280的數量與組成第一絕緣層組200a的複數個絕緣層210、230、250、270、290的數量可與圖中四個導電層與五個絕緣層的實施例有所不同。此實施例中，雖組成第一導電層組200b的複數個導電層220、240、260、280的數量設定為四層，且組成第一絕緣層組200a的複數個絕緣層210、230、250、270、290的數量設定為五層，這些數量是隨意的。
參照圖12G，絕緣層204形成在第二開口部202的側壁202a上。絕緣層204可作為第一胞元閘圖案組200b的閘極介電質(以下稱作「第二閘極介電部分」)。第二閘極介電部分204可包括資料儲存層。一例子中，第二閘極介電部分204可藉由依序沉積矽氧化物層、矽氮化物層或矽氮氧化物層、矽氧化物層或類似物來形成於三層結構。在第二閘極介電部分204中，矽氮化物層或矽氮氧化物層作為電荷除存層來捕集電荷而儲存資訊，而二個矽氧化物層中任一者作為阻擋障壁時，另一者作為隧道障壁。
第二閘極介電部分204可形成在被第二開口部202曝露出的第一主動條ACT1上。在沉積處理期間沉積在第一主動條ACT1上的第二閘極介電部分204可用蝕刻技術移除，俾使第一主動條ACT1與第二主動條ACT2彼此電性連接。在此蝕刻處理之前，可以形成用以保護沉積在第二開口部202之側壁202a上之第二閘極介電部分204而使其免於蝕刻的間隔部。
參照圖12H，利用與圖12D描述之相同或類似的處理，將第二主動條ACT2形成在第二開口部202。第二主動條ACT2可以在垂直方向連接至第一主動條ACT1，且亦可連接至半導體基板100的表面。第二主動條ACT2可用同於第一主動條ACT1的材料形成。某些實施例中，第二主動條ACT2之形成可藉由沉積非晶矽或多晶矽，並利用化學機械拋光(CMP)處理將沉積的非晶矽或多晶矽層平坦化。其他實施例中，第二主動條ACT2可從第一主動條ACT1以磊晶方式成長單晶矽而形成。第二主動條ACT2可形成為與半導體基板100、第一主動條ACT1相同的導電類型，如P型導電性。或者，半導體基板100與第一及第二主動條ACT1、ACT2不以摻雜劑摻雜。
經過前述處理，可形成於第一結構101上之包括複數個胞元閘圖案220、240、260、280的第二結構201，以及被用作為複數個胞元閘圖案220、240、260、280的通道的第二主動條ACT2。
參照圖12I，藉由利用與圖12E相同或相似的處理，可形成一疊層三明治結構：包括複數個絕緣層310、330、350、370、390的第二絕緣層組300a，及包括與複數個絕緣層310、330、350、370、390交替設置之複數個導電層320、340、360、380的第二導電層組300b。絕緣層310位於疊層底部，在第二結構201的直接上方，而絕緣層390位於疊層頂部，覆蓋導電層380。第二導電層組300b的複數個導電層320、340、360、380各者可作為胞元閘圖案。為此，複數個導電層320、340、360、380可用沉積摻雜多晶矽或金屬來形成。複數個導電層320、340、360、380各者可具有實質相同厚度。本文中，「第二導電層組300b」可由「第二胞元閘圖案」替代，「複數個導電層各者」320、340、360、380可由「第二胞元閘圖案」中各詞替代。複數個絕緣層310、330、350、370、390可由沉積介電常數比矽氧化物高的矽氮化物或矽氮氧化物來形成。第二絕緣層組300a與第二導電層組300b各者可形成為梯狀形式。
參照圖12J，第二絕緣層組300a與第二導電層組300b以與圖12F相同或相似的處理來圖案化，以形成曝露出第二主動條ACT2的第三開口部302。第二閘極介電部分204可由第三開口部302曝露出。第三開口部302可由如乾式蝕刻處理形成，俾使產生垂直側壁302a而實現電晶體的均勻電性特徵。第二開口部202與第三開口部302可以垂直方向連接。雖然第三開口部302以預定傾角形成，組成第二導電層組300b的導電層320、340、360、380的數量及組成第二絕緣層組300a的絕緣層310、330、350、370、390的數量可選定為使第三主動條可形成在一高度，使胞元分散(cell dispersion)程度增加被忽視。
一例子中，第二導電層組300b與第一導電層組200b可形成於相同結構，而第二絕緣層組300a與第一絕緣層組200a可形成於相同結構。
參照圖12K，利用與圖12G相同或相似的處理，絕緣層304形成在第三開口部302的側壁302a上。絕緣層304可作為第二胞元閘圖案組300b的閘極介電質(以下稱「第三閘極介電質」)。第三閘極介電部分304可形成為與第二閘極介電部分204相同的結構。一範例中，第三閘極介電部分304可形成於三層結構，其係藉由依序沉積作為阻擋障壁的矽氧化物層、作為電荷儲存層的矽氮化物或矽氮氧化物層、作為隧道障壁的矽氧化物層。
在形成第三閘極介電部分304的沉積處理中，第三閘極介電部分304可沉積在由第三開口部302曝露出的第二主動條ACT2上。沉積在第二主動條ACT2上的第三閘極介電部分可用蝕刻移除。蝕刻操作之前可形成用以保護沉積在第三開口部302之側壁302a上的第三閘極介電部分304且使其免於蝕刻的間隔部。
參照圖12L，利用與圖12D相同或相似的處理，將第三主動條ACT3沉積在第三開口部302。第三主動條ACT3可以垂直方向連接至第二主動條ACT2，且可連接至半導體基板100表面。第三主動條ACT3可用與第二主動條ACT2相同的材料形成。某些實施例中，第三主動條ACT3可由沉積非晶矽或多晶矽並用化學機械拋光(CMP)處理將沉積的非晶矽或多晶矽平坦化來形成，或由從第二主動條ACT2以磊晶方式成長單晶矽層來形成。第三主動條ACT3可形成為與半導體基板100、第一主動條ACT1、第二主動條ACT2相同的導電類型，如P型導電性。其他實施例中，半導體基板100、第 一、第二、第三主動條可不以摻雜劑摻雜。
經過前述處理，可形成在第二結構201上之包括複數個胞元閘圖案320、340、360、380的第三結構301，及作為複數個胞元閘圖案320、340、360、380的通道的第三主動條ACT3。
參照圖12M，利用如與圖12A相同或相似的處理，將絕緣層410、導電層420、絕緣層430依序形成在第三結構301上。絕緣層410、430可由沉積如矽氧化物、矽氮化物、矽氮氧化物等的絕緣材料來形成。導電層420可作為上選擇閘極。導電層420(以下稱「上選擇閘極」)可由沉積如摻雜多晶矽或金屬的導電材料層來形成，俾使導電層420可作為閘極。
參照圖12N，將第三主動條ACT3曝露出的第四開口部402可用與圖12B相同或相似的處理來形成。第四開口部402可用如乾式蝕刻處理來形成，俾使其具有實質垂直的側壁402a。
參照圖12O，絕緣層404經由與圖12C相同或相似的處理形成在第三開口部302的側壁402a上。絕緣層404可作為上選擇閘極420的閘極介電質(以下稱「第四閘極介電質」)。第四閘極介電質404可沉積如矽氧化物層來形成。在用以形成第四閘極介電質404的沉積處理中，矽氧化物層可沉積在被第四開口部402曝露出的第三主動條ACT3上。沉積在第三主動條ACT3的矽氧化物層可用蝕刻處理移除。在此狀況，可在蝕刻步驟之前形成用以保護沉積在第四開口部402之側壁402a上的矽氧化物層並使其免於蝕刻的間隔部。
參照圖12P，利用與圖12D相同或相似的處理，將第四主動條ACT4形成在第四開口部402上。第四主動條ACT4可以垂直方式連接至第三主動條ACT3，並可連接至半導體基板100的表面。第四主動條ACT4可與相同於第三主動條ACT3的材料來形成。某些實施例中，第四主動條ACT4可藉由沉積非晶矽或多晶矽，並用化學機械拋光(CMP)處理來將沉積的非晶矽或多晶矽層平坦化而形成。其他實施例中，第四主動條ACT4可從第三主動條ACT3以磊晶方式成長為單晶矽層來形成。第四主動條ACT4可形成為與半導體基板100相同的導電類型，如P型導電性。其他實施例中，半導體基板100、第一、第二、第三與第四主動條ACT1、ACT2、ACT3、ACT4不以摻雜劑摻雜。
經過前述處理，第三結構301上可形成包含上選擇閘極與第四主動條ACT4(作為上選擇閘極的通道)的第四結構401。形成在半導體基板100上的主動條可用相同於半導體基板100的材料(如矽)來形成，且可與半導體基板100有相同的導電類型。
特別是，因為主動條ACT藉由分別形成第一至第四主動條ACT1~ACT4而形成，根據第一至第四主動條ACT1~ACT4各者的高度將寬度差異最小化是有可能達到的。據此，因為主動條ACT的寬度可根據其高度而設定為不會變化太大，胞元分散特徵的惡化便可降低及/或最小化。
電性連接至主動條ACT的位元線610可形成在第四結構401上。位元線610可形成為在跨越上選擇閘極420的方向上延伸。在一範例中，可沉積鋁層在第四結構401上，透過光微影與蝕刻處理將鋁層圖案化，如此形成位元線610。
此外，在此所述之設備與方法可結合用於如用以製造含有所述疊層的半導體裝置、顯示器、LED、光伏面板等的微影圖案化工具或處理。通常，但不一定是必要，此等工具/處理可與一般製造設備一同使用或執行。對膜進行微影圖案化通常包含下述部分或全部步驟，各步驟以數種工具完成：(1)利用旋塗或噴塗工具將光阻施加於工作件(即基板)；(2)利用熱板或爐或UV硬化(curing)工具將光阻硬化；(3)利用如晶圓步進機之工具將光阻曝露於可視或UV或超UV光線或電子束中；(4)利用如濕台(wet bench)之工具顯影光阻，俾使選擇性地移除光阻，藉此將之圖案化；(5)利用乾式或電漿輔助蝕刻工具，將光阻圖案轉印到下方的膜或工作件中；及(6)利用如RF或微波電漿或濕式光阻剝除機來移除光阻。一實施例是更包含以下步驟之在此所述的方法：施加光阻於晶圓，以定義含矽疊層的位置；曝露光阻於能量源；圖案化光阻，並將圖案轉印至晶圓；及選擇性地從晶圓移除光阻。一實施例中，包含如在此所述的設備的系統更包含一步進機。
應了解到，本文中所有設定及/或方式皆為說明用途，此等特定的實施例或範例不具有限制性，而還有其他各式各樣的可能變化。在此所述之特定步驟或方法可代表一或更多個任何數量的處理策略。據此，各種步驟可用圖中順序來進行，也可用其他順序，如同時進行，或在部分狀況下可省略。同樣地，上述處理的順序亦可改變。
本發明之技術主題包括在此揭露之所有各種處理、系統、配置及其他特徵部、功能、步驟及/或屬性之新穎、非顯而易見的組合與次組合，及其所有均等物。
實驗
以下部分及表格表現出所進行的二個實驗結果。第一實驗中，具有(a)以PECVD沉積之氧化物及(b)硼摻雜矽之交替層的疊層沉積為具有73層的總疊層高度。各氧化物層具有約200Å厚度，各硼摻雜矽層有約300Å厚度。第二實驗中，疊層具有64層的交替的(a)無摻雜矽與(b)硼摻雜矽。無摻雜矽層沉積厚度為約300Å。摻雜矽層沉積厚度為約200Å。沉積在64層矽上方的是具500Å的氧化物層。如表1所示，這些實驗中疊層的總厚度為，第一實驗的疊層是約1.8μm，第二實驗則是1.65μm。
如表1所示，原沉積疊層顯示出實質的壓縮翹曲。以73層氧化物與矽疊層來說，原沉積翹曲為壓縮242μm。以64層摻雜與無摻雜矽疊層來說，原沉積翹曲為壓縮198μm。
表1下半部表示出翹曲如何在對應軟退火於三種不同溫度下 進行厚的改善。除了軟退火溫度之外，各軟退火在相同的條件下進行。例如，各退火在800Torr下執行，氮流量為20標準公升/分鐘。再者，各軟退火在指定溫度下進行60秒。如所示，所有溫度下的退火皆促成改善，但退火溫度為750度C時有著顯著的優點。事實上，在第二實驗的摻雜/無摻雜矽疊層中，翹曲從壓縮變成拉伸。可以相信此變換的發生是因為摻雜與無摻雜矽層兩種從壓縮轉變成拉伸。
圖8、9A-D與2顯示軟退火對於硼從含有硼摻雜非晶矽層被夾在二個無摻雜非晶矽層之間(各矽層厚度為500Å)的疊層遷移出的效果。已知硼在受到足夠熱能時，有很強的從摻雜矽遷移至無摻雜矽的特性。如圖8所示，三層矽疊層被夾在二個氧化物層之間。整個疊層就地(in-situ)沉積，疊層中所畫出的五個層，在各層沉積之間，沒有任何的真空或溫度中止。
五層疊層在爐中於700度C退火二個小時。之後，對原沉積疊層與退火疊層兩者進行SIMS分析。圖9A-9D表示疊層在退火前後的SIMS分析。圖9A-9D中，標記為「X1」的線指元素X在軟退火前的濃度，標記為「X2」的線指元素X在退火厚的濃度(如線H1指退火前的氫濃度)。如圖9B所示，SIMS分析證實了摻雜與無摻雜層之間的硼濃度梯度在退火後實質不變。
有趣的是，如圖9A所示，界面上組成的唯一變化是氫的濃度。在不受任何理論束縛之下，可相信移動氫的存在至少為部分貢獻了沉積矽膜的內部壓縮應力。應注意到，降低氫濃度與降低壓縮翹曲的關聯性。
接著如圖10、11所示，分析了軟退火對沉積硼摻雜矽之結晶的影響。如圖10的X光繞射數據所示，原沉積(線501)與退火(線502)樣本之間並無實質可測量到的結晶變化。在這兩個例子中，似乎實質無可測量的結晶性。相比之下，圖11顯示高溫活化後矽的X光繞射分布，圖10顯示活化矽峰的位置(以表示其不出現於未活化、軟退火樣本)。雖然圖11包括兩組數據(B2H6：SH4為0.1與0.025的比)，此等數據大幅重複到甚至無法分別標記數據(即B2H6：SH4的比並不實質影響活化矽樣本的X光繞射分布)。從圖11可明顯看出，矽的特定結晶面有著相關的高峰。這些峰在圖10中原沉積與軟退火後矽兩者上是看不到的。
400‧‧‧軟退火腔室
403‧‧‧熱控制機構
405‧‧‧氣流控制器
406‧‧‧輸入管道
407‧‧‧氣體注入頭
408‧‧‧輸出管道
409‧‧‧反應腔室
412‧‧‧承受支撐部
424‧‧‧熱源
441‧‧‧承受器
450‧‧‧晶圓
466‧‧‧承受位置控制器
477‧‧‧熱源

Claims (26)

  1. 一種在半導體基板上製備電子裝置的疊層結構的方法，包含：(a)沉積以至少一重複組構成的疊層，該重複組有二或更多層，其中該重複組中至少二層包含不同的材料，其中該重複組中至少一層的材料是矽，且其中該疊層包含至少約四層，該四層中各者有實質相似的厚度；(b)對該疊層進行軟退火，以降低該疊層的內部應力；(c)在步驟(b)之後，藉由在該疊層上定義一圖案，並垂直蝕刻該疊層以將該圖案賦予該疊層，將該疊層圖案化；(d)在步驟(c)之後，選擇性蝕刻該圖案化的疊層，以選擇性地移除該疊層中至少一種不同材料的部分；(e)在步驟(d)之後，活化該重複組中至少一層的矽，以將矽轉換為多晶狀態，其中，在不活化該重複組中至少一層的矽的條件下進行該軟退火。
  2. 如申請專利範圍第1項之在半導體基板上製備電子裝置的疊層結構的方法，其中該疊層包含交替的摻雜矽與介電材料的層。
  3. 如申請專利範圍第1項之在半導體基板上製備電子裝置的疊層結構的方法，其中該疊層包含交替的摻雜矽與無摻雜矽的層。
  4. 如申請專利範圍第1項之在半導體基板上製備電子裝置的疊層結構的方法，其中該沉積在該重複組中至少一層的矽是非晶矽或微晶矽。
  5. 如申請專利範圍第1項之在半導體基板上製備電子裝置的疊層結構的方法，其中該疊層具有約1與6微米之間的總厚度。
  6. 如申請專利範圍第1項之在半導體基板上製備電子裝置的疊層結構的方法，其中該疊層中各矽層具有約10與1000埃之間的厚度。
  7. 如申請專利範圍第1項之在半導體基板上製備電子裝置的疊層結構的方法，其中在步驟(b)之前，該疊層的內部應力在該半導體基板中產生翹曲。
  8. 如申請專利範圍第7項之在半導體基板上製備電子裝置的疊層結構的方法，其中該半導體基板中產生的翹曲至少約為150微米。
  9. 如申請專利範圍第1項之在半導體基板上製備電子裝置的疊層結構的方法，其中該軟退火係於不容許超過約每立方公分1019原子的摻雜劑擴散進入無摻雜矽層的條件下執行。
  10. 如申請專利範圍第1項之在半導體基板上製備電子裝置的疊層結構的方法，其中該軟退火在約550度C與約750度C之間的溫度執行約1秒與7分鐘之間的時間。
  11. 如申請專利範圍第1項之在半導體基板上製備電子裝置的疊層結構的方法，其中該軟退火在快速熱退火腔室中執行。
  12. 如申請專利範圍第1項之在半導體基板上製備電子裝置的疊層結構的方法，其中該選擇性蝕刻該圖案化的疊層以濕式蝕刻處理進行。
  13. 如申請專利範圍第1項之在半導體基板上製備電子裝置的疊層結構的方法，其中該活化矽的步驟包含將矽加熱至約750度C或更高的溫度。
  14. 如申請專利範圍第1項之在半導體基板上製備電子裝置的疊層結構的方法，其中該疊層形成為記憶體裝置的一部分。
  15. 如申請專利範圍第14項之在半導體基板上製備電子裝置的疊層結構的方法，其中該記憶體裝置是垂直整合積體記憶體裝置。
  16. 如申請專利範圍第1項之在半導體基板上製備電子裝置的疊層結構的方法，其中將該疊層圖案化包含執行光微影處理或電子束微影處理。
  17. 如申請專利範圍第6項之在半導體基板上製備電子裝置的疊層結構的方法，其中該疊層中該等層具有約200-550埃之間的厚度。
  18. 一種在半導體基板上製備電子裝置的疊層結構的系統，包含：(a)多重腔室設備，包含：用以沉積該疊層之至少一層的至少一PECVD腔室，及至少一軟退火腔室；及(b)包含以下指令的控制器：(i)沉積具有至少一重複組的疊層，該重複組具有至少二層，其中，該重複組中至少二層包含不同的材料，其中該重複組中至少一層的材料為矽，且其中該疊層包含至少約四層，該四層之各層具有實質相同的厚度；(ii)在該疊層上執行軟退火以降低該疊層中的內部應力；(iii)在(ii)之後，圖案化該疊層，其係藉由在該疊層上定義一圖案，並垂直蝕刻該疊層以將該圖案賦予該疊層；(iv)在(iii)之後，選擇性蝕刻該圖案化的疊層，以選擇性移除該疊層中不同的材料中至少一種；及 (v)在(iv)之後，活化該重複組中至少一層的矽，以將該矽轉換為多晶狀態，其中，執行該軟退火的指令包含用以執行以下步驟的指令：在不活化該重複組中至少一層的矽的條件下進行該軟退火。
  19. 如申請專利範圍第18項之在半導體基板上製備電子裝置的疊層結構的系統，其中，該控制器包含自該系統外接收該半導體基板並將該基板在該多重腔室設備內自一腔室傳輸到另一腔室的指令。
  20. 如申請專利範圍第18項之在半導體基板上製備電子裝置的疊層結構的系統，其中該控制器更包含用以控制該軟退火期間的溫度分布及該軟退火之持續時間的指令。
  21. 如申請專利範圍第18項之在半導體基板上製備電子裝置的疊層結構的系統，其中該控制器包含用以沉積摻雜矽與介電質材料之交替層的指令。
  22. 如申請專利範圍第18項之在半導體基板上製備電子裝置的疊層結構的系統，其中該控制器包含用以沉積摻雜矽與無摻雜矽之交替層的指令。
  23. 如申請專利範圍第18項之在半導體基板上製備電子裝置的疊層結構的系統，其中該控制器包含用以沉積該疊層中各矽層為具有約10與1000埃之間之厚度的指令。
  24. 如申請專利範圍第18項之在半導體基板上製備電子裝置的疊層結構的系統，其中該控制器包含用以在約550度C與約750度C之間的溫度以約1秒與7分鐘之間的持續時間進行該軟退火的指令。
  25. 如申請專利範圍第18項之在半導體基板上製備電子裝置的疊層結構的系統，其中該軟退火腔室是快速熱退火腔室。
  26. 如申請專利範圍第18項之在半導體基板上製備電子裝置的疊層結構的系統，其中該控制器包含用以從該已活化、已選擇性蝕刻的疊層製造出至少一部分的垂直積體記憶體裝置的指令。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9028924B2 (en) 2010-03-25 2015-05-12 Novellus Systems, Inc. In-situ deposition of film stacks
US8741394B2 (en) 2010-03-25 2014-06-03 Novellus Systems, Inc. In-situ deposition of film stacks
US8709551B2 (en) * 2010-03-25 2014-04-29 Novellus Systems, Inc. Smooth silicon-containing films
US9117668B2 (en) 2012-05-23 2015-08-25 Novellus Systems, Inc. PECVD deposition of smooth silicon films
US9388491B2 (en) 2012-07-23 2016-07-12 Novellus Systems, Inc. Method for deposition of conformal films with catalysis assisted low temperature CVD
US8895415B1 (en) 2013-05-31 2014-11-25 Novellus Systems, Inc. Tensile stressed doped amorphous silicon
US10354860B2 (en) 2015-01-29 2019-07-16 Versum Materials Us, Llc Method and precursors for manufacturing 3D devices
KR101706747B1 (ko) * 2015-05-08 2017-02-15 주식회사 유진테크 비정질 박막의 형성방법
US10043903B2 (en) 2015-12-21 2018-08-07 Samsung Electronics Co., Ltd. Semiconductor devices with source/drain stress liner
US10358717B2 (en) * 2017-04-21 2019-07-23 Lam Research Corporation Method for depositing high deposition rate, thick tetraethyl orthosilicate film with low compressive stress, high film stability and low shrinkage
US12005159B2 (en) 2019-11-07 2024-06-11 Cornell University Conformal, non-occluding sensor array for cardiac mapping and ablation
WO2021217066A2 (en) * 2020-04-24 2021-10-28 Cornell University Catheter-deployable soft robotic sensor arrays and processing of flexible circuits
US11935746B2 (en) * 2021-03-10 2024-03-19 Taiwan Semiconductor Manufacturing Co., Ltd. Pattern formation through mask stress management and resulting structures

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050196960A1 (en) * 2002-10-17 2005-09-08 Kyeong-Mo Koo Method of forming metal silicide film and method of manufacturing semiconductor device having metal silicide film
US20100102359A1 (en) * 2006-12-15 2010-04-29 University Of South Carolina novel fabrication technique for high frequency, high power group iii nitride electronic devices

Family Cites Families (73)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0831454B2 (ja) 1989-04-21 1996-03-27 日本電気株式会社 半導体装置の製造方法
JP2875945B2 (ja) 1993-01-28 1999-03-31 アプライド マテリアルズ インコーポレイテッド Ｃｖｄにより大面積のガラス基板上に高堆積速度でシリコン窒化薄膜を堆積する方法
JP3164956B2 (ja) 1993-01-28 2001-05-14 アプライド マテリアルズ インコーポレイテッド Ｃｖｄにより大面積のガラス基板上に高堆積速度でアモルファスシリコン薄膜を堆積する方法
JPH06240459A (ja) 1993-02-16 1994-08-30 G T C:Kk 酸化ケイ素薄膜の形成法
US5851602A (en) 1993-12-09 1998-12-22 Applied Materials, Inc. Deposition of high quality conformal silicon oxide thin films for the manufacture of thin film transistors
DE69424759T2 (de) 1993-12-28 2001-02-08 Applied Materials, Inc. Gasphasenabscheidungsverfahren in einer einzigen Kammer für Dünnfilmtransistoren
EP0865663A1 (de) 1995-12-08 1998-09-23 Balzers Aktiengesellschaft Hf-plasmabehandlungskammer bzw. pecvd-beschichtungskammer, deren verwendungen und verfahren zur beschichtung von speicherplatten
US6098568A (en) 1997-12-01 2000-08-08 Applied Materials, Inc. Mixed frequency CVD apparatus
US6235650B1 (en) 1997-12-29 2001-05-22 Vanguard International Semiconductor Corporation Method for improved semiconductor device reliability
US6066550A (en) 1998-06-05 2000-05-23 United Integrated Circuits Corp. Method of improving selectivity between silicon nitride and silicon oxide
KR100296137B1 (ko) 1998-06-16 2001-08-07 박종섭 보호막으로서고밀도플라즈마화학기상증착에의한절연막을갖는반도체소자제조방법
KR100299594B1 (ko) 1998-07-13 2001-09-22 윤종용 디램 장치의 제조 방법
JP2000208422A (ja) 1999-01-08 2000-07-28 Sony Corp 積層膜形成方法及び薄膜製造装置
JP2001044191A (ja) 1999-07-27 2001-02-16 Sony Corp 積層絶縁膜とその製造方法および半導体装置とその製造方法
US6580170B2 (en) 2000-06-22 2003-06-17 Texas Instruments Incorporated Semiconductor device protective overcoat with enhanced adhesion to polymeric materials
JP4371543B2 (ja) 2000-06-29 2009-11-25 日本電気株式会社 リモートプラズマｃｖｄ装置及び膜形成方法
AU2002306436A1 (en) 2001-02-12 2002-10-15 Asm America, Inc. Improved process for deposition of semiconductor films
DE10143235A1 (de) 2001-09-04 2003-03-27 Infineon Technologies Ag Halbleiterspeicherelement, Halbleiterspeicherelement-Anordnung, Verfahren zum Herstellen eines Halbleiterspeicherelementes und Verfahren zum Betreiben eines Halbleiterspeicherelementes
US6818533B2 (en) 2002-05-09 2004-11-16 Taiwan Semiconductor Manufacturing Co., Ltd Epitaxial plasma enhanced chemical vapor deposition (PECVD) method providing epitaxial layer with attenuated defects
KR20040008527A (ko) 2002-07-18 2004-01-31 주식회사 하이닉스반도체 반도체 소자의 제조방법
DE10240176A1 (de) 2002-08-30 2004-04-29 Advanced Micro Devices, Inc., Sunnyvale Ein dielektrischer Schichtstapel mit kleiner Dielektrizitätskonstante einschliesslich einer Ätzindikatorschicht zur Anwendung in der dualen Damaszenertechnik
US6727134B1 (en) 2002-11-05 2004-04-27 Taiwan Semiconductor Manufacturing Company Method of forming a nitride gate dielectric layer for advanced CMOS devices
US6811831B1 (en) 2002-11-20 2004-11-02 Silicon Magnetic Systems Method for depositing silicon nitride
US6808748B2 (en) 2003-01-23 2004-10-26 Applied Materials, Inc. Hydrogen assisted HDP-CVD deposition process for aggressive gap-fill technology
US7608300B2 (en) 2003-08-27 2009-10-27 Applied Materials, Inc. Methods and devices to reduce defects in dielectric stack structures
US6955926B2 (en) 2004-02-25 2005-10-18 International Business Machines Corporation Method of fabricating data tracks for use in a magnetic shift register memory device
US7329593B2 (en) 2004-02-27 2008-02-12 Asm America, Inc. Germanium deposition
US7547643B2 (en) 2004-03-31 2009-06-16 Applied Materials, Inc. Techniques promoting adhesion of porous low K film to underlying barrier layer
US7273526B2 (en) 2004-04-15 2007-09-25 Asm Japan K.K. Thin-film deposition apparatus
US20050233092A1 (en) 2004-04-20 2005-10-20 Applied Materials, Inc. Method of controlling the uniformity of PECVD-deposited thin films
US7422776B2 (en) 2004-08-24 2008-09-09 Applied Materials, Inc. Low temperature process to produce low-K dielectrics with low stress by plasma-enhanced chemical vapor deposition (PECVD)
US20060049139A1 (en) 2004-08-26 2006-03-09 Tokyo Electron Limited Method and system for etching a gate stack
JP4489618B2 (ja) 2005-03-14 2010-06-23 株式会社ルネサステクノロジ 半導体装置の製造方法
US8138104B2 (en) 2005-05-26 2012-03-20 Applied Materials, Inc. Method to increase silicon nitride tensile stress using nitrogen plasma in-situ treatment and ex-situ UV cure
US7291539B2 (en) * 2005-06-01 2007-11-06 International Business Machines Corporation Amorphization/templated recrystallization method for hybrid orientation substrates
US20080050883A1 (en) 2006-08-25 2008-02-28 Atmel Corporation Hetrojunction bipolar transistor (hbt) with periodic multilayer base
US7635651B2 (en) 2005-08-23 2009-12-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method of smoothening dielectric layer
US20070059942A1 (en) 2005-09-09 2007-03-15 Chi Lin Technology Co., Ltd. Plasma cvd process for manufacturing multilayer anti-reflection coatings
US7657143B2 (en) 2005-10-07 2010-02-02 Novatronix Corporation Method for improving refractive index control in PECVD deposited a-SiNy films
KR20070094527A (ko) 2006-03-17 2007-09-20 가부시키가이샤 에키쇼센탄 기쥬쓰 가이하쓰센타 결정화방법, 박막트랜지스터의 제조방법, 박막 트랜지스터,표시장치, 반도체장치
US20070264842A1 (en) 2006-05-12 2007-11-15 Samsung Electronics Co., Ltd. Insulation film deposition method for a semiconductor device
US7465681B2 (en) 2006-08-25 2008-12-16 Corning Incorporated Method for producing smooth, dense optical films
JP2008124111A (ja) 2006-11-09 2008-05-29 Nissin Electric Co Ltd プラズマｃｖｄ法によるシリコン系薄膜の形成方法
US7638443B2 (en) 2006-11-14 2009-12-29 Asm Japan K.K. Method of forming ultra-thin SiN film by plasma CVD
US20080145536A1 (en) 2006-12-13 2008-06-19 Applied Materials, Inc. METHOD AND APPARATUS FOR LOW TEMPERATURE AND LOW K SiBN DEPOSITION
KR20080057562A (ko) 2006-12-20 2008-06-25 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법
CN100577866C (zh) 2007-02-27 2010-01-06 中微半导体设备(上海)有限公司 应用于等离子体反应室中的气体喷头组件、其制造方法及其翻新再利用的方法
US20090159119A1 (en) 2007-03-28 2009-06-25 Basol Bulent M Technique and apparatus for manufacturing flexible and moisture resistive photovoltaic modules
US20080299747A1 (en) 2007-05-30 2008-12-04 Asm Japan K.K. Method for forming amorphouse silicon film by plasma cvd
US8114484B2 (en) 2007-07-19 2012-02-14 Applied Materials, Inc. Plasma enhanced chemical vapor deposition technology for large-size processing
US7910497B2 (en) 2007-07-30 2011-03-22 Applied Materials, Inc. Method of forming dielectric layers on a substrate and apparatus therefor
US20090095221A1 (en) 2007-10-16 2009-04-16 Alexander Tam Multi-gas concentric injection showerhead
US7803722B2 (en) 2007-10-22 2010-09-28 Applied Materials, Inc Methods for forming a dielectric layer within trenches
JP5248995B2 (ja) 2007-11-30 2013-07-31 株式会社半導体エネルギー研究所 光電変換装置の製造方法
WO2009098548A1 (en) 2008-02-08 2009-08-13 Freescale Semiconductor, Inc. Intermediate product for a multichannel fet and process for obtaining an intermediate product
JP5390230B2 (ja) 2008-03-31 2014-01-15 日本碍子株式会社 シリコン系薄膜成膜装置及びその方法
US20090286402A1 (en) 2008-05-13 2009-11-19 Applied Materials, Inc Method for critical dimension shrink using conformal pecvd films
US8013389B2 (en) 2008-11-06 2011-09-06 Samsung Electronics Co., Ltd. Three-dimensional nonvolatile memory devices having sub-divided active bars and methods of manufacturing such devices
US7919416B2 (en) 2009-01-21 2011-04-05 Asm Japan K.K. Method of forming conformal dielectric film having Si-N bonds by PECVD
KR20110009762A (ko) 2009-07-23 2011-01-31 삼성전자주식회사 트랜지스터 및 그 제조 방법
TWI408372B (zh) 2009-08-14 2013-09-11 Univ Chung Hua 應用無線射頻識別標籤技術之熱氣泡式加速儀及其製備方法
US20110143019A1 (en) 2009-12-14 2011-06-16 Amprius, Inc. Apparatus for Deposition on Two Sides of the Web
WO2011087698A2 (en) 2009-12-22 2011-07-21 Applied Materials, Inc. Pecvd multi-step processing with continuous plasma
US8709551B2 (en) 2010-03-25 2014-04-29 Novellus Systems, Inc. Smooth silicon-containing films
US9028924B2 (en) 2010-03-25 2015-05-12 Novellus Systems, Inc. In-situ deposition of film stacks
US20130157466A1 (en) 2010-03-25 2013-06-20 Keith Fox Silicon nitride films for semiconductor device applications
US8741394B2 (en) 2010-03-25 2014-06-03 Novellus Systems, Inc. In-situ deposition of film stacks
US20120142172A1 (en) 2010-03-25 2012-06-07 Keith Fox Pecvd deposition of smooth polysilicon films
US8076250B1 (en) 2010-10-06 2011-12-13 Applied Materials, Inc. PECVD oxide-nitride and oxide-silicon stacks for 3D memory application
US8318575B2 (en) 2011-02-07 2012-11-27 Infineon Technologies Ag Compressive polycrystalline silicon film and method of manufacture thereof
CN104220637A (zh) 2012-02-14 2014-12-17 诺发系统公司 用于半导体器件应用的氮化硅膜
US9117668B2 (en) 2012-05-23 2015-08-25 Novellus Systems, Inc. PECVD deposition of smooth silicon films
US8895415B1 (en) 2013-05-31 2014-11-25 Novellus Systems, Inc. Tensile stressed doped amorphous silicon

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050196960A1 (en) * 2002-10-17 2005-09-08 Kyeong-Mo Koo Method of forming metal silicide film and method of manufacturing semiconductor device having metal silicide film
US20100102359A1 (en) * 2006-12-15 2010-04-29 University Of South Carolina novel fabrication technique for high frequency, high power group iii nitride electronic devices

Also Published As

Publication number Publication date
KR102025441B1 (ko) 2019-09-25
US20130267081A1 (en) 2013-10-10
KR20130114008A (ko) 2013-10-16
US9165788B2 (en) 2015-10-20
TW201403716A (zh) 2014-01-16

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