KR20130114008A - 증착 후 소프트 어닐링 - Google Patents

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KR20130114008A
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루카스 비 헨더슨
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노벨러스 시스템즈, 인코포레이티드
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Abstract

본원에 개시된 방법들 및 장치는 "소프트 어닐" 이라고 지칭될 수도 있는 프로세스에 관한 것이다. 소프트 어닐은 다양한 이점들을 제공한다. 기본적으로, 소프트 어닐은 작업 편의 하나 이상의 실리콘 층들에서의 내부 응력을 감소시킨다. 보통, 반드시 그렇지는 않으나, 내부 응력은 압축 응력이다. 소프트 어닐링의 특히 유리한 응용은 2 개 이상의 실리콘 층들을 포함하는 스택에서의 내부 응력의 감소에 있다. 종종, 스택 내의 층 또는 층들의 그룹의 내부 응력은 웨이퍼가 휨에 따라 분명해진다. 소프트 어닐 프로세스는 실리콘을 포함하는 스택들에서 압축 휨을 감소시키는데 이용될 수 있다. 스택 내의 실리콘을 활성화시키지 않고 소프트 어닐 프로세스가 수행될 수도 있다.

Description

증착 후 소프트 어닐링{POST-DEPOSITION SOFT ANNEALING}
본 출원은, 그 전체가 범용으로 본원에 참조로써 포함된, 2012년 4월 6일에 출원된, "POST-DEPOSITION SOFT ANNEALING" 이라는 제목의 미국 가출원 제 61/621,166 호에 대한 우선권을 주장한다.
화학 기상 증착 (CVD) 및/또는 플라즈마-강화 화학 기상 증착 (PECVD) 프로세스들에 의해 반도체 디바이스들을 위한 다양한 박막 층들이 증착될 수도 있다. NAND 플래시 메모리와 같은 일부 메모리 디바이스들은 2-차원 어레이들로 배열된다. 그러한 메모리 디바이스들은 평면 배열로 한정되기 때문에, 다이 크기 및 메모리 밀도 파라미터들은 디바이스의 전체 메모리 용량을 제한할 수도 있다. 결국, 메모리 용량을 확장하기 위해 보다 큰 다이 크기들로 바꾸는 것은 메모리 디바이스의 비용을 상대적으로 증가시킬 수도 있으며, 이는 보다 큰 용량의 메모리 디바이스들의 채용을 지연시킬 수도 있다. 메모리 게이트들을 3-차원 (3D) 어레이들로 배열하기 위한 특정 접근법들이 제안되어 왔다. 이러한 접근법들 중 일부는 교번 막 구성의 스택들을 패터닝하여 형성된 트랜지스터들을 포함한다. 도 1 은 기판 (106) 상의 제 1 막 (102) 과 제 2 막 (104) 의 교번 층들을 포함하는 예시적인 막 스택 (100) 을 개략적으로 도시한다. 이러한 3D 어레이들은 때때로 VIM (vertically integrated memory) 구조들을 형성하는데 이용된다.
종종, 기판 상에 VIM 구조를 형성하기 위해 이용된 유닛 층들은 증착된 그대로의 (as-deposited) 내부 응력을 갖는다. 많은 경우들에서, 증착된 그대로의 내부 응력은 압축성이 있다. 많은 층들이 다른 층의 상부에 위치되는 경우, 이러한 내부 응력은 점점 커질 수도 있으므로, 코팅된 기판이 평평해지지 않고 휘어지게 한다. 이러한 휨은 후속하는 프로세스를 더욱 어렵게 만들기 때문에 바람직하지 않다. 기판의 휨이 특정 레벨을 초과하는 경우, 기판은 이용불가능할 수도 있다.
본원의 특정 실시형태들은 반도체 기판들 상에 제작된 다층 스택들에서의 휨을 감소시키는 방법들 및 장치들에 관한 것이다. 이러한 방법들은 일반적으로 저온 "소프트 어닐링" 프로세스와 관련된다. 소프트 어닐은 다양한 이점들을 제공한다. 기본적으로, 소프트 어닐은 작업 편의 하나 이상의 실리콘 층들에서의 내부 응력을 감소시킨다. 보통, 반드시 그렇지는 않지만, 내부 응력은 압축 응력이다. 소프트 어닐의 특히 유리한 응용은 2 개 이상의 실리콘 층들을 포함하는 스택에서의 내부 응력의 감소에 있다. 종종, 스택 내의 층 또는 층들의 그룹의 내부 응력은 웨이퍼가 휨에 따라 분명해진다. 소프트 어닐 프로세스는 실리콘을 함유하는 스택들에서의 압축성 휨을 감소시키는데 이용될 수 있다. 스택에서의 실리콘이 활성화되도록 야기하지 않으면서 소프트 어닐 프로세스가 수행될 수도 있다.
본원의 실시형태들의 일 양상에서는, 반도체 기판 상에 전자 디바이스를 위한 스택 구조를 제조하는 방법이 제공된다. 방법은, 적어도 하나의 반복하는 그룹의 스택을 증착하는 단계로서, 그룹은 2 개 이상의 층들을 가지며, 여기서 그룹에서의 적어도 2 개의 층들은 상이한 재료들이며, 그룹의 교번 층들의 적어도 하나의 층의 재료는 실리콘이며, 스택은 적어도 약 4 개의 층들을 포함하고, 각각의 층은 실질적으로 유사한 두께인, 상기 적어도 하나의 반복하는 그룹의 스택을 증착하는 단계; 스택에서의 내부 응력을 감소시키기 위해 스택에 대해 소프트 어닐을 수행하는 단계; 스택 상에 패턴을 정의하고, 스택에 패턴을 부여하기 위해 스택을 수직으로 에칭함으로써, 스택을 패터닝하는 단계; 스택에서의 상이한 재료들의 적어도 하나의 부분들을 선택적으로 제거하기 위해 패터닝된 스택을 선택적으로 에칭하는 단계; 및 실리콘을 다결정 상태로 변환하기 위해 교번 층들의 적어도 하나의 층에서의 실리콘을 활성화시키는 단계로서, 소프트 어닐은 그룹에서의 적어도 하나의 층에서의 실리콘을 활성화시키지 않는 조건들 하에 수행되는, 상기 실리콘을 활성화시키는 단계를 포함한다.
소프트 어닐은 패터닝 및/또는 에칭에 앞서 수행될 수도 있다. 특정 경우들에서, 스택은 도핑된 실리콘과 유전체 재료의 교번 층들을 포함한다. 다른 경우들에서, 스택은 도핑된 실리콘과 미도핑된 실리콘의 교번 층들을 포함한다. 보통, 그룹에서의 층들의 적어도 하나의 층에 증착된 실리콘은 비정질 실리콘 또는 미정질 실리콘이다. 스택의 두께는 특정 구현들에서 약 1 마이크로미터 - 6 마이크로미터 사이일 수도 있다. 스택에서의 각각의 실리콘 층의 두께는 약 10 옹스트롬 (angstrom) - 1000 옹스트롬 사이일 수도 있다. 많은 경우들에서, 스택에서의 내부 응력은 소프트 어닐을 수행하기에 앞서 반도체 기판에 휨을 발생시킨다. 이 휨은 일부 실시형태들에서 적어도 약 150 마이크로미터일 수도 있다.
소프트 어닐은 특정 지정된 조건들 하에서 행해질 수도 있다. 예를 들어, 소프트 어닐은 약 1 × 1019 atoms/㎤ 보다 많은 도펀트가 미도핑된 실리콘 층 내로 확산되는 것을 허용하지 않는 조건들 하에서 행해질 수도 있다. 일부 경우들에서, 소프트 어닐은 약 1 초 와 7 분 사이의 지속시간 동안 약 550 ℃ - 750 ℃ 사이의 온도에서 행해진다. 소프트 어닐은 일부 경우들에서는 급속 열 어닐링 (rapid thermal annealing) 챔버에서 수행될 수도 있다. 패터닝된 스택을 선택적으로 에칭하는 것은 습식 에칭 프로세스에 의해 수행될 수도 있다. 일부 실시형태들에서, 실리콘을 활성화시키는 것은 약 750 ℃ 이상의 온도로 실리콘을 가열하는 것을 포함한다. 종종, 스택은 메모리 디바이스의 일부분을 형성할 것이다. 이러한 메모리 디바이스는 특정 구현들에서 수직으로 집적된 메모리 디바이스일 수도 있다.
본원의 실시형태들의 다른 양상에서, 반도체 기판 상에 전자 디바이스를 위한 스택 구조를 제조하기 위한 시스템이 제공된다. 시스템은, (a) 스택의 적어도 하나의 층을 증착하기 위한 적어도 하나의 PECVD 챔버, 및 적어도 하나의 소프트 어닐 챔버를 포함하는 다중-챔버 장치, 및 (ⅰ) 적어도 하나의 반복하는 그룹의 스택을 증착하기 위한 명령들로서, 그룹은 2 개 이상의 층들을 가지며, 여기서 그룹에서의 층들 중 적어도 2 개의 층들은 상이한 재료들이며, 그룹에서의 층들의 적어도 하나의 층의 재료는 실리콘이고, 스택은 적어도 4 개의 층들을 포함하며, 각각 4 개의 층들은 실질적으로 유사한 두께를 갖는, 상기 적어도 하나의 반복하는 그룹의 스택을 증착하기 위한 명령들, (ⅱ) 스택에서의 내부 응력을 감소시키기 위해 스택에 대해 소프트 어닐을 수행하기 위한 명령들, (ⅲ) 스택 상에 패턴을 정의하고, 스택에 패턴을 부여하기 위해 스택을 수직으로 에칭함으로써, 스택을 패터닝하기 위한 명령들; (ⅳ) 스택에서의 상이한 재료들의 적어도 하나의 부분들을 선택적으로 제거하기 위해 패터닝된 스택을 선택적으로 에칭하기 위한 명령들; 및 (ⅴ) 실리콘을 다결정 상태로 변환하기 위해 적어도 하나의 교번 층에서의 실리콘을 활성화시키 위한 명령들을 갖는 (b) 제어기를 포함할 수도 있으며, 여기서 소프트 어닐을 수행하기 위한 명령들은 그룹에서의 적어도 하나의 층에서의 실리콘을 활성화시키지 않는 조건들 하에서 소프트 어닐을 수행하기 위한 명령들을 포함한다.
제어기는 또한 시스템 외부로부터 반도체 기판을 받아, 다중-챔버 장치 내의 하나의 챔버에서 다른 챔버로 기판을 이송하기 위한 명령들을 포함할 수도 있다. 또한, 제어기는, 소프트 어닐 동안 기판의 온도 프로파일을 제어하기 위한 명령들, 뿐만 아니라 소프트 어닐의 지속시간을 제어하기 위한 명령들을 가질 수도 있다. 제어기는 패터닝, 및/또는 에칭을 하기에 앞서 소프트 어닐을 수행하기 위한 명령들, 뿐만 아니라 선택적으로 에칭한 후에 활성화시키기는 것을 수행하기 위한 명령들을 가질 수도 있다. 특정 실시형태에서, 제어기는 도핑된 실리콘과 유전체 재료의 교번 층들을 증착하기 위한 명령들을 가질 수도 있다. 다른 실시형태에서, 제어기는 도핑된 실리콘과 미도핑된 실리콘의 교번 층들을 증착하기 위한 명령들을 갖는다. 개개의 층들의 두께, 뿐만 아니라 전체 스택의 두께는 제어기에 의해 제어될 수도 있다. 일 실시형태에서, 제어기는 약 10 옹스트롬 - 1000 옹스트롬 사이의 두께로 스택에 각각의 실리콘 층을 증착하기 위한 명령들을 갖는다. 유사하게, 제어기는 약 1 마이크로미터 - 6 마이크로미터 사이의 총 두께로 스택을 증착하기 위한 명령들을 가질 수도 있다. 제어기는 또한 소프트 어닐 동안의 온도 및 지속시간을 제어할 수도 있다. 특정 예에서, 제어기는 약 1 초 와 7 분 사이의 지속시간 동안, 약 550 ℃ - 750 ℃ 사이의 온도에서 소프트 어닐을 행하기 위한 명령들을 갖는다. 또한, 제어기는 활성화되고 선택적으로 에칭된 스택으로부터 수직으로 집적된 메모리 디바이스의 적어도 일부분을 제작하기 위한 명령들을 가질 수도 있다. 특정 경우들에서, 소프트 어닐 챔버는 급속 열 어닐링 챔버일 수도 있다.
이러한 특징 및 다른 특징이 연관된 도면들을 참조하여 하기에서 기술될 것이다.
도 1 은 재료의 교번 층들을 갖는 예시적인 막 스택을 도시한다.
도 2 는 붕소 도핑 폴리실리콘 층에서 주변 층들로의 붕소 이행을 도시한다.
도 3 은 본원에 개시된 실시형태에 따른 반도체 기판을 프로세싱하는 방법의 플로차트를 도시한다.
도 4 는 본원의 실시형태들에 따라 이용될 수도 있는 어닐링 챔버의 예를 도시한다.
도 5 는 본원의 실시형태에 따라 이용될 수도 있는 PECVD 증착 프로세스 스테이션의 예를 도시한다.
도 6 - 도 7 은 본원의 실시형태들에 따른 다중-스테이션 반도체 프로세스 장치들을 도시한다.
도 8 은 본원의 특정 실험들에서 이용된 6 층 스택을 도시한다.
도 9a - 도 9d 는 소프트 어닐 프로세스 전후의, 도 8 의 스택에서의 다양한 요소들에 대한 농도 프로파일을 도시한다.
도 10 은 소프트 어닐 프로세스 전후의, 도 8 의 스택과 관련된 x-레이 회절 데이터를 도시한다.
도 11 은 활성화된 도핑 폴리실리콘과 관련된 x-레이 회절 데이터를 도시한다.
도 12a - 도 12p 는 본원에 개시된 방법에 따른 비휘발성 메모리 디바이스를 제작하는 방법을 도시하는 단면도들을 도시한다.
본 출원에서, 용어 "반도체 웨이퍼", "웨이퍼", "기판", "웨이퍼 기판", 및 "부분적으로 제조된 집적회로" 는 상호교환가능하게 사용된다. 당업자는 용어 "부분적으로 제조된 집적회로" 는, 그 상부의, 집적회로 제조의 많은 단계들 중 임의의 단계 동안의 실리콘 웨이퍼를 지칭할 수 있는 것으로 이해해야 한다. 또, 용어들 "전해질", "도금 배쓰 (plating bath)", "배쓰", 및 "도금액" 은 상호교환가능하게 사용된다. 다음의 상세한 설명은 본 발명이 웨이퍼 상에서 구현된다고 가정한다. 그러나, 본 발명은 이에 한정되지 않는다. 작업 편은 여러 형태들, 사이즈들, 및 재료들일 수도 있다. 반도체 웨이퍼들에 더해, 본 발명의 이점을 취할 수도 있는 다른 작업 편들은 인쇄 회로 보드들 및 기타 등등과 같은 여러 물품들을 포함한다.
실리콘이 본원에서 제한 없이 설명될 때, 실리콘은 임의의 형태학적 형상, 예컨대, 비정질 (amorphous) 또는 다결정 실리콘을 가질 수도 있는 것으로 의도된다. 흔히, 증착된 그대로의 (as-deposited) 실리콘은 초기에 다결정 모폴로지 (morphology) 를 갖고 있지 않다. 더 정확히 말하면, 그의 초기의, 증착된 그대로의 모폴로지는 비정질 또는 미정질 (microcrystalline) (즉, 비정질 상 내에 결정질 Si 의 작은 그레인들을 갖는 구조) 이다. 디바이스 제조의 상황에서, 증착된 그대로의 실리콘은 종종 "비활성화된 (unactivated)" 으로 지칭된다. 다결정 실리콘 또는 "폴리실리콘" 으로 변경하기 위해, 후속하여, "활성화될" 수도 있다. 활성화는 일반적으로 노 (furnace) 에서 가열하거나 또는 급속 열 어닐링 (rapid thermal annealing; RTA) 프로세스를 통해 가열함으로써 달성된다. 많은 디바이스 제조 방식들에서, 비활성화된 실리콘은 활성화되기 전에, 어떤 증착 후 프로세싱을 받는다.
다음의 설명에서는, 제시된 실시형태들의 완전한 이해를 제공하기 위해, 많은 구체적인 세부 사항들이 개시된다. 개시된 실시형태들은 이들 구체적인 세부 사항들의 일부 또는 전부가 없이 실시될 수도 있다. 다른 경우, 개시된 실시형태들을 불필요하게 불명료하게 않도록 하기 위해, 널리 공지된 프로세스 동작들은 자세하게 설명되지 않았다. 개시된 실시형태들은 특정의 실시형태들과 관련하여 설명되지만, 개시된 실시형태들에 한정하려고 의도되지 않는 것으로 해석되어야 할 것이다.
VIM 구조들은, 그들의 3D 배열로 인해, 2D 메모리 구조들에 비교할 때, 다이 단위 면적 당 증가된 전체 메모리 용량을 가능하게 한다. VIM 구조들은 일반적으로 재료의 교번 층 (alternating layer) 들로부터 형성된다. 본원에서 사용될 때, 다층 스택들은 2개의 이상 재료들의 교번 층들을 포함하며, 이 층들 중 적어도 하나는 실리콘을 포함한다. 어떤 경우, 이들 재료들은 도핑 및 미도핑된 실리콘, 또는 도핑된 실리콘 및 유전체 재료, 또는 이들 재료들의 조합일 수 있다. 유전체 재료의 하나의 비한정적인 예는 실리콘 산화물과 같은 산화물이다. 일부 실시형태들에서, 3개의 상이한 층들의 반복하는 유닛이 스택에 사용될 수도 있다. 예를 들어, 특정 실시형태에서, 그 스택은 도핑된 실리콘, 미도핑된 실리콘, 및 유전체의 반복하는 층들을 포함한다.
일반적으로, 교번 층들의 쌍들 (예컨대, 도핑된 실리콘 및 유전체의 층 쌍, 또는 미도핑된 실리콘 및 도핑된 실리콘의 층 쌍) 은 고려 중인 특정의 애플리케이션에 적합한 범위까지 하나의 또다른 쌍과 인터리브될 수도 있는 별개의 쌍들로서 제공된다. 따라서, 예를 들어, 다층 스택은 본질적으로, 도핑된 실리콘 및 미도핑된 실리콘의 층들의 일부 삽입된 또는 인터리브된 쌍들과 함께, 유전체 및 도핑된 실리콘의 교번 층들을 포함할 수도 있다. 또다른 예에서, 다층 스택은 본질적으로, 전체 스택에 인터리브된 유전체 및 도핑된 실리콘의 하나 이상의 쌍들과 함께, 미도핑된 실리콘 및 도핑된 실리콘의 쌍들을 포함한다.
일반적으로, 다층 스택의 실리콘 층들 중 하나 이상 또는 모두는 플라즈마 강화 화학 기상 증착 (plasma enhanced chemical vapor deposition; PECVD) 프로세스와 같은 화학 기상 증착 (chemical vapor deposition) 프로세스에 의해 증착된다. 일부 실시형태들에서, 모든 층들은 PECVD 에 의해 증착된다.
본원에서 설명되는 스택들은 실리콘 층들 사이에 실리콘 산화물 층을 종종 갖는다. 일부 실시형태들에서, 산화물 층은 실리콘 및 산소를 포함하는 막으로 이루어진다. 일 예에서, PECVD 막은 실리콘 함유 전구체와 산소의 소스와의 반응에 의해 형성될 수도 있다. 비한정적인 예들은 실리콘 함유 전구체들로서 실레인 (silane) 과 TEOS (tetra-ethylorthosilicate), 및 산소 소스들로서 분자 산소, O2, 및 N2O 를 포함한다. 다른 화학적 원소들이 막의 조성을 조정하여 어떤 막 성질들을 향상시키기 위해 포함될 수도 있다. 예를 들어, 탄소, 수소, 또는 질소와 같은 원소들이 도입될 수도 있다. RBS (Rutherford Backscattering Spectrometry) 에 의해 측정되는, 그 스택에서 질화물 층의 하나의 비한정적인 예의 조성은 37.6 원자% 의 실리콘, 49 원자% 의 질소, 및 13.4 원자% 의 수소였다.
개개의 층들의 두께는 일반적으로 약 10 Å 내지 1,000 Å 사이, 또는 약 200 Å 내지 550 Å 사이이다. 이들 두께들은 VIM 및 다른 애플리케이션들에 적합하다. 이런 실시형태들에서, 완성된 다층 스택의 전체 높이는 약 1 ㎛ 내지 6 ㎛ 사이, 또는 약 1.5 ㎛ 내지 3 ㎛ 사이일 수도 있다. 어떤 경우들에서, 층들은 각각 실질적으로 유사한 두께이고 (예컨대, 약 50% 이내), 일부 경우들에서, 개개의 층들의 두께는 더욱더 유사하다 (예컨대, 약 20% 이내).
VIM 애플리케이션들에서, 유전체 층들은 일반적으로 수직으로 스택된 디바이스들 사이에서 절연 층들로서 기능한다. 유전체 및 도핑된 실리콘 쌍들을 채용하는 스택들에서, 도핑된 실리콘 층들은 게이트 전극들로서 기능한다. 미도핑 및 도핑된 실리콘 쌍들을 포함하는 스택들에서, 미도핑된 실리콘 층들은 후속하여 에칭되어 산화물 또는 다른 유전체로 대체되는 희생 층들로서 기능하며, 에칭 이후에 남아 있는 도핑된 실리콘 층들은 절연 층들로서 기능한다.
위에서 언급한 바와 같이, 도핑되든 또는 미도핑되든, 실리콘은, 일반적으로 비정질 또는 미정질 상태로 증착되며 그의 최종 다결정 상태 (폴리실리콘으로 종종 지칭됨) 를 취하기 위해 단지 후속하여 활성화된다. 여러 애플리케이션들에서, 사전-활성화된 상태가 증착 이후의 다수의 스텝들 동안 다결정 상태로의 변화 없이, 변하지 않고 유지되는 것이 의도된다. 일부 제조 방식들에서, 이것은 실리콘이 그의 활성화된 상태에 있을 때보다 그의 사전-활성화 상태에 있을 때 도핑된 실리콘과 미도핑된 실리콘 사이의 에칭 선택비가 더 크기 때문이다. 따라서, (VIM 애플리케이션들과 같은) 일부 애플리케이션들에서는, 온도를 증가시키지 않거나, 아니면 패터닝 및 에칭 전에 열 에너지를 증착된 실리콘을 활성화하는 레벨까지 가하는 것이 중요할 수도 있다.
패터닝은 일반적으로 하드 마스크 (예컨대, 비정질 탄소 층과 같은 애쉬어블 (ashable) 하드 마스크) 가 스택 위에 증착된 이후에 일어난다. 이후 마스크는 리소그래피로 패터닝될 수도 있다. 어떤 경우들에서, 패터닝은 포토리소그래픽 프로세스를 통해서 달성된다. 다른 경우, 패터닝은 전자 빔 리소그래피 프로세스를 통해서 달성된다. 최종 수직으로 에칭되는 스택 구조들은 사용될 특정의 애플리케이션 (예컨대, VIM 애플리케이션들) 에 적합한 체적들을 가질 것이다.
패터닝 후, 그 스택은 그 스택의 하나 이상의 층들 (예컨대, 미도핑된 실리콘의 희생 층들) 을 부분적으로 또는 완전히 제거하고 동시에, 실질적으로 도핑된 실리콘을 보존하기 위해 에칭될 수도 있다. 이 선택적 에칭은 원래 (primarily) 수평 방향일 수도 있으며 피시본 (fishbone) 구조와 같은 언더컷 구조를 발생할 수도 있다. 습식 에칭이 그 스택으로부터 층 또는 층들을 (전체적으로 또는 부분적으로) 선택적으로 제거하기 위해 채용될 수도 있다. 습식 에천트들의 예들은 (산의 완충된 유형을 포함한) 불산, KOH (potassium hydroxide) 및 TMAOH (tetramethyl ammonium hydroxide) 를 포함한다. 수직 메모리 애플리케이션들에서, 적합한 유전체, 예를 들어, 산화물이, 미도핑된 Si 층들의 제거에 의해 이루어진 개구부들에 증착될 수도 있다.
패터닝 및 에칭 후, 비정질 또는 미정질 실리콘이 활성화되어 그의 다결정 상태로 변화된다. 도핑된 실리콘의 다결정 상태는 사전-활성화 실리콘보다 상당히 우수한 전기적 성질들, 가장 현저하게 낮은 저항률을 갖는다.
활성화는 일반적으로 비정질 또는 미정질 실리콘을 제어된 지속시간 동안 제어된, 증가된 온도까지 가열함으로써 달성된다. 많은 경우들에서, 활성화는 약 750 ℃ 이상의 온도에서 일어난다. 낮은 온도들이 활성화 어닐 동안 사용될 수도 있지만, 이들 낮은 온도들은 일반적으로 전이 (transition) 를 완료하는데 더 긴 시간들을 필요로 한다. 이 가열은 수 초 또는 더 긴 동안, 특정의 온도 및 애플리케이션에 필요한 대로, 수행될 수도 있다. 일부 경우들에서 활성화는 레이저 결정화 프로세스를 이용하여 달성된다. 폴리실리콘은 종종 약 10 나노미터 내지 약 10 마이크로미터 (micrometer) 의 평균 그레인 사이즈를 갖지만, 다른 그레인 사이즈들이 달성될 수도 있다.
다층 스택들 (예컨대, 도핑된 실리콘 및 미도핑된 실리콘의 많은 층들 또는 도핑된 실리콘 및 유전체의 층들을 포함하는 스택들) 을 증착할 때에 조우하는 중요한 도전은 이들 층들이 증착될 때 상당한 내부 응력을 나타낸다는 것이다. 이 내부 응력은 전체 웨이퍼가 휨 (bow) 을 통해 형태를 변하도록 한다. 웨이퍼의 휨은 웨이퍼가 수평으로 위치될 때 웨이퍼의 중심과 웨이퍼의 둘레 사이의 고도의 차이로서 측정된다. 이 휨은 이들 3개의 재료들의 각각 (유전체 및 미도핑된/도핑된 실리콘) 이 상당한 압축 내부 응력을 갖기 때문에, 적어도 부분적으로 일어난다. 스택에서 각각의 층이 웨이퍼의 전체 응력 및 휨에 기여하기 때문에, 더 많은 층들을 갖는 스택들은 더 많은 응력을 나타내고 더 휘기 쉽다. 단일 층 막들 및 단지 몇 개의 층들을 갖는 스택들은 휨 문제들을 나타낼 가능성이 더 적다. 그 결과, 웨이퍼의 단일 측면 상에 증착되는 이들 재료들의 스택을 포함하는 웨이퍼는 스택이 돔의 상부 또는 외부 표면 상에 있고 하부의 기판이 돔의 저부 또는 내측 표면 상에 있는 돔 형태를 가질 것이다. 주어진 웨이퍼에서 휨 시프트가 상당히 크면, 다수의 문제들을 초래할 수 있다. 이들 문제들 중 하나는 휜 웨이퍼 상에서 후속 프로세싱을 수행하기 위해 종래의 웨이퍼 프로세싱 장치, 예컨대 웨이퍼 척을 사용하기가 어렵다는 것이다. 이 프로세스가 기판 상의 정확한 로케이션들에 정확한 광학적 포커싱을 요하기 때문에, 심하게 휜 웨이퍼는 포토리소그래피에 요구되는 범위에 적절하게 맞추기가 매우 어렵다. 웨이퍼가 휜 경우, 리소그래피 빔은 웨이퍼의 하나의 부분에 포커싱하려고 시도하지만 결국 웨이퍼의 불규칙적인 형태로 인해 웨이퍼의 상이한 부분을 노출하게 된다. 또, 휜 웨이퍼 상의 개개의 다이들은 스택 증착 후 동작들에서 적절하게 프로세싱되지 않을 수도 있다. 많은 애플리케이션들에 있어, 약 350 μm 및 좀더 일반적으로는 150 μm 보다 큰 휨을 갖는 웨이퍼는 프로세싱에 적합한 것으로 여겨지지 않는다.
내부 응력 및 연관되는 휨을 제어하는 특정 기법들이 알려져 있다. 그러나, 이들 기법들 중 많은 기법들은 개개의 층들의 증착 동안 가용 프로세스 윈도우 내에서 증착 조건들을 튜닝 (tuning) 하는 것이 필요하다. 이 튜닝은 증착되는 층들의 내부 응력을 조정하고 그에 따라서 휨을 감소시킨다. 불행하게도, 일부 VIM 스택들의 층들을 포함한, 많은 유형들의 층들은 아주 좁은 프로세스 윈도우들로 종속되는 조건들 하에서 증착될 것임에 틀림없다. 즉, 휨을 감소시키기 위해 증착 조건들을 튜닝하는데 아주 작은 유연성이 존재한다. 프로세스 조건들이 휨 고려사항들을 해결하도록 조절되면, 층들의 전기적, 화학적, 및/또는 기계적 성질들이 악화될 것이다. 전기적 성질들 중 문제가 있을 수 있는 것은 유전 파괴 전압 및 누설 전류에 대한 저항이다. 따라서, 적합한 전기적 성질들을 갖는 높은-품질 층들을 증착하기 위해, 실리콘을 활성화하지 않고, 상부에 증착된 스택을 갖는 웨이퍼의 휨을 감소시키는 방법에 대한 요구가 존재하고 있다. 본원에서 설명하는 방법들 및 장치는 소프트 어닐 (soft anneal) 프로세스를 이용하여 휨을 제어함으로써, 제조업자들로 하여금 엄격한 휨 허용오차들을 만족할 수 있도록 하면서 매우 높은 품질의 다층 스택들을 유지할 수 있도록 한다.
방법들
본원에서 설명한 방법들은 "소프트 어닐" 로 지칭될 수도 있는 프로세스에 관한 것이다. 소프트 어닐은 여러 이점들을 제공한다. 근본적으로, 이것은 작업 편의 하나 이상의 실리콘 층들에서 내부 응력을 감소시킨다. 일반적으로, 반드시는 아니지만, 내부 응력은 압축 응력이다. 소프트 어닐의 현저하게 유리한 응용은 2개 이상의 실리콘 층들을 포함하는 스택에서의 내부 응력의 감소에 있다. 종종, 스택에서 층 또는 층들의 그룹의 내부 응력은 위에서 설명한 바와 같이, 웨이퍼 휨으로서 나타나게 된다. 소프트 어닐 프로세스가 실리콘을 포함하는 스택들에서 압축 휨을 감소시키는데 사용될 수 있다.
소프트 어닐의 조건들은 증착된 그대로의 비정질 또는 미정질 실리콘을 활성하지 않고, 내부 응력 (예컨대, 압축 응력) 을 감소시킨다. 따라서, 스택이 증착된 후, 이 휨은, 그 스택에서 증착된 그대로의 실리콘을 폴리실리콘으로 변화시키기 위해 활성화 전에 추가적인 프로세싱 (예컨대, 패터닝 및 선택적 에칭) 을 가능하게 하도록 감소된다. 게다가, 소프트 어닐의 조건들은 도핑된 실리콘으로부터 유전체 또는 미도핑된 실리콘의 인접한 층들로의 도펀트의 실질적인 확산을 방지하도록 선택될 수도 있다. 즉, 소프트 어닐은 충분히 낮은 온도에서 충분히 짧은 시간 동안 수행되며, 도펀트 원자들이 제조되는 디바이스들의 성능에 영향을 미칠 정도까지 확산하지 않는다. 당업자들은 허용가능한 확산의 한계들 및 이들 한계들 내에서 프로세스를 수행하는 방법을 알고 있다. 도 2 는 이런 확산의 일 예를 도시한다. 여기서, 붕소 도핑 폴리 실리콘 층으로부터 붕소가 미도핑된 실리콘 유리 (USG) 또는 미도핑된 폴리실리콘의 인접한 층들로 상하로 확산하여, 외부로 인접한 구조들로 확산하는 것이 도시되어 있다. 일부 애플리케이션들에서, 도핑-폴리/ 미도핑 폴리 스택의 성공적인 집적이 가능하도록 하기 위해서는, 미도핑 폴리 층으로 확산된 도펀트의 약 1E+19 atoms/cm3 이하여야 한다. 도펀트들 중 도핑된 실리콘 층들에 일반적으로 사용되는 것은 붕소, 인, 및 비소이다.
일반적으로, 소프트 어닐의 조건들은 그 스택이 가열되는 온도 및 가열이 그 스택에 가해지는 동안의 연관 시간에 의해 특징지워질 것이다. 소프트 어닐의 온도 및 시간은 그 스택의 층들의 조성, 이런 층들의 개수, 이런 층들의 두께 등을 포함한 여러 파라미터들에 기초하여 선택될 수도 있다. 언급한 바와 같이, (예컨대, 실질적으로 편평하거나 또는 정의된 휨의 정도를 가진) 원하는 형태의 프로세싱된 웨이퍼가 또한 소프트 어닐 조건들을 설정할 때 고려될 수도 있다.
언급한 바와 같이, 소프트 어닐은 일반적으로 증착된 실리콘을 활성화하지 않는 조건들 하에서 수행된다. 소프트 어닐에 대한 온도들의 범위는 예컨대, 그 스택 층들에 대한 증착 온도보다 높고, 도핑된 폴리실리콘이 활성화되는 온도보다 낮다. 활성화 온도는 일반적으로 약 750 ℃ 또는 약간 더 높다. 일부 실시형태들에서, 실리콘에 대한 PECVD 증착 온도는 약 550 ℃ 이다.
어떤 실시형태들에서, 소프트 어닐의 온도는 약 750 ℃ 이하이다. 일부 실시형태들에서, 소프트 어닐의 온도는 약 700 ℃ 이하이다. 다른 실시형태들에서, 소프트 어닐의 온도는 약 650 ℃ 이하, 또는 약 600 ℃ 이하이다. 어떤 애플리케이션들에 있어, 소프트 어닐은 약 550 ℃ 와 약 750 ℃ 사이의 온도에서 수행된다. 소프트 어닐의 지속시간은 소프트 어닐의 온도 및 위에서 언급한 다른 파라미터들에 의존한다. 일부 실시형태들에서, 약 750 ℃ 에서, 소프트 어닐은 약 1 초 내지 약 30 초 동안 수행될 수도 있다. 약 700℃ 에서, 소프트 어닐은 약 30 초 내지 약 60 초의 지속시간 동안 수행될 수도 있다. 약 650 ℃ 의 온도에서, 소프트 어닐은 약 1 분 내지 약 15 분의 지속시간 동안 수행될 수도 있다. 특정 예에서, 소프트 어닐은 약 650 ℃ 의 온도에서 약 1 분 내지 7 분 동안 수행된다. 일반적으로, 스택들을 포함하는 산화물은 스택들을 포함하는 대응하는 미도핑된 실리콘보다 어닐하는데 더 긴 시간을 필요로 한다. 예를 들어, 스택을 포함하는 산화물의 어닐은, 약 1 초 내지 약 15 분 사이의 지속시간 동안 어닐될 수도 있는 스택을 포함하는 대응하는 미도핑된 실리콘과는 반대로, (또한, 두께 및 다른 파라미터들에 따라서) 약 15 초 내지 약 18 분 사이의 지속시간 동안 수행될 수도 있다.
특정 실시형태들에서, 소프트 어닐은 갖가지 온도 특징들; 예컨대, 온도 램프들, 플래토들 (plateaus), 발진들, 홀드들 등을 포함하는 온도 프로그램을 이용하여 행해진다. 일부 경우들에서, 가열 레이트와 냉각 레이트는 경계가 정해진다. 일 예로, 가열은 약 75 ℃/s - 250 ℃/s 사이의 레이트에서 수행될 수도 있으며, 그리고/또는 냉각은 약 35 ℃/s - 90 ℃/s 사이의 레이트에서 수행될 수도 있다. 부가적으로 또는 대안으로, 테이크오프 (takeoff) 온도 (즉, 어닐 프로세스의 개시 시의 초기 온도) 는 특정 온도 (예컨대, 약 550 ℃) 또는 온도 범위 (예컨대, 약 525 ℃ - 575 ℃ 사이) 로 제한될 수도 있다.
도 3은 본원에서 설명되는 방법들에 따른 실시형태의 흐름도를 도시한다. 방법 (300) 은 스택이 기판 상에 증착되는 블록 303에서 개시한다. 본원에서 설명되는 바와 같이, 스택은 통상 교번 층들의 재료를 포함한다. 하나의 실시형태에서, 교번 층들은 도핑된 실리콘 및 미도핑된 실리콘이다. 다른 실시형태에서, 교번 층들은 도핑된 실리콘과 유전체 재료이다. 다른 유형들의 층들이 또한 사용될 수도 있다. 특정 실시형태들에서, 층들의 각각은 플라즈마 강화 화학 기상 증착 프로세스와 같은 화학 기상 증착 프로세스에 의해 증착된다. 블록 305에서, 소프트 어닐 프로세스가 수행된다. 이 프로세스는 어닐 챔버에 스택-코팅된 기판을 제공하고 그 기판을 특정 지속시간 동안 상승된 온도를 받게 함으로써 달성된다. 관련 시간 및 온도 조합들의 예들은 위에서 설명되어 있다. 중요하게는, 많은 구현예들에서, 소프트 어닐 온도는 실리콘이 폴리실리콘으로 전이하는 온도 미만이어야 한다. 이는 에칭 동작 전에 소프트 어닐 프로세스가 일어나는 경우에 특히 중요한데, 에칭 동작이 불활성화된 실리콘에 대해 수행되는 경우에 가장 성공적 (즉, 에칭 선택비가 두 개의 재료들 사이에서 가장 큰 것) 이라서이다. 블록 307에서, 하드 마스크가 스택 상에 증착된다. 그 마스크는 특정한 실시형태들에서 애싱가능 (ashable) 하드 마스크일 수도 있다. 블록 309에서, 그 하드 마스크가 패터닝된다. 이 패터닝은 포토리소그래픽 기법들을 통해 달성될 수도 있다. 블록 311에서, 패터닝된 스택은 스택에서의 재료들 중 하나를 (부분적으로 또는 전체적으로) 선택적으로 제거하기 위해 에칭된다. 습식 에칭이 이 목적을 위해 종종 이용된다. 적합한 습식 에칭 조성들의 예들은 본원의 어딘가에서 설명된다. 증착된 그대로의 실리콘은 그 다음에 블록 313에서 폴리실리콘을 형성하도록 활성화될 수도 있다. 전술의 방법은 예시적이고, 제한되게 하려는 의도는 아니다. 그 방법은 도 3에 열거된 순서로 수행될 필요는 없다.
사실, 소프트 어닐은 폴리실리콘을 생성하기 위해 하나 이상의 실리콘 층들의 스택으로의 증착 후에, 그러나 증착된 그대로의 실리콘의 활성화 전에 제작의 임의의 스테이지에서 수행될 수도 있다. 실리콘의 증착 및 활성화 사이에서 일어날 수도 있는 일부 예의 단계들은 애싱가능 하드 마스크 층 및/또는 에칭 저지 층의 증착, 마스크 패터닝, 마스크 에칭, 및 스택으로부터 도핑되지 않은 실리콘 및/또는 다른 재료를 선택적으로 제거하는 에칭을 포함한다. 이들 프로세스들 중 하나 이상은 주어진 실시형태에서 없을 수도 있거나, 명시적으로 설명되는 순서와는 다른 순서로 일어날 수도 있다. 비록 소프트 어닐 프로세스가 스택 증착 후 및 활성화 전의 임의의 시간에 수행될 수도 있지만, 임의의 패터닝이 일어나기 전에 그 프로세스를 수행하는 것이 특히 유익하다. 기판의 휨이 상당하다면, 리소그래픽 패터닝은 성공적이지 않을 것이다. 이들 기법들은 정밀한 포커싱을 요구하고, 이 포커싱은 기판이 되어야 하는 형상이 아닌 경우에 (즉, 그것이 평평하지 않은 경우에) 위태롭게 된다.
스택은 위에서 설명된 바와 같은 조성들 및 배치구성을 가질 수도 있다 (즉, 그것은 도핑된 폴리실리콘의 층들과 함께 하나 이상의 다른 재료들의 교번 층들을 포함할 수도 있다). 일부 실시형태들에서, 그들 다른 재료들은 유전체 (예컨대, 실리콘 산화물 또는 그 변종 이를테면 산화탄화물 또는 산화질화물), 미도핑된 실리콘 등이다. 일부 경우들에서, 교번 층들은 상이한 조성물들의 층들의 증착에 영향을 주는 다수의 스테이션들 또는 가변 프로세스 조건들을 갖는 단일 진공 제어식 장치에서 증착된다. 특정한 실시형태들에서, 스택의 층들은 PECVD 프로세스에 의해 증착된다.
본원에서 설명된 바와 같은 소프트 어닐링에 의한 웨이퍼 휨의 감소는 층간박리 (delaminating), 박피 (peeling) 또는 블리스터링 (blistering) 없이 달성될 수 있다. 블리스터링은 재료가 스택 밖으로 튀어나오는 경우의 작은 기포들 또는 디벗들 (divots) 에 의해 종종 입증된다. 박피는 스택에서의 중간 포지션에 있는 층들 사이에서의, 즉, 스택의 두 개의 상이한 층들 사이에서의 분리를 수반한다. 층간분리는 전체 스택이 기판으로부터 분리되는 경우의 결과이다.
게다가, 스택 휨은 소프트 어닐의 조건들을 제어함으로써 바꾸어지거나 또는 간단히 튜닝될 수 있다. 일부 실시형태들에서, 소프트 어닐 후에 어느 정도의 웨이퍼 휨을 발생시키는 것이 바람직하다. 다른 실시형태들에서, 실질적으로 평평한 (예컨대, 약 35 ㎛ 이하의 휨의) 웨이퍼를 생성하는 것이 바람직하다. 어느 하나의 결과는 소프트 어닐 조건들을 튜닝함으로써 달성될 수 있다. 튜닝은 소프트 어닐의 베이스라인 온도 또는 지속시간에 대한 미세한 (또는 대략적 (coarse) 또는 중간정도의) 조절을 수반할 수도 있다
장치
본원에서 설명되는 방법들은 임의의 적합한 장치에 의해 수행될 수도 있다. 적합한 장치는 본 실시형태에 따라서 프로세스 작업들을 달성하기 위한 하드웨어와 프로세스 작업들을 제어하기 위한 명령들을 갖는 시스템 제어기를 구비한다.
일부 실시형태들에서, 소프트 어닐 장치는 도핑된 실리콘의 층들과 적어도 하나의 다른 재료 이를테면 실리콘 산화물 (또는 다른 유전체) 또는 미도핑된 실리콘의 층들을 포함하는 스택을 증착하기 위한 장치와 통합된다. 그런 증착 장치는 증착 작업들을 달성하기 위한 하드웨어와, 증착 작업들을 제어하기 위한 명령들을 갖는 그것 소유의 시스템 제어기를 구비할 수도 있다. 일부 실시형태들에서, 증착 장치는 PECVD 장치이다.
도 4는 본원에서 개시된 실시형태에 따른 적합한 소프트 어닐 챔버 (400) 의 단순화된 묘사를 도시한다. 웨이퍼 (450) 는 서셉터 지지체 (412) 에 의해 지지된 서셉터 (susceptor; 441) 상에 탑재된다. 서셉터 포지션 컨트롤 (402) 은 프로세싱 동안에 웨이퍼 (450) 를 회전시킬 수도 있고, 또한 웨이퍼 (450) 를 로드, 언로드 또는 처리하기 위하여 서셉터 (441) 를 특정한 포지션들로 높이고 낮출 수도 있다. 열 제어 메커니즘 (403) 은, 프로세싱 동안에 실질적으로 균일한 온도로 웨이퍼 (450) 를 가열하는 열 소스들 (404 및 424) 을 제어한다. 가스 흐름 컨트롤 (405) 은 어닐 챔버 (400) 의 반응 챔버 (409) 속으로의 가스들의 흐름을 제어한다. 이 제어는 입구 채널 (406) 과 가스 주입 헤드 (407) 에서의 가스의 흐름, 뿐만 아니라 반응 챔버 (409) 로부터 출구 채널 (408) 을 통한 배기 가스들을 제어함으로써 달성될 수도 있다. 소프트 어닐 챔버의 다른 실시형태 (미도시) 에서, 가스들은 복수의 측면 제트 (jet) 들을 통해 반응 챔버 속으로 도입된다. 소프트 어닐 장치의 또 다른 실시형태들에서, 반응 챔버는 사각형이 아닌 형태로 (예컨대, 종 형상으로, 둥근 형상으로 등으로) 형성될 수도 있다. 임의의 챔버 형상이 이용될 수도 있다.
어닐은 적절한 온도 제어를 허용하는 조건들 하에서 실리콘 층들로의 에너지의 전달을 허용하는 임의의 운송수단 (vehicle) 에서 행해질 수 있다. 이러한 운송수단의 하나의 예는 저항 가열 엘리먼트들과 같은 기존의 가열 엘리먼트들을 구비한 노이다. 일부 실시형태들에서, 어닐는 어닐링 에너지를 제공하기 위해 하나 이상의 램프들 또는 레이저 소스들로부터의 방사 (radiation) 를 채용하는 챔버에서 행해진다. 급속 열 어닐링 (RTA) 챔버들은 본원에서 설명되는 소프트 어닐을 수행하기 위해 이용될 수 있는 램프 소스 어닐링 챔버의 광범위하게 사용되는 유형이다. 적합한 RTA 툴의 하나의 예는 Applied Materials Vantage Radiance Plus RTP이다. 일부 예들에서, RTA 툴은, 모두가 웨이퍼 위쪽에 위치된 다수의 벌브들 (bulbs) 을 가진다. 온도는, 전체 웨이퍼 (웨이퍼 표면만은 아님) 가 전체적으로 적절히 가열되는 것을 보장하기 위해 웨이퍼 바닥 근처에서 모니터링된다. 이는, 웨이퍼의 표면을 국소적으로 가열하는 레이저 어닐과 대조적이다. 일부 실시형태들에서, 웨이퍼는 RTA 동안에 플래튼 (platen) 상에서 회전한다. RTA 툴들 및 방법들은 1997년 11월 25일자로 출원된 미국특허 제6,151,447호에서 더 논의되고 설명되어 있으며, 그것은 참조에 의해 본원에 통합된다.
도 5는 본원의 실시형태들에 따른 증착 프로세스 스테이션 (3100) 을 개략적으로 도시한다. 단순화를 위해, 프로세스 스테이션 (3100) 은 저압 환경을 유지하기 위한 프로세스 챔버 본체 (3172) 를 갖는 자립형 프로세스 스테이션으로서 묘사된다. 그러나, 복수의 프로세스 스테이션들 (3100) 이 공통 저압 프로세스 툴 환경에 포함될 수도 있다는 것이 이해될 것이다. 프로세스 스테이션 (3100) 은 프로세스 스테이션 (3100) 으로의 전달을 위해, 프로세스 가스들, 이를테면 불활성 가스들, 전구체들, 반응물들, 및 처리 반응물들을 제공하는 프로세스 가스 전달 라인 (3174) 을 구비한다. 도 5에 보인 예에서, 샤워헤드 (3178) 는 프로세스 스테이션 (3100) 내에서 프로세스 가스들을 분배하기 위해 포함된다. 기판 (3186) 은 샤워헤드 (3178) 아래에 위치되고, 페데스탈 (3182) 에 의해 지지된 홀더 (3180) 상에 안착하는 것으로 도시된다. 일부 실시형태들에서, 페데스탈 (3182) 은 수직 축에 대해 회전하도록 구성될 수도 있다. 부가적으로 또는 대안으로, 페데스탈 (3182) 은 수평으로 및/또는 수직으로 병진하도록 구성될 수도 있다.
일부 실시형태들에서, 샤워헤드 (3178) 는 가스 분배 구멍들의 복수의 세트들을 갖는 이중 플레넘 (dual-plenum) 또는 다중-플레넘 샤워헤드일 수도 있다. 예를 들어, 가스 분배 구멍들의 제 1 세트는 제 1 프로세스 가스 전달 라인으로부터 가스를 받을 수도 있고 가스 분배 구멍들의 제 2 세트는 제 2 프로세스 가스 전달 라인으로부터 가스를 받을 수도 있다는 등등이다. 프로세스 가스들의 그런 물리적 격리는 샤워헤드 (3178) 상류의 프로세스 가스 전달 배관 (plumbing) 에서 불화합 (incompatible) 프로세스 가스들의 반응으로부터 생성되는 작은 입자들의 양을 감소시키는 접근법을 제공할 수도 있다.
샤워헤드 (3178) 와 홀더 (3180) 는 플라즈마 (3192) 를 작동시키기 위해 RF 전원 공급부 (3188) 및 정합 네트워크 (3190) 와 전기적으로 통신한다. 플라즈마 (3192) 는 샤워헤드 (3178) 및 홀더 (3180) 에 인접하게 위치된 플라즈마 시스 (sheath) (3194) 에 의해 포함될 수도 있다. 도 5가 정전용량 결합된 플라즈마를 묘사하지만, 플라즈마 (3192) 는 임의의 적합한 플라즈마 소스에 의해 생성될 수도 있다. 하나의 비제한적 예에서, 플라즈마 (3192) 는 평행 판 플라즈마 소스를 구비할 수도 있다.
도 5에 도시된 실시형태에서, RF 전원 공급부 (3188) 는 임의의 적합한 주파수의 RF 전력을 제공할 수도 있다. 일부 실시형태들에서, RF 전원 공급부 (3188) 는 고주파 및 저주파 RF 전력 소스들을 서로 독립적으로 제어하도록 구성될 수도 있다. 예의 저주파 RF 전력들은 200 kHz 및 2000 kHz 사이의 주파수들을 포함할 수도 있지만 그것들로 제한되지는 않는다. 예의 고주파 RF 전력들은 13.56 MHz 및 80 MHz 사이의 주파수들을 포함할 수도 있지만 그것들로 제한되지는 않는다. 마찬가지로, RF 전력 공급부 (3188) 와 정합 네트워크 (3190) 는 플라즈마 (3192) 를 형성하기 위해 임의의 적합한 전력으로 동작될 수도 있다. 적합한 전력들의 예들은 네 개의 15-인치 샤워헤드들을 구비한 4-스테이션 다중-프로세스 툴을 위한 고주파 플라즈마용의 250 W 및 5000 W 사이의 전력들 (네 개의 스테이션 반응 챔버를 가정함) 과 저주파 플라즈마를 위한 0 W 및 2500 W 사이의 전력들 (네 개의 스테이션 반응 챔버를 가정함) 을 포함하지만 그것들로 제한되지는 않는다. RF 전원 공급부 (3188) 는 임의의 적합한 듀티 사이클로 동작될 수도 있다. 적합한 듀티 사이클들의 예들은 5% 및 90% 사이의 듀티 사이클들을 포함하지만 그것들로 제한되지는 않는다.
일부 실시형태들에서, 홀더 (3180) 는 히터 (3184) 를 통해 온도 제어가 될 수도 있다. 게다가, 일부 실시형태들에서, 프로세스 스테이션 (3100) 에 대한 압력 제어는 나비형 밸브 (3196) 에 의해 또는 임의의 다른 적합한 압력 제어 디바이스에 의해 제공될 수도 있다. 도 5에 도시된 바와 같이, 나비형 밸브 (3196) 는 프로세스 스테이션 배출 라인 (3198) 에 유체적으로 연결된 진공 펌프 (미도시) 에 의해 제공되는 진공을 조절한다. 그러나, 일부 실시형태들에서, 프로세스 스테이션 (3100) 의 압력 제어는 또한 프로세스 스테이션 (3100) 에 도입된 하나 이상의 가스들의 유량을 가변시킴으로써 조절될 수도 있다.
하나 이상의 프로세스 파라미터들의 제어는 본 개시물의 범위로부터 벗어나는 일없이, 국소적으로 제어될 수도 있거나 (예컨대, RF 전력은 RF 전원 공급부 (3188) 통신하는 플라즈마 제어기에 의해 제어될 수도 있으며, 프로세스 스테이션 압력은 나비형 밸브 (3196) 와 또는 프로세스 가스 전달 라인 (3174) 에 연결된 포함된 가스 계량 밸브들 또는 흐름 제어기들과 통신하는 밸브 제어기에 의해 제어될 수도 있다는 등등) 또는 프로세스 스테이션 (3100) 과 통신하는 (아래에서 더 상세히 설명되는) 시스템 제어기에 의해 제공된 부분적 또는 전체적 제어 하에서 제어될 수도 있다는 것이 이해될 것이다.
위에서 설명된 바와 같이, 하나 이상의 프로세스 스테이션들은 다중-스테이션 프로세싱 툴에 포함될 수도 있다. 다중-스테이션 프로세스 툴의 일부 실시형태들에서, 여러 프로세스 입력들 (예컨대, 프로세스 가스들, 플라즈마 전력, 히터 전력 등) 의 제어 및/또는 공급은 공유된 소스들로부터 프로세스 툴에 포함된 복수의 프로세스 스테이션들까지 배포될 수도 있다. 예를 들어, 일부 실시형태들에서, 공유된 플라즈마 생성기는 둘 이상의 프로세스 스테이션들에 플라즈마 전력을 공급할 수도 있다. 다른 예에서, 공유된 가스 분배 매니폴드는 둘 이상의 프로세스 스테이션들에 프로세스 가스들을 공급할 수도 있다.
도 6은 인바운드 로드 로크 (3302) 및 아웃바운드 로드 로크 (3304) 를 갖는 다른 다중-스테이션 프로세싱 툴 (3300) 의 일 실시형태의 개략도를 도시한다. 로봇 (3306) 은, 대기 압력에서, 기판들을 포드 (3308) 를 통해 적재된 카세트로부터 대기 포트 (3310) 를 경유하여 인바운드 로드 로크 (3302) 속으로 이동시키도록 구성된다. 인바운드 로드 로크 (3302) 는 진공 소스 (미도시) 에 연결되어서, 대기 포트 (3310) 가 폐쇄되는 경우, 인바운드 로드 로크 (3302) 는 펌핑 다운될 수도 있다. 인바운드 로드 로크 (3302) 또한 프로세싱 챔버 (3314) 와 인터페이싱한 챔버 수송 포트 (3316) 를 구비한다. 따라서, 챔버 수송 포트 (3316) 가 개방되는 경우, 다른 로봇 (미도시) 은 처리를 위해 인바운드 로드 로크 (3302) 로부터 제 1 프로세스 스테이션의 페데스텔로 기판을 이동시킬 수도 있다.
일부 실시형태들에서, 인바운드 로드 로크 (3302) 는 플라즈마를 로드 로크에 공급하도록 구성된 원격 플라즈마 소스 (미도시) 에 접속될 수도 있다. 이는 인바운드 로드 로크 (3302) 에 위치된 기판에 대한 원격 플라즈마 처리들을 제공할 수도 있다. 부가적으로 또는 대안으로, 일부 실시형태들에서, 인바운드 로드 로크 (3302) 는 기판을 가열하도록 구성된 히터 (미도시) 를 구비할 수도 있다. 이는 인바운드 로드 로크 (3302) 내에 위치된 기판 상에 흡착된 습기와 가스들을 제거할 수도 있다. 도 6에 묘사된 실시형태가 로드 로크들을 포함하지만, 일부 실시형태들에서, 프로세스 스테이션으로의 기판의 직접 입력이 제공될 수도 있다는 것이 이해될 것이다.
묘사된 프로세싱 챔버 (3314) 는, 도 6에 도시된 실시형태에서 1부터 4까지 번호 매겨진 4 개의 프로세스 스테이션들을 포함한다. 일부 실시형태들에서, 프로세싱 챔버 (3314) 는 기판들이 진공 파괴 및/또는 공기 노출을 경험하는 일없이 프로세스 스테이션들 간에 전송될 수도 있도록 낮은 압력 환경을 유지하도록 구성될 수도 있다. 도 6에 묘사된 각각의 프로세스 스테이션은 프로세스 스테이션 기판 홀더 (스테이션 (1) 에 대해 3318로 도시됨) 와 프로세스 가스 전달 라인 입구들을 구비한다. 일부 실시형태들에서, 하나 이상의 프로세스 스테이션 기판 홀더들 (3318) 은 가열될 수도 있다.
일부 실시형태들에서, 각각의 프로세스 스테이션은 상이한 또는 다수의 목적들을 가질 수도 있다. 예를 들어, 프로세스 스테이션은 소프트 어닐 모드 및 기존의 어닐 모드 사이에서 스위칭가능하게 될 수도 있다. 부가적으로 또는 대안으로, 일부 예들에서, 프로세싱 챔버 (3314) 는 소프트 및 기존의 어닐링 스테이션들의 하나 이상의 매칭된 쌍들을 구비할 수도 있다. 다른 예에서, 프로세스 스테이션은 둘 이상의 막 유형들 사이에서 스위칭가능할 수도 있어서, 다른 막 유형들의 스택들은 동일한 프로세스 챔버 내에서 증착될 수도 있다.
묘사된 프로세싱 챔버 (3314) 가 4 개의 스테이션들을 포함하지만, 본 개시물에 따른 프로세싱 챔버는 임의의 적합한 수의 스테이션들을 가질 수도 있다는 것이 이해될 것이다. 예를 들어, 일부 실시형태들에서, 프로세싱 챔버는 5 개 이상의 스테이션들을 가질 수도 있는 한편, 다른 실시형태들에서 프로세싱 챔버는 3 개 이하의 스테이션들을 가질 수도 있다.
도 6은 또한 프로세싱 챔버 (3314) 내에서 기판들을 전송하기 위한 기판 핸들링 시스템 (3390) 의 일 실시형태를 묘사한다. 일부 실시형태들에서, 기판 핸들링 시스템 (3390) 은 갖가지 프로세스 스테이션들 사이에 그리고/또는 프로세스 스테이션 및 로드 로크 사이에서 기판들을 전송하도록 구성될 수도 있다. 임의의 적합한 기판 핸들링 시스템이 채용될 수도 있다는 것이 이해될 것이다. 비제한적 예들은 기판 캐러셀들 및 기판 핸들링 로봇들을 포함한다.
일부 실시형태들에서, 저-압력 전송 챔버는 복수의 프로세싱 챔버들 사이의 전송을 용이하게 하기 위해 다중스테이션 툴에 포함될 수도 있는 것이 이해될 것이다. 예를 들어, 도 7은 다중-스테이션 프로세싱 툴 (3400) 의 다른 실시형태를 개략적으로 도시한다. 도 7에 도시된 실시형태에서, 다중-스테이션 프로세싱 툴 (3400) 은 복수의 프로세스 스테이션들 (1 내지 4로 번호 매겨짐) 을 구비한 복수의 프로세싱 챔버들 (3314) 을 포함한다. 프로세싱 챔버들 (3314) 은 프로세싱 챔버들 (3314) 및 로드 로크 (3408) 사이에서 기판들을 수송하도록 구성된 로봇 (3406) 을 포함하는 저-압력 수송 챔버 (3404) 와 인터페이싱된다. 대기 로봇 (3412) 을 포함한, 대기 기판 전송 모듈 (3410) 은 로드 로크 (3408) 및 포드 (3308) 사이의 기판들의 전송을 용이하게 하도록 구성된다.
시스템 제어기
도 6 으로 되돌아가서, 다중-스테이션 프로세싱 툴 (3300) 은 또한, 프로세싱 툴 (3300) 의 프로세스 조건들 및 하드웨어 상태들을 제어하는데 이용되는 시스템 제어기 (3350) 의 일 실시형태를 포함한다. 예를 들어, 일부 실시형태들에서, 시스템 제어기 (3350) 는 증착된 막의 원하는 습식 에칭률을 달성하기 위해 PECVD 막 증착 단계 동안 하나 이상의 프로세스 파라미터들을 제어할 수도 있다. 시스템 제어기는 추가로 소프트 어닐 동작 및/또는 종래의 어닐 동작을 제어하기 위해 하나 이상의 어닐 스테이션들을 제어할 수도 있다. 도 7 에 도시되지는 않았지만, 다중-스테이션 프로세싱 툴 (3400) 의 실시형태는 도 6 에 도시된 시스템 제어기 (3350) 의 실시형태와 같은 적절한 시스템 제어기를 포함할 수도 있음이 이해될 것이다.
일부 실시형태들에서, (하나 이상의 물리적이거나 논리적인 제어기들을 포함할 수도 있는) 시스템 제어기 (3350) 는 프로세싱 툴의 동작들 중 일부 또는 전부를 제어한다. 적절한 제어 동작들을 구현하기 위한 명령들이 프로세서에서 실행된다. 이러한 명령들은 제어기와 연관된 메모리 디바이스들에 저장될 수도 있거나, 네트워크를 통해 제공될 수도 있다. 특정 실시형태들에서, 시스템 제어기는 시스템 제어 소프트웨어를 실행한다.
예를 들어, 제어기는 적합한 가스들 (예컨대, 질소 또는 불활성 가스들) 의 전달, 장치 외부로부터 웨이퍼의 수신, 및/또는 다중-스테이션 챔버의 일 스테이션으로부터 다음 스테이션으로의 웨이퍼의 전송을 제어할 수도 있다. 제어기는 또한 소프트 어닐 동안 웨이퍼의 온도 프로파일 및 그 소프트 어닐의 지속시간을 제어할 수도 있다.
시스템 제어기 (3350) 는 하나 이상의 메모리 디바이스들 (3356), 하나 이상의 대용량 저장 디바이스들 (3354) 및 하나 이상의 프로세서들 (3352) 을 포함할 수도 있다. 프로세서 (3352) 는 CPU 또는 컴퓨터, 아날로그 및/또는 디지털 입력/출력 접속들, 스텝퍼 모터 제어기 보드들 등등을 포함할 수도 있다.
일부 실시형태들에서, 시스템 제어기 (3350) 는 프로세싱 툴 (3300) 의 활동들 모두를 제어한다. 일부 실시형태들에서, 시스템 제어기 (3350) 는 대용량 저장 디바이스 (3354) 에 저장되고, 메모리 디바이스 (3356) 내에 로딩되고, 프로세서 (3352) 에서 실행된 머신 판독가능 시스템 제어 소프트웨어 (3358) 를 실행하여 장치가 본 발명의 실시형태들에 따라 방법을 수행할 수 있게 한다. 대안적으로, 제어 로직은 제어기에 하드 코딩될 수도 있다. 애플리케이션용 집적 회로들, 프로그래머블 로직 디바이스들 (예컨대, FPGA들) 및 기타 등이 이러한 목적들을 위해 이용될 수도 있다. 하기의 논의에서, "소프트웨어" 또는 "코드" 가 이용되는 어디든지, 기능적으로 유사한 하드 코딩된 로직이 그 위치에서 이용될 수도 있다.
시스템 제어 소프트웨어 (3358) 는 타이밍, 가스들의 혼합, 챔버 및/또는 스테이션 압력, 챔버 및/또는 스테이션 온도, 기판 온도, 타겟 전력 레벨들, RF 전력 레벨들, 기판 받침대, 척 및/또는 서셉터 위치, 및 프로세싱 툴 (3300) 에 의해 수행되는 특정 프로세스의 다른 파라미터들을 제어하기 위한 명령들을 포함할 수도 있다. 시스템 제어 소프트웨어 (3358) 는 임의의 적절한 방식으로 구성될 수도 있다. 예를 들면, 다양한 프로세스 툴 컴포넌트 서브루틴들 또는 제어 오브젝트들은 다양한 프로세스 툴 프로세스들을 수행하기 위한 프로세스 툴 컴포넌트들의 제어 동작에 기록될 수도 있다. 시스템 제어 소프트웨어 (3358) 는 임의의 적절한 컴퓨터 판독가능 프로그래밍 언어로 코딩될 수도 있다.
일부 실시형태들에서, 시스템 제어 소프트웨어 (3358) 는 전술된 다양한 파라미터들을 제어하기 위한 입력/출력 제어 (IOC) 시퀀싱 명령들을 포함할 수도 있다. 예를 들면, 제작 프로세스의 각 단계는 시스템 제어기 (3350) 에 의한 실행을 위해 하나 이상의 명령들을 포함할 수도 있다. 소프트 어닐 프로세스 단계를 위한 프로세스 조건들을 세팅하기 위한 명령들은, 예컨대 대응하는 소프트 어닐 레시피 단계에 포함될 수도 있다. 일부 실시형태들에서, 소프트 어닐 단계들은 순차적으로 배열될 수도 있으며, 따라서 소프트 어닐 단계를 위한 모든 명령들은 그 프로세스 단계와 동시에 실행된다.
시스템 제어기 (3350) 와 연관된 대용량 저장 디바이스 (3354) 및/또는 메모리 디바이스 (3356) 에 저장된 다른 컴퓨터 소프트웨어 및/또는 프로그램들은 일부 실시형태들에서 채용될 수도 있다. 이러한 목적을 위한 프로그램들 또는 프로그램들의 섹션들의 예들은 기판 포지셔닝 프로그램, 프로세스 가스 제어 프로그램, 압력 제어 프로그램, 히터 제어 프로그램 및 플라즈마 제어 프로그램을 포함한다.
기판 포지셔닝 프로그램은 프로세스 스테이션 기판 홀더 (3318) 상에 기판을 로딩하고 기판과 프로세싱 툴 (3300) 의 다른 부분들 사이의 간격을 제어하는데 이용되는 프로세스 툴 컴포넌트들을 위한 프로그램 코드를 포함할 수도 있다.
프로세스 가스 제어 프로그램은 가스 구성 및 유속들을 제어하고, 선택적으로 프로세스 스테이션 내의 압력을 안정시키기 위해 증착 이전에 하나 이상의 프로세스 스테이션들 내에 가스를 흐르게 하기 위한 코드를 포함할 수도 있다. 압력 제어 프로그램은, 예컨대 프로세스 스테이션의 배기 시스템에서 스로틀 밸브, 프로세스 스테이션 내로의 가스 흐름 등을 조절함으로써 프로세스 스테이션 내의 압력을 제어하기 위한 코드를 포함할 수도 있다.
히터 제어 프로그램은 기판 및/또는 프로세싱 챔버를 가열하는데 이용되는 하나 이상의 가열 유닛들로의 전류를 제어하기 위한 코드를 포함할 수도 있다. 대안적으로, 히터 제어 프로그램은 열 전송 가스 (예컨대, 헬륨) 의 기판으로의 전달을 제어할 수도 있다.
플라즈마 제어 프로그램은 하나 이상의 프로세스 스테이션들에서 프로세스 전극들에 인가된 RF 전력 레벨들을 세팅하기 위한 코드를 포함할 수도 있다.
일부 실시형태들에서, 사용자 인터페이스는 시스템 제어기 (3350) 와 연관될 수도 있다. 사용자 인터페이스는 디스플레이 스크린, 장치의 그래픽 소프트웨어 디스플레이들 및/또는 프로세스 조건들, 및 사용자 입력 디바이스들, 예컨대 포인팅 디바이스들, 키보드들, 터치 스크린들, 마이크로폰들 등등을 포함할 수도 있다.
일부 실시형태들에서, 시스템 제어기 (3350) 에 의해 조절된 파라미터들은 프로세스 조건들과 관련될 수도 있다. 제한되지 않는 예들은 프로세스 가스 구성 및 유속들, 온도, 압력, 플라즈마 조건들 (예컨대, RF 바이어스 전력 레벨들) 등등을 포함한다. 이러한 파라미터들은 사용자 인터페이스를 활용하여 입력될 수도 있는 레시피의 형태로 사용자에게 제공될 수도 있다.
프로세스를 모니터링하기 위한 신호들은 다양한 프로세스 툴 센서들로부터 시스템 제어기 (3350) 의 아날로그 및/또는 디지털 입력 접속들에 의해 제공될 수도 있다. 프로세스를 제어하기 위한 신호들은 프로세싱 툴 (3300) 의 아날로그 및 디지털 출력 접속들에서 출력될 수도 있다. 모니터링될 수도 있는 프로세스 툴 센서들의 제한되지 않는 예들은 질량 흐름 제어기들, 압력 센서들 (예컨대, 압력계들), 열전대들 등등을 포함한다. 적절히 프로그래밍된 피드백 및 제어 알고리즘들은 이러한 센서들로부터의 데이터와 함께 프로세스 조건들을 유지하기 위해 이용될 수도 있다.
시스템 제어기 (3350) 는 전술된 증착 프로세스들을 구현하기 위한 프로그램 명령들을 제공할 수도 있다. 프로그램 명령들은 다양한 프로세스 파라미터들, 예컨대 DC 전력 레벨, RF 바이어스 전력 레벨, 압력, 온도, 프로세싱 가스 및/또는 열 및/또는 다른 에너지 소스들로의 노출 지속시간 등등을 제어할 수도 있다. 그 명령들은 본 명세서에 설명된 다양한 실시형태들에 따라 막 스택들의 인시츄 (in-situ) 증착 및 추가의 프로세싱 (예컨대, 소프트 어닐링, 패터닝, 에칭 및 활성화) 을 동작시키기 위한 파라미터들을 제어할 수도 있다.
응용들
다수의 디바이스 타입들이 본 명세서에서 설명된 것과 같이 준비된 스택들을 이용하여 제작될 수 있다. 다양한 실시형태들에서, 스택들은 적어도 약 10 개의 층들 및 5 개의 층 쌍들을 갖는다. 언급된 것과 같이, 층 쌍들은 절연 층 및 실리콘 층, 미도핑된 실리콘 층 및 도핑된 실리콘 층, 등을 포함할 수 있다. 일부 실시형태들에서, 디바이스 스택은 적어도 약 10 개 층 쌍들, 또는 적어도 약 15 개 층 쌍들, 또는 적어도 약 20 개 층 쌍들, 또는 적어도 약 25 개 층 쌍들을 포함한다. 일부 실시형태들에서, 스택은 수직 배향의 메모리 디바이스와 같은 메모리 디바이스에서 채용된다.
도 12a - 12p 는 예시적인 단계들의 세트를 이용하여 본 명세서에 개시된 것과 같은 메모리 디바이스의 제작을 도시한다. 도 12a - 12p 에 도시된 단계들은 본 명세서에 개시된 것과 같은 메모리 디바이스가 제작될 수 있는 방식을 제한하지 않는다. 또한, 도면들은 반드시 일정한 비율이어야 할 필요는 없고, 모든 준비 상태에서의 물품을 반드시 도시할 필요는 없으며, 즉 물품의 중간 스테이지들이 도면들의 순서에서 예시되지 않을 수도 있음을 유의하여야 한다. 추가로, 도 12a - 12p 에서 이용된 도면 부호들은 임의의 오버랩에도 불구하고 다른 도면들의 도면 부호들에 대응하지 않는다. 도 12a - 12p 와 관련하여 논의된 재료들 및 프로세스들은 또한 본 명세서에서 활용될 수 있는 재료들 또는 프로세스들을 제한하지 않는다. 이러한 제작 프로세스는 2009 년 11 월 4 일에 제출된 미국 특허 출원 제 12/612,125 호에서 추가로 논의되고 설명되며, 이 출원은 본 명세서에서 그 전체가 참조로서 통합된다.
도 12a 내지 도 12p 는 본 발명의 일 실시형태에 따른 비휘발성 메모리 디바이스를 제작하는 방법을 예시하는 단면도들이다. 도 12a 를 참조하면, 절연 층 (110), 도전성 층 (120) 및 절연 층 (130) 은 반도체 기판 (100) 상에 순차적으로 형성된다. 반도체 기판 (100) 은 예컨대, P-타입 도펀트들과 같은 제 1 도전성 타입의 도펀트들로 도핑될 수도 있다. 반도체 기판 (100) 은 상이한 도전성 타입을 갖는 영역, 즉 웰 영역 (well region) 을 가질 수도 있다. 웰 영역은 포켓 웰 또는 트리플 웰 구조에 형성될 수도 있다. 절연 층들 (110 및 130) 은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 등등과 같은 절연 재료를 증착시킴으로써 형성될 수도 있다. 도전성 층 (120) 은 더 낮은 선택 게이트로서 이용될 수도 있다. 도전성 층 (120)(하기에서, "더 낮은 선택 게이트" 로 지칭됨) 은 도핑된 다결정 실리콘 또는 금속과 같은 도전성 재료를 도핑함으로서 형성될 수도 있으며, 따라서 도전성 층 (120) 은 게이트로서 이용될 수 있다.
도 12b 를 참조하면, 반도체 기판 (100) 을 노출시키는 적어도 하나의 개구부 (102) 는 예컨대, 포토리소그래피 및 에칭 프로세스를 이용함으로써 형성된다. 제 1 개구부 (102) 는 예컨대, 원형 또는 다각형 (예컨대, 직사각형) 단면을 가질 수도 있다. 제 1 개구부 (102) 는 하기에서 설명되는 것과 같이, 트랜지스터의 채널로서 이용되는 활성 바를 형성하기 위해 실리콘으로 채워진다. 제 1 개구부 (102) 의 측벽들 (102a) 이 미리 결정된 각도로 경사져서 형성된다면, 활성 바의 사이즈는 그 높이에 따라 변화하며, 따라서 트랜지스터의 채널 폭은 균일하지 않을 수도 있다. 불균일한 채널 폭은 반도체 메모리 디바이스의 균일한 전기적인 특징들을 실현하는데 있어 방해 요소로서 작용할 수도 있다. 그러므로, 일부 실시형태들에서, 제 1 개구부 (102) 는 예컨대, 건식 에칭 기술과 같은 이방성 에칭 기술을 이용함으로써 형성될 수도 있고, 따라서 제 1 개구부 (102) 는 반도체 기판 (100) 의 표면에 수직하는 측벽들 (102a) 을 가질 수 있다.
도 12c 를 참조하면, 절연 층 (104) 은 제 1 개구부 (102) 의 측벽들 (102a) 상에 형성된다. 절연 층 (104) 은 더 낮은 선택 게이트 (120) 의 게이트 유전체 (하기에서, "제 1 게이트 유전체 부분" 으로 지칭됨) 로서 이용될 수도 있다. 일 예로서, 제 1 게이트 유전체 부분 (104) 은 실리콘 산화물을 증착함으로써 형성될 수도 있다. 제 1 게이트 유전체 부분 (104) 을 형성하기 위한 증착 프로세스에서, 실리콘 산화물은 제 1 개구부 (102) 에 의해 노출되는 반도체 기판 (100) 상에 증착될 수도 있다. 반도체 기판 (100) 상에 증착된 실리콘 산화물은 에칭 기술을 이용함으로써 제거될 수도 있으며, 따라서 반도체 기판 (100) 및 하기에서 설명될 활성 바는 서로 전기적으로 접속된다. 제 1 개구부 (102) 의 측벽들 (102a) 상에 증착된 실리콘 산화물 층을 에칭으로부터 보호하기 위한 스페이서는 또한 전술된 에칭 단계 이전에 형성될 수도 있다.
도 12d 를 참조하면, 제 1 활성 바 (ACT1) 는 제 1 개구부 (102) 에 증착된다. 제 1 활성 바 (ACT1) 는 실질적으로 제 1 개구부 (102) 를 채울 수도 있다. 제 1 활성 바 (ACT1) 는 반도체 기판 (100) 과 동일한 재료로 형성될 수도 있다. 일 예로서, 제 1 활성 바 (ACT1) 는 실리콘 층을 증착시키고, 화학 기계적 폴리싱 (CMP) 프로세스를 통해 증착된 실리콘 층을 평탄화함으로써 형성될 수도 있다. 제 1 활성 바 (ACT1) 를 형성하기 위한 실리콘 층은 다결정 실리콘 또는 비정질 실리콘을 증착시킴으로써 형성될 수도 있다. 다른 실시형태들에서, 제 1 활성 바 (ACT1) 는 제 1 개구부 (102) 에 의해 노출된 반도체 기판 (100) 의 부분으로부터 결정축을 따라 (epitaxially) 성장될 수도 있다. 이 경우, 반도체 기판 (100) 및 제 1 활성 바 (ACT1) 는 결정성 결함들 없이 계속되는 단일 결정질 실리콘일 수도 있다. 제 1 활성 바 (ACT1) 는 반도체 기판 (100) 과 동일한 도전성 타입 도펀트들로 도핑될 수도 있다. 일부 실시형태들에서, 반도체 기판 (100) 및 제 1 활성 바 (ACT1) 는 P-타입 도전성을 가질 수도 있다. 대안적으로, 제 1 활성 바 (ACT1) 는 도펀트들로 도핑되지 않을 수도 있다.
앞서 말한 프로세스들을 통해, 반도체 기판 (100) 을 포함하는 제 1 구조 (101), 반도체 기판 (100) 위의 더 낮은 선택 게이트 (120), 및 더 낮은 선택 게이트 (120) 의 채널로서 이용되는 제 1 활성 바 (ACT1) 가 제작될 수도 있다.
도 12e 를 참조하면, 제 1 절연 층 그룹 (200a) 과 제 1 도전성 층 그룹 (200b) 이 제 1 구조 (101) 상에 형성된다. 제 1 절연 층 그룹 (200a) 은 복수의 절연 층들 (210, 230, 250, 270, 290) 을 포함할 수도 있다. 제 1 도전성 층 그룹 (200b) 은 복수의 도전성 층들 (220, 240, 260, 280) 을 포함할 수도 있다. 복수의 도전성 층들 (220, 240, 260, 280) 및 복수의 절연 층들 (210, 230, 250, 270, 290) 은 적층형 샌드위치 구조를 형성하기 위해 교차하여 배치될 수도 있다. 절연 층 (210) 은 제 1 구조 (101) 바로 위의 적층형 구조 하부에 위치될 수도 있고, 절연 층 (290) 은 도전성 층 (280) 을 커버하기 위해 적층형 구조의 상부에 위치될 수도 있다. 제 1 도전성 층 그룹 (200b) 의 복수의 도전성 층들 (220, 240, 260, 280) 의 각각은 셀 게이트 패턴으로서 이용될 수도 있다. 복수의 도전성 층들 (220, 240, 260, 280) 은 도핑된 다결정 실리콘 또는 금속을 적층시킴으로써 형성될 수도 있다. 본 명세서에서 이용되는 것과 같이, 용어 "제 1 도전성 층 그룹" (200b) 은 용어 "제 1 셀 게이트 패턴 그룹" 과 상호교환될 수도 있고, 용어 "복수의 도전성 층들의 각각" (220, 240, 260, 280) 은 용어 "제 1 셀 게이트 패턴" 과 상호교환될 수도 있다.
복수의 도전성 층들 (220, 240, 260, 280) 의 각각은 실질적으로 동일한 두께를 가질 수도 있다. 복수의 도전성 층들 (220, 240, 260, 280) 의 각각의 두께들 및/또는 간격이 채널 길이를 결정할 수도 있기 때문에, 복수의 도전성 층들 (220, 240, 260, 280) 의 각각의 두께 및/또는 간격은 짧은 채널로 인해 전기적인 특징들에서의 제한들을 해결할 수 있는 범위로 선택될 수도 있다. 또한, 복수의 도전성 층들 (220, 240, 260, 280) 이 증착에 의해 형성될 수도 있기 때문에, 채널 길이는 정확하게 제어될 수 있다.
복수의 절연 층들 (210, 230, 250, 270, 290) 은 예컨대, 실리콘 산화물을 증착시킴으로써 형성될 수도 있다. 추가의 실시형태들에서, 복수의 절연 층들 (210, 230, 250, 270, 290) 은 높은-k 유전체로 형성될 수도 있다. 추가의 실시형태들에서, 복수의 절연 층들 (210, 230, 250, 270, 290) 의 각각은 실리콘 산화물보다 높은 유전 상수를 가지는 재료 (예컨대, 실리콘 질화물, 실리콘 산화질화물) 를 증착시킴으로써 형성될 수도 있다.
제 1 절연 층 그룹 (200a) 및 제 1 도전성 층 그룹 (200b) 을 구성하는 층들의 개수, 두께, 재료 및 기타 등등은 메모리 트랜지스터의 전기적 특징들 및 이러한 층들을 패턴화하는 프로세스에서 기계적 어려움들을 고려하여 다양한 형태들로 변경될 수도 있다. 제 1 절연 층 그룹 (200a) 과 제 1 도전성 층 그룹 (200b) 은 계단형으로 형성될 수도 있다.
도 12f 를 참조하면, 제 1 절연 층 그룹 (200a) 및 제 1 도전성 층 그룹 (200b) 은 제 1 활성 바 (ACT1) 를 노출시키는 제 2 개구부 (202) 를 형성하기 위해 포토리소그래피 및 에칭 프로세스를 통해 패턴화된다. 제 1 게이트 유전체 부분 (104) 은 제 2 개구부 (202) 에 의해 노출될 수도 있다. 제 2 개구부 (202) 는 수직 측벽들 (202a) 을 가지도록 예컨대, 건식 에칭을 이용함으로써 형성되고, 따라서 트랜지스터에 대한 균일한 전기적 특징들을 실현할 수도 있다. 제 1 개구부 (102) 와 제 2 개구부 (202) 는 수직 방향으로 연결될 수 있다.
제 1 도전성 층 그룹 (200b) 을 구성하는 복수의 도전성 층들 (220, 240, 260, 280) 의 개수 및 제 1 절연 층 그룹 (200a) 을 구성하는 복수의 절연 층들 (210, 230, 250, 270, 290) 의 개수는 도면들에 도시된 4 개의 도전성 층과 5 개의 절연 층 실시형태로부터 변경될 수도 있다. 이러한 실시형태에서, 제 1 도전성 층 그룹 (200b) 을 구성하는 도전성 층들 (220, 240, 260, 280) 의 개수는 4 개 층들로 세팅되고 제 1 절연 층 그룹 (200a) 을 구성하는 절연 층들 (210, 230, 250, 270, 290) 의 개수는 5 개 층들로 세팅되며, 이러한 개수들은 임의적이다.
도 12g 를 참조하면, 절연 층 (204) 은 제 2 개구부 (202) 의 측벽들 (202a) 상에 형성된다. 절연 층 (204) 은 제 1 셀 게이트 패턴 그룹 (200b) 의 게이트 유전체 (하기에서, "제 2 게이트 유전체 부분" 이라 지칭됨) 로서 이용될 수도 있다. 제 2 게이트 유전체 부분 (204) 은 데이터 저장 층을 포함할 수도 있다. 일 예로서, 제 2 게이트 유전체 부분 (204) 은 실리콘 산화물 층, 실리콘 질화물 층, 또는 실리콘 산화질화물 층, 및 실리콘 산화물 층 또는 기타 등등을 순차적으로 증착시킴으로써 3 층 구조로 형성될 수도 있다. 제 2 게이트 유전체 부분 (204) 에서, 실리콘 질화물 층 또는 실리콘 산화물 층은 전하를 트랩핑 (trap) 하고, 정보를 저장하기 위한 전하 저장 층으로서 이용되며, 2 개의 실리콘 산화물 층들 중 임의의 층이 블로킹 배리어로서 이용되고, 다른 층이 터널 배리어로서 이용된다.
제 2 게이트 유전체 부분 (204) 은 제 2 개구부 (202) 에 의해 노출된 제 1 활성 바 (ACT1) 상에 형성될 수도 있다. 증착 프로세스 동안 제 1 활성 바 (ACT1) 상에 증착된 제 2 게이트 유전체 부분 (204) 은 에칭 기술을 이용함으로써 제거될 수도 있고, 따라서 제 1 활성 바 (ACT1) 및 제 2 활성 바 (ACT2) 는 서로 전기적으로 접속될 수도 있다. 이러한 에칭 프로세스 이전에, 제 2 개구부 (202) 의 측벽들 (202a) 상에 증착된 제 2 게이트 유전체 부분 (204) 을 에칭으로부터 보호하기 위한 스페이서가 형성될 수도 있다.
도 12h 를 참조하면, 제 2 활성 바 (ACT2) 가 도 12d를 참조하여 설명된 것과 같거나 또는 유사한 프로세스를 사용하여 제 2 개구부 (202) 에 형성된다. 제 2 활성 바 (ACT2) 는 수직 방향으로 제 1 활성 바 (ACT1) 에 접속될 수도 있고, 또한 반도체 기판 (100) 의 표면에 접속될 수도 있다. 제 2 활성 바 (ACT2) 는 제 1 활성 바 (ACT1) 와 같은 재료로 형성될 수도 있다. 몇몇 실시형태들에서, 제 2 활성 바 (ACT2) 가 비정질 또는 다결정 실리콘을 증착하고 증착된 비정질 또는 다결정 실리콘 층을 화학 기계 폴리싱 (CMP) 프로세스를 통해 평탄화하는 것에 의해 형성될 수도 있다. 다른 실시형태들에서, 제 2 활성 바 (ACT2) 는 제 1 활성 바 (ACT1) 로부터 단일 결정질 실리콘을 에피텍셜로 성장시키는 것에 의해 형성될 수도 있다. 제 2 활성 바 (ACT2) 는 반도체 기판 (100) 및 제 1 활성 바 (ACT1) 와 같은 도전성 타입, 예를 들면 P-타입 도전성을 갖도록 형성될 수도 있다. 다르게는, 반도체 기판 (100) 및 제 1 및 제 2 활성 바들 (ACT1 및 ACT2) 은 도펀트로 도핑되지 않을 수도 있다.
전술한 프로세스들을 통하여, 제 1 구조 (101) 상의 복수의 셀 게이트 패턴 (220, 240, 260, 280) 을 포함한 제 2 구조 (201) 및 복수의 셀 게이트 패턴 (220, 240, 260, 280) 의 채널로서 사용되는 제 2 활성 바 (ACT2) 가 형성될 수 있다.
도 12i를 참조하면, 복수의 절연 층들 (310, 330, 350, 370, 390) 을 포함하는 제 2 절연 층 그룹 (300a), 및 복수의 절연 층들 (310, 330, 350, 370, 390) 과 교번하게 배치된 복수의 도전성 층들 (320, 340, 360, 380) 을 포함하는 제 2 도전성 층 그룹 (300b) 이, 도 12e를 참조하여 설명된 것과 같거나 또는 유사한 프로세스를 사용하는 것에 의해 스택형 샌드위치 구조 (stacked sandwich structure) 로 형성된다. 절연 층 (310) 이 스택의 저부에, 제 2 구조 (201) 직상에 배치되고, 절연 층 (390) 은 스택의 상부에 있고 도전성 층 (380) 을 커버한다. 제 2 도전성 층 그룹 (300b) 의 복수의 전도 층들 (320, 340, 360, 380) 의 각각은 셀 게이트 패턴으로서 사용될 수도 있다. 이러한 목적으로, 복수의 도전성 층들 (320, 340, 360, 380) 은 도핑 다결정 실리콘 또는 금속을 증착하는 것에 의해 형성될 수도 있다. 복수의 도전성 층들 (320, 340, 360, 380) 은 각각 실질적으로 같은 두께를 가질 수도 있다. 본 명세서에서, 용어 "제 2 도전성 층 그룹 (300b)" 은 용어 "제 2 셀 게이트 패턴"과 교환될 수도 있고, 용어 " 복수의 도전성 층들의 각각" (320, 340, 360, 380) 은 용어 "제 2 셀 게이트 패턴" 과 교환될 수도 있다. 복수의 절연 층들 (310, 330, 350, 370, 390) 은 실리콘 산화물보다 더 높은 유전 상수를 갖는 실리콘 질화물 또는 실리콘 산화질화물를 증착하는 것에 의해 형성될 수도 있다. 제 2 절연 층 그룹 (300a) 및 제 2 도전성 층 그룹 (300b) 의 각각은 스텝 (step) 형태로 형성될 수도 있다.
도 12j를 참조하면, 제 2 절연 층 그룹 (300a) 및 제 2 도전성 층 그룹 (300b) 이 도 12f를 참조하여 설명된 것과 같거나 또는 유사한 프로세스를 사용하여 패턴화되어 제 2 활성 바 (ACT2) 를 노출시키는 제 3 개구부 (302) 를 형성한다. 제 2 게이트 유전체 부 (204) 는 제 3 개구부 (302) 에 의해 노출될 수도 있다. 제 3 개구부 (302) 는, 예를 들면, 수직 측벽 (302) 을 갖는 개구부를 제공하여 트랜지스터들을 위한 균일한 전기 특성들을 실현하도록 건식 에칭 프로세스를 사용하여 형성될 수도 있다. 제 2 개구부 (202) 및 제 3 개구부 (302) 는 수직 방향으로 접속될 수도 있다. 제 3 개구부 (302) 가 미리결정된 각도로 경사지게 형성되지만, 제 2 도전성 층 그룹 (300b) 을 구성하는 도전성 층 (320, 340, 360, 380) 의 수 그리고 제 2 절연 층 그룹 (300a) 을 구성하는 절연 층 (310, 330, 350, 370, 390) 의 수는, 셀 분산의 증가 정도를 무시할 수 있는 높이로 제 3 활성 바가 형성될 수 있도록 선택될 수도 있다.
일 예에서, 제 2 도전성 층 그룹 (300b) 및 제 1 도전성 층 그룹 (200b) 이 같은 구조로 형성될 수도 있고 제 2 절연 층 그룹 (300a) 및 제 1 절연 층 그룹 (200a) 이 같은 구조로 형성될 수도 있다.
도 12k를 참조하면, 절연 층 (304) 이 도 12g를 참조하여 설명된 것과 같거나 또는 유사한 프로세스를 사용하여 제 3 개구부 (302) 의 측벽들 (302a) 상에 형성된다. 절연 층 (304) 은 제 2 셀 게이트 패턴 그룹 (300b) 의 게이트 유전체 (이하 "제 3 게이트 유전체"라 한다) 로서 사용될 수도 있다. 제 3 게이트 유전체 부 (304) 는 제 2 게이트 유전체 부 (204) 와 같은 구조로 형성될 수도 있다. 일 예로, 제 3 게이트 유전체 부 (304) 는 블로킹 배리어로서 작용하는 실리콘 산화물 층, 전하 저장 층으로서 작용하는 실리콘 질화물 층 또는 실리콘 산화질화물 층, 그리고 터널 배리어로서 작용하는 실리콘 산화물 층을 순차 증착하는 것에 의해 3중 층 구조로 형성될 수도 있다.
제 3 게이트 유전체 부 (304) 를 형성하기 위한 증착 프로세스에서, 제 3 게이트 유전체 부 (304) 는 제 3 개구부 (302) 에 의해 노출된 제 2 활성 바 (ACT2) 상에 증착될 수도 있다. 제 2 활성 바 (ACT2) 상에 증착된 제 3 게이트 유전체 부는 에칭을 통해 제거될 수도 있다. 에칭으로부터 제 3 개구부 (302) 의 측벽들 (302a) 상에 증착된 제 3 게이트 유전체 부 (304) 를 보호하기 위한 스페이서는 에칭 작업 전에 형성될 수도 있다.
도 12l을 참조하면, 제 3 활성 바 (ACT3) 가 도 12d를 참조하여 설명된 것과 같거나 또는 유사한 프로세스를 사용하여 제 3 개구부 (302) 에 증착된다. 제 3 활성 바 (ACT3) 는 수직 방향으로 제 2 활성 바 (ACT2) 에 그리고 반도체 기판 (100) 의 표면에 접속될 수도 있다. 제 3 활성 바 (ACT3) 는 제 2 활성 바 (ACT2) 와 같은 재료로 형성될 수도 있다. 몇몇 실시형태들에서, 제 3 활성 바 (ACT3) 가 비정질 또는 다결정 실리콘을 증착한 다음에 증착된 비정질 또는 다결정 실리콘 층을 화학 기계 폴리싱 (CMP) 프로세스를 통해 평탄화하는 것에 의해, 또는 제 2 활성 바 (ACT2) 로부터 단일 결정질 실리콘 층을 에피텍셜로 성장시키는 것에 의해 형성될 수도 있다. 제 3 활성 바 (ACT3) 는 반도체 기판 (100), 제 1 활성 바 (ACT1), 및 제 2 활성 바 (ACT2) 와 같은 도전성 타입, 예를 들면 P-타입 도전성을 갖게 형성될 수도 있다. 다른 실시형태들에서, 반도체 기판 (100), 제 1, 제 2 및 제 3 활성 바들은 도펀트로 도핑되지 않을 수도 있다.
전술한 프로세스들을 통하여, 제 2 구조 (201) 상의 복수의 셀 게이트 패턴 (320, 340, 360, 380) 을 포함한 제 3 구조 (301) 및 복수의 셀 게이트 패턴 (320, 340, 360, 380) 의 채널로서 사용되는 제 3 활성 바 (ACT3) 가 형성될 수 있다.
도 12m을 참조하면, 절연 층 (410), 도전성 층 (420) 및 절연 층 (430) 이, 예를 들면 도 12a를 참조하여 설명된 것과 같거나 또는 유사한 프로세스를 사용하여 제 3 구조 (301) 상에 순차적으로 형성된다. 절연 층 (410, 430) 은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 등과 같은 절연 재료를 증착하는 것에 의해 형성될 수도 있다. 도전성 층 (420) 은 상부 선택 게이트로서 사용될 수도 있다. 도전성 층 (420) (이하, "상부 선택 게이트"라 한다) 은, 예를 들면, 도전성 층 (420) 이 게이트로서 사용될 수 있도록 도핑된 다결정 실리콘 또는 금속인, 도전성 재료 층을 증착하는 것에 의해 형성될 수도 있다.
도 12n을 참조하면, 제 3 활성 바 (ACT3) 를 노출시키는 제 4 개구부 (402) 가, 도 12b를 참조하여 설명된 것과 같거나 또는 유사한 프로세스를 통하여 형성된다. 제 4 개구부 (402) 는, 예를 들면, 실질적으로 수직 측벽 (302) 을 갖도록 건식 에칭 프로세스를 사용하여 형성될 수도 있다.
도 12o를 참조하면, 절연 층 (404) 이 도 12c를 참조하여 설명된 것과 같거나 또는 유사한 프로세스를 통하여 제 3 개구부 (302) 의 측벽들 (402a) 상에 형성된다. 절연 층 (404) 은 상부 선택 게이트 (420) 의 게이트 유전체 (이하 "제 4 게이트 유전체"라 한다) 로서 사용될 수도 있다. 제 4 게이트 유전체 (404) 는 예를 들면 실리콘 산화물 층을 증착하는 것에 의해 형성될 수도 있다. 제 4 게이트 유전체 (404) 를 형성하기 위한 증착 프로세스에서, 실리콘 산화물 층이, 제 4 개구부 (402) 에 의해 노출된 제 3 활성 바 (ACT3) 상에 증착될 수도 있다. 제 3 활성 바 (ACT3) 상에 증착된 실리콘 산화물 층은 에칭 프로세스를 사용하여 제거될 수도 있다. 이 경우에, 에칭으로부터 제 4 개구부 (402) 의 측벽들 (402a) 상에 증착된 실리콘 산화물 층을 보호하기 위한 스페이서는 에칭 단계 전에 형성될 수도 있다.
도 12p를 참조하면, 제 4 활성 바 (ACT4) 가 도 12d를 참조하여 설명된 것과 같거나 또는 유사한 프로세스를 사용하여 제 4 개구부 (402) 에 형성된다. 제 4 활성 바 (ACT4) 는 수직 방향으로 제 3 활성 바 (ACT3) 에 그리고 반도체 기판 (100) 의 표면에 접속될 수도 있다. 제 4 활성 바 (ACT4) 는 제 3 활성 바 (ACT3) 와 같은 재료로 형성될 수도 있다. 몇몇 실시형태들에서, 제 4 활성 바 (ACT4) 가 비정질 또는 다결정 실리콘을 증착한 다음에 증착된 비정질 또는 다결정 실리콘 층을 화학 기계 폴리싱 (CMP) 프로세스를 통해 평탄화하는 것에 의해 형성될 수도 있다. 다른 실시형태들에서, 제 4 활성 바 (ACT4) 는 제 3 활성 바 (ACT3) 로부터 단일 결정질 실리콘 층을 에피텍셜로 성장시키는 것에 의해 형성될 수도 있다. 제 4 활성 바 (ACT4) 는 반도체 기판 (100) 과 같은 도전성 타입, 예를 들면 P-타입 도전성을 갖도록 형성될 수도 있다. 다른 실시형태들에서, 반도체 기판 (100), 제 1, 제 2, 제 3 및 제 4 활성 바들 (ACT1, ACT2, ACT3 및 ACT 4) 은 도펀트로 도핑되지 않을 수도 있다.
전술한 프로세스들을 통하여, 상부 선택 게이트를 포함하는 제 4 구조 (401) 및 (상부 선택 게이트의 채널로서 사용되는) 제 4 활성 바 (ACT4) 가 제 3 구조 (301) 상에 형성될 수 있다. 반도체 기판 (100) 상에 형성된 활성 바는 반도체 기판 (100) 과 같은 재료 (예를 들면, 실리콘) 로 형성될 수도 있고, 반도체 기판 (100) 과 같은 도전성 타입을 가질 수도 있다.
특히, 활성 바 (ACT) 가 제 1 내지 제 4 활성 바 (ACT1 내지 ACT 4) 를 분리하여 형성하는 것에 의해 형성되므로, 제 1 내지 제 4 활성 바 (ACT1 내지 ACT 4) 의 각각의 높이에 따라 폭 차이를 최소화시키는 것이 가능하다. 따라서, 활성 바 (ACT) 의 폭이 그의 높이에 따라 크게 다르지 않도록 설정될 수 있으므로, 셀 분산 특성의 열화가 감소 및/또는 최소화될 수 있다.
활성 바 (ACT) 에 전기 접속되는 비트 라인 (610) 은 제 4 구조 (401) 상에 형성될 수도 있다. 비트 라인 (610) 은 상부 선택 게이트 (420) 에 교차 (cross) 하는 방향으로 연장되도록 형성될 수도 있다. 일 예로, 비트 라인 (610) 은 제 4 구조 (401) 상의 알루미늄 층을 증착한 다음에 증착된 알루미늄 층을 포토리소그래피 및 에칭 프로세스를 통해 패턴화하는 것에 의해 형성될 수도 있다.
또한, 여기에 기재된 장치 및 방법들은, 예를 들면, 설명된 바처럼 스택들을 포함하는, 반도체 디바이스, 디스플레이, LED, 광기전 패널 등의 제조 또는 제작을 위해, 리소그래픽 패턴화 툴 또는 프로세스와 함께 사용될 수도 있다. 통상적으로, 반드시 꼭 그런것은 아니지만, 그러한 툴/프로세스들은 일반 제조 설비에서 함께 사용되거나 또는 수행될 것이다. 막의 리소그래픽 패턴화는 다음 단계들의 일부 또는 전부를 포함하고, 각 단계는 다수의 가능한 툴들로 가능해진다: (1) 작업 편, 즉 기판 상의 스핀온 또는 스프레이 온 툴을 사용한 포토레지스트의 도포 단계; (2) 핫 플레이트 또는 노 또는 UV 경화 툴을 사용한 포토레지스트의 경화 단계; (3) 웨이퍼 스텝퍼와 같은 툴로 가시 또는 UV 또는 극 UV 광 또는 전자 빔에 포토레지스트를 노출시키는 단계; (4) 레지스트를 선택적으로 제거함으로써 그것을 습식 벤치와 같은 툴을 사용하여 패턴화하도록 레지스트를 현상하는 단계; (5) 건식 또는 플라즈마 보조 에칭 툴을 사용하는 것에 의해 아래 놓인 막 또는 작업 편으로 레지스트 패턴을 전사하는 단계; 및 (6) RF 또는 마이크로파 플라즈마 또는 습식 레지스트 스트립퍼와 같은 툴을 사용하여 레지스트를 제거하는 단계. 일 실시형태는 다음을 더 포함하는 여기에 기재된 바와 같은 방법이다: 스택들을 함유하는 실리콘의 위치들을 정의하도록 웨이퍼에 포토레지스트를 도포 (apply) 하는 단계; 에너지원에 포토레지스트를 노출시키는 단계; 레지스트를 패턴화하고 패턴을 웨이퍼에 전사하는 단계; 및 웨이퍼로부터 포토레지스트를 선택적으로 제거하는 단계. 일 실시형태는 스텝퍼를 더 포함하는 여기에 기재된 바와 같은 장치를 포함하는 시스템이다.
다수의 변형들이 가능하기 때문에, 여기에 기재된 구성들 및/또는 접근법들은 성질상 예시적이고, 이들 특정 실시형태들 또는 예들은 제한적인 의미로 고려되지 않아야 한다고 이해되어야 한다. 여기에 기재된 특정 루틴 또는 방법들은 임의의 수의 프로세싱 전략들 중 하나 이상을 나타낼 수도 있다. 그래서, 예시된 다양한 행위들은 예시된 차례로, 다른 차례로, 병행적으로 또는 몇몇 경우들에서 생략되어 수행될 수도 있다. 마찬가지로, 전술된 프로세스들의 순서는 변화될 수도 있다.
본 개시의 요지는 다양한 프로세스들, 시스템들 및 구성들의 모든 신규하고 비자명한 조합들 및 부조합, 그리고 여기에 개시된 다른 피쳐들, 기능들, 행위들 및/또는 특성들, 그리고 그의 임의의 그리고 모든 균등물들을 포함한다.
실험
다음 섹션 및 도면들은 수행된 2개 실험들의 결과들에 관한 것이다. 제 1 실험에서, (a) PECVD 증착된 산화물 및 (b) 붕소 도핑된 실리콘의 교번 층들을 갖는 스택이 73 층들의 전체 스택 높이로 증착되었다. 산화물의 각 층은 약 200 Å 두께였고, 붕소 도핑된 실리콘의 각 층은 약 300 Å 두께였다. 제 2 실험에서, 스택은 (a) 미도핑된 실리콘과 (b) 붕소 도핑된 실리콘 사이에서 교번하는 64 층들로 이루어졌다. 미도핑된 실리콘 층들은 약 300 Å 의 두께로 증착되었다. 도핑된 실리콘 층들은 약 200 Å 의 두께로 증착되었다. 실리콘의 64 층들의 상부에 500 Å 두께 층의 산화물이 증착되었다. 아래의 표 1에 나타낸 바처럼, 이들 실험에서의 스택들의 총 두께는 제 1 실험에서 약 1.8 ㎛이었고 제 2 실험에서 약 1.65 ㎛이었다.
스택
레시피 실리콘 산화물/도핑된 폴리실리콘 미도핑/도핑된 폴리실리콘
스택 구조 교번하는 200Å 두께 실리콘 산화물 층 및 300Å두께 도핑된 폴리실리콘 층을 갖는 73 전체 층들 단일 500Å 두께 실리콘 산화물 갭을 갖는, 교번하는 300Å 두께 미도핑된 폴리실리콘 층 및 200Å두께 도핑된 폴리실리콘 층을 갖는 65 전체 층들
총 두께
(Å)		 18,200 16,500
증착된 그대로의 휨 (㎛)
-242 -198
60초 어닐 후의 휨 (㎛)
650℃에서의 어닐 -208 -136
750℃에서의 어닐 -17 +93
850℃에서의 어닐 -33 -39
표 1에 나타낸 바처럼, 증착된 그대로의 스택 (as-deposited stack) 들은 상당한 압축성 휨 (compressive bow) 을 나타냈다. 73층 산화물 실리콘 스택의 경우에, 증착된 그대로의 휨은 242 ㎛ 압축성이었다. 64층 도핑 및 미도핑된 실리콘 스택의 경우에, 증착된 그대로의 휨은 198 ㎛ 압축성이었다.
표 1의 하단 부는 3개의 상이한 온도에서 수행된 소프트 어닐링에 응답하여 휨이 얼마나 향상되는지를 예시한다. 각 소프트 어닐은 소프트 어닐의 온도를 제외한 동일한 조건들하에서 수행되었다. 예를 들면, 각 어닐은 분당 20 표준 리터의 질소 유량으로 800 Torr에서 수행되었다. 또한, 소프트 어닐의 각각은 지정 온도에서 60 초간 수행되었다. 나타낸 바처럼, 모든 온도에서의 어닐은 약간의 향상을 초래했지만, 750 ℃ 의 어닐 온도에서 두드러진 이점이 발생되었다는 것을 알아냈다. 사실, 제 2 실험의 도핑된 실리콘/미도핑된 실리콘 스택의 경우에, 휨은 압축성에서 인장성으로 되었다. 도핑 및 미도핑된 실리콘 층들이 압축성에서 인장성으로 천이했기 때문에 이러한 전환이 발생했다고 생각된다.
도 8, 도 9a - 9d 및 도 2는, 각 실리콘 층의 두께가 500 Å인, 2개 미도핑 비정질 실리콘 층들 사이에 샌드위치된 붕소 도핑 비정질 실리콘 층을 함유하는 스택으로부터 붕소 이행 (migration) 에 대한 소프트 어닐의 효과를 도시한다. 붕소는 충분한 열 에너지에 노출될 때 도핑된 실리콘에서 미도핑된 실리콘으로 이행하는 강한 경향을 갖는 것으로 알려져 있다. 도 8에 도시된 바처럼 2개 산화물 층들 사이에 3개 층 실리콘 스택이 샌드위치된다. 전체 스택은 스택에서 5개의 도시된 층들의 각각의 증착 사이에 어떠한 진공 또는 온도 브레이크 (break) 없이, 인시츄로 증착되었다.
5개의 층 스택들은 노에서 2시간 동안 700 ℃ 에서 어닐링되었다. 그 후에, SIMS 분석이 증착된 그대로의 스택 및 어닐링된 스택 양자 모두에 대해 수행되었다. 도 9a-도 9d는 어닐 전과 후 양자 모두의 스택에 대한 SIMS 분석을 도시한다. 도 9a -도 9d에서, “X1”로 라벨링된 라인들은 소프트 어닐 전의 원소 X의 농도를 지칭하는 한편, “X2”로 라벨링된 라인들은 어닐링 후의 원소 X의 농도를 지칭한다 (예를 들면, 라인 H1은 어닐링 전의 수소의 농도를 지칭한다). 도 9b에 도시된 바처럼, SIMS 분석은, 도핑된 층과 미도핑 층 사이의 붕소 농도 기울기가 어닐 후에 본질적으로 변하지 않았다는 것을 확인시켜줬다.
흥미롭게도, 도 9a에 도시된 바처럼, 계면에서 조성의 유일한 변화는 수소의 레벨이었다. 임의의 이론에 얽매이길 원하지 않으며, 이동성 수소의 존재는 증착되는 실리콘 막의 내부 압축 응력에 적어도 부분적으로 원인이 될 수도 있다고 생각된다. 특히, 감소된 수소 농도와 감소된 압축성 휨 사이의 상관이 존재한다.
도 10 및 도 11에 도시된 바처럼, 증착된 붕소 도핑된 실리콘의 결정도에 대한 소프트 어닐의 영향이 분석된다. 도 10의 x선 회절 데이터로부터 도시된 바처럼, 증착된 그대로 (라인 (501)) 그리고 어닐링된 (라인 (502)) 샘플들 사이의 결정도의 유효하게 측정가능한 변화가 존재하지 않았다. 양자 모두의 경우에, 유효하게 측정가능한 결정도가 존재하지 않는 것으로 나타났다. 비교를 위해, 고온 활성화 후의 실리콘의 x선 회절 패턴은 도 11에 도시되어 있고 활성화된 실리콘 피크들의 포지션은 도 10에 도시되어 있다 (그들이 비활성화된 소프트 어닐링된 샘플에서 부재한다는 것을 예시한다). 비록 도 11은 2개 세트의 데이터 (0.1 및 0.025의 B2H6:SH4 비) 를 포함하지만, 이들 데이터는, 데이터 세트들을 분리하여 라벨링하기 불가능할 정도로, 상당히 오버랩된다 (즉, B2H6:SH4 비는 활성화된 실리콘 샘플들의 x선 회절 패턴에 실질적으로 영향을 미치지 않는다). 도 11에서 명확히 알 수 있듯이, 실리콘의 어떤 결정학적 평면과 연관된 강한 피크들이 존재한다. 특히 이들 피크들은 도 10에 도시된 증착된 그대로 그리고 소프트 어닐링된 후의 실리콘 양자 모두에서 부재한다.

Claims (28)

  1. 반도체 기판 상에 전자 디바이스를 위한 스택 구조를 제조하는 방법으로서,
    (a) 적어도 하나의 반복하는 그룹의 스택을 증착하는 단계로서, 상기 그룹은 2 개 이상의 층들을 가지고, 상기 그룹에서의 적어도 2 개의 층들은 상이한 재료들을 포함하며, 상기 그룹에서의 상기 층들의 적어도 하나의 층의 재료는 실리콘이고, 상기 스택은 적어도 약 4 개의 층들을 포함하고, 상기 적어도 약 4 개의 층들의 각각은 실질적으로 유사한 두께를 갖는, 상기 적어도 하나의 반복하는 그룹의 스택을 증착하는 단계;
    (b) 상기 스택에서의 내부 응력을 감소시키기 위해 상기 스택에 대해 소프트 어닐을 수행하는 단계;
    (c) 상기 스택 상에 패턴을 정의하고, 상기 스택에 상기 패턴을 부여하기 위해 상기 스택을 수직으로 에칭함으로써, 상기 스택을 패터닝하는 단계;
    (d) 상기 스택에서의 상기 상이한 재료들의 적어도 하나의 재료의 부분들을 선택적으로 제거하기 위해 패터닝된 상기 스택을 선택적으로 에칭하는 단계; 및
    (e) 상기 실리콘을 다결정 상태로 변환하기 위해 상기 그룹에서의 상기 적어도 하나의 층에서의 상기 실리콘을 활성화시키는 단계를 포함하고,
    상기 소프트 어닐은 상기 그룹에서의 상기 적어도 하나의 층에서의 상기 실리콘을 활성화시키지 않는 조건들 하에서 수행되는, 반도체 기판 상에 전자 디바이스를 위한 스택 구조를 제조하는 방법.
  2. 제 1 항에 있어서,
    상기 소프트 어닐은 상기 패터닝하는 단계에 앞서 수행되는, 반도체 기판 상에 전자 디바이스를 위한 스택 구조를 제조하는 방법.
  3. 제 1 항에 있어서,
    상기 활성화시키는 단계는 상기 선택적으로 에칭하는 단계 후에 수행되는, 반도체 기판 상에 전자 디바이스를 위한 스택 구조를 제조하는 방법.
  4. 제 1 항에 있어서,
    상기 스택은 도핑된 실리콘과 유전체 재료의 교번 층들을 포함하는, 반도체 기판 상에 전자 디바이스를 위한 스택 구조를 제조하는 방법.
  5. 제 1 항에 있어서,
    상기 스택은 도핑된 실리콘과 미도핑된 실리콘의 교번 층들을 포함하는, 반도체 기판 상에 전자 디바이스를 위한 스택 구조를 제조하는 방법.
  6. 제 1 항에 있어서,
    상기 그룹에서의 상기 층들의 적어도 하나의 층에 증착된 상기 실리콘은 비정질 (amorphous) 또는 미정질 (microcrystalline) 실리콘인, 반도체 기판 상에 전자 디바이스를 위한 스택 구조를 제조하는 방법.
  7. 제 1 항에 있어서,
    상기 스택은 약 1 마이크로미터와 6 마이크로미터 사이의 총 두께를 갖는, 반도체 기판 상에 전자 디바이스를 위한 스택 구조를 제조하는 방법.
  8. 제 1 항에 있어서,
    상기 스택에서의 각각의 실리콘의 층은 약 10 옹스트롬과 1000 옹스트롬 사이의 두께를 갖는, 반도체 기판 상에 전자 디바이스를 위한 스택 구조를 제조하는 방법.
  9. 제 1 항에 있어서,
    상기 (b) 단계에 앞서, 상기 스택에서의 상기 내부 응력은 상기 반도체 기판에 휨 (bow) 을 발생시키는, 반도체 기판 상에 전자 디바이스를 위한 스택 구조를 제조하는 방법.
  10. 제 9 항에 있어서,
    상기 반도체 기판에서의 상기 휨은 적어도 약 150 마이크로미터인, 반도체 기판 상에 전자 디바이스를 위한 스택 구조를 제조하는 방법.
  11. 제 1 항에 있어서,
    상기 소프트 어닐은 약 1 × 1019 atoms/㎤ 보다 많은 도펀트가 미도핑된 실리콘 층 내로 확산되는 것을 허용하지 않는 조건들 하에서 행해지는, 반도체 기판 상에 전자 디바이스를 위한 스택 구조를 제조하는 방법.
  12. 제 1 항에 있어서,
    상기 소프트 어닐은 약 1 초 와 7 분 사이의 지속시간 동안 약 550 ℃ 와 약 750 ℃ 사이의 온도에서 행해지는, 반도체 기판 상에 전자 디바이스를 위한 스택 구조를 제조하는 방법.
  13. 제 1 항에 있어서,
    상기 소프트 어닐은 급속 열 어닐링 챔버에서 행해지는, 반도체 기판 상에 전자 디바이스를 위한 스택 구조를 제조하는 방법.
  14. 제 1 항에 있어서,
    상기 패터닝된 스택을 선택적으로 에칭하는 단계는 습식 에칭 프로세스에 의해 수행되는, 반도체 기판 상에 전자 디바이스를 위한 스택 구조를 제조하는 방법.
  15. 제 1 항에 있어서,
    상기 실리콘을 활성화시키는 단계는 약 750 ℃ 이상의 온도에서 상기 실리콘을 가열하는, 반도체 기판 상에 전자 디바이스를 위한 스택 구조를 제조하는 방법.
  16. 제 1 항에 있어서,
    상기 스택은 메모리 디바이스의 일부분을 형성하는, 반도체 기판 상에 전자 디바이스를 위한 스택 구조를 제조하는 방법.
  17. 제 16 항에 있어서,
    상기 메모리 디바이스는 수직으로 집적된 메모리 디바이스인, 반도체 기판 상에 전자 디바이스를 위한 스택 구조를 제조하는 방법.
  18. 반도체 기판 상에 전자 디바이스를 위한 스택 구조를 제조하는 시스템으로서,
    (a) 다중-챔버 장치로서,
    상기 스택의 적어도 하나의 층을 증착하기 위한 적어도 하나의 PECVD 챔버, 및
    적어도 하나의 소프트 어닐 챔버를 포함하는, 상기 다중-챔버 장치; 및
    (b) 제어기로서,
    (ⅰ) 적어도 2 개의 층들의 적어도 하나의 반복하는 그룹의 스택을 증착하기 위한 명령들로서, 상기 그룹에서의 적어도 2 개의 층들은 상이한 재료들을 포함하며, 상기 그룹에서의 상기 층들의 적어도 하나의 층의 재료는 실리콘이고, 상기 스택은 적어도 약 4 개의 층들을 포함하며, 상기 적어도 약 4 개의 층들의 각각은 실질적으로 유사한 두께를 갖는, 상기 적어도 2 개의 층들의 적어도 하나의 반복하는 그룹의 스택을 증착하기 위한 명령들;
    (ⅱ) 상기 스택에서의 내부 응력을 감소시키기 위해 상기 스택에 대해 소프트 어닐을 수행하기 위한 명령들;
    (ⅲ) 상기 스택 상에 패턴을 정의하고, 상기 스택에 상기 패턴을 부여하기 위해 상기 스택을 수직으로 에칭함으로써, 상기 스택을 패터닝하기 위한 명령들;
    (ⅳ) 상기 스택에서의 상기 상이한 재료들의 적어도 하나의 재료의 부분들을 선택적으로 제거하기 위해 패터닝된 상기 스택을 선택적으로 에칭하기 위한 명령들; 및
    (ⅴ) 상기 실리콘을 다결정 상태로 변환하기 위해 상기 그룹에서의 상기 적어도 하나의 층에서의 상기 실리콘을 활성화시키기 위한 명령들을 포함하는, 상기 제어기를 포함하고,
    상기 소프트 어닐을 수행하기 위한 명령들은 상기 그룹에서의 상기 적어도 하나의 층에서의 상기 실리콘을 활성화시키지 않는 조건들 하에서 상기 소프트 어닐을 수행하기 위한 명령들을 포함하는, 반도체 기판 상에 전자 디바이스를 위한 스택 구조를 제조하는 시스템.
  19. 제 18 항에 있어서,
    상기 제어기는 상기 시스템의 외부로부터 상기 반도체 기판을 받아, 상기 다중-챔버 장치 내에서 하나의 챔버에서 다른 챔버로 상기 기판을 이송하기 위한 명령들을 포함하는, 반도체 기판 상에 전자 디바이스를 위한 스택 구조를 제조하는 시스템.
  20. 제 18 항에 있어서,
    상기 제어기는 상기 소프트 어닐 동안 상기 기판의 온도 프로파일, 및 상기 소프트 어닐의 지속시간을 제어하기 위한 명령들을 더 포함하는, 반도체 기판 상에 전자 디바이스를 위한 스택 구조를 제조하는 시스템.
  21. 제 18 항에 있어서,
    상기 제어기는 상기 패터닝에 앞서 상기 소프트 어닐을 수행하기 위한 명령들을 포함하는, 반도체 기판 상에 전자 디바이스를 위한 스택 구조를 제조하는 시스템.
  22. 제 18 항에 있어서,
    상기 제어기는 상기 선택적으로 에칭하는 것 후에 상기 활성화시키는 것을 수행하기 위한 명령들을 포함하는, 반도체 기판 상에 전자 디바이스를 위한 스택 구조를 제조하는 시스템.
  23. 제 18 항에 있어서,
    상기 제어기는 도핑된 실리콘과 유전체 재료의 교번 층들을 증착하기 위한 명령들을 포함하는, 반도체 기판 상에 전자 디바이스를 위한 스택 구조를 제조하는 시스템.
  24. 제 18 항에 있어서,
    상기 제어기는 도핑된 실리콘과 미도핑된 실리콘의 교번 층들을 증착하기 위한 명령들을 포함하는, 반도체 기판 상에 전자 디바이스를 위한 스택 구조를 제조하는 시스템.
  25. 제 18 항에 있어서,
    상기 제어기는 약 10 옹스트롬과 1000 옹스트롬 사이의 두께로 상기 스택에 각각의 실리콘 층을 증착하기 위한 명령들을 포함하는, 반도체 기판 상에 전자 디바이스를 위한 스택 구조를 제조하는 시스템.
  26. 제 18 항에 있어서,
    상기 제어기는 약 1 초 와 7 분 사이의 지속시간 동안 약 550 ℃ 와 약 750 ℃ 사이의 온도에서 상기 소프트 어닐을 행하기 위한 명령들을 포함하는, 반도체 기판 상에 전자 디바이스를 위한 스택 구조를 제조하는 시스템.
  27. 제 18 항에 있어서,
    상기 소프트 어닐 챔버는 급속 열 어닐링 챔버인, 반도체 기판 상에 전자 디바이스를 위한 스택 구조를 제조하는 시스템.
  28. 제 18 항에 있어서,
    상기 제어기는, 활성화되고 선택적으로 에칭된 상기 스택으로부터 수직으로 집적된 메모리 디바이스의 적어도 일부분을 제작하기 위한 명령들을 포함하는, 반도체 기판 상에 전자 디바이스를 위한 스택 구조를 제조하는 시스템.
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