TWI537949B - 用於存取具多重模式之可程式化的阻抗型記憶體之方法及裝置 - Google Patents

用於存取具多重模式之可程式化的阻抗型記憶體之方法及裝置 Download PDF

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Description

用於存取具多重模式之可程式化的阻抗型記憶體之方法及裝置
本發明泛指存取可程式化的阻抗型記憶體。更特定而言，本發明乃關乎一可程式化的阻抗型記憶體裝置之讀出與寫入。
可程式化阻抗型記憶體，包括各種不同之記憶體，其中之一即為相變記憶體。相變記憶體陣列，其所依據之記憶體元件乃於二材料相位(或其階段)之間進行交換，以展現所對應之不同電機特性。週期表第VI族元素(諸如Te,S或Se)之合金，一般視為硫族薄膜材料，用於相變記憶體單元中尤具優勢。在硫族薄膜材料中，當材料由非晶態(較具阻抗性)相位通往結晶態(較具傳導性)相位時，電阻係數之大小變化可達兩次方或兩次方以上；反之亦然。尤有甚者，在非晶狀態時，電阻係數乃與溫度有關。
硫族材料記憶體裝置，可利用材料具有之廣泛電阻值範圍，作為記憶體運作之基礎。各電阻值乃對應於硫族材料之不同結構狀態，而一個或一個以上之狀態可供選取，並用以界定運作記憶體狀態。硫族材料呈現結晶狀態(或相位)，以及非晶狀態(或相位)。在一定數量或範圍之硫族材料中，材料之不同結構狀態乃因結晶與非晶相位之相對比例而有別。電阻值之範圍，一般乃受硫族材料之設定狀 態與重設狀態所拘限。依慣例而言，設定狀態係一低電阻結構狀態，其電機性質主要乃受硫族材料之結晶態部份所控制；而重設狀態則屬高電阻結構狀態，其電機性質主要乃受硫族材料之非晶態部份所控制。
相變可藉由提高局部溫度予以感應。在150℃以下時，兩相位皆屬穩定。在200℃以上時，結晶體有一急速成核現象；如果材料置於結晶化溫度之時間夠久，就會進行相位變化而成為結晶態。欲將硫族薄膜材料帶回非晶狀態，則須提高溫度至熔化溫度(約600℃)以上，從而予以急速冷卻(即淬火)。自電機觀點而言，要達到結晶化及熔化溫度，可令電流流經結晶態電阻元件，因而藉由焦耳效應對硫族材料加熱。
硫族記憶體材料之各記憶體狀態，對應於一不同之電阻值；而各記憶體電阻值，意指獨一之資訊內容。運作上而言，硫族薄膜材料可予以程式化進入一特定記憶體狀態；此即提供具有適度振幅與持續期之電流脈波，將硫族薄膜材料轉換進入含有所要電阻之該一結構狀態。藉由控制所提供予硫族材料之能量大小，即可能控制大量材料內結晶態與非晶態相位區之相對比例，並因而控制硫族材料之結構(及對應記憶體)狀態以儲存資訊。
進行各記憶體狀態之程式化時，可提供該狀態之電流脈波特徵，而藉由電阻測量，亦可依非破壞性方式進行各狀態之識別(或「讀取」)。不同狀態間之程式化乃屬完全 可逆，而記憶體裝置之寫入與讀出次數實質上可無限制，以提供強韌可靠運作。硫族材料之可變電阻記憶體功能，目前正研究如何使用於初步上市之OUM(雙向萬用記憶體)裝置中。OUM類型裝置之基本原理與運作，已於美國專利編號6,859,390；6,774,387；6,687,153；及6,314,014中提出；其中所揭露者，於此納為參考資料。其他參考資料亦來自若干期刊文章，包括”Low Field Amorphous State Resistance and Threshold Voltage Drift in Chalcogenide Materials,”Pirovana等人所著，發表於EE Transactions on Electron Devices,vol.51,p.714-719(2004)；和”Morphing Memory,”Weiss所著，發表於IEEE Spectrum,vol.167,p.363-364(2005)。
硫族薄膜材料之行為(包括交換、記憶體及累積)與化學成分，已於下列美國專利編號中說明：6,671,710；6,714,594；6,087,674；5,166,758；5,296,716；5,536,947；5,586,522；5,825,046；5,687,112；5,912,839；及3,530,441；其中所揭露者，於此納為參考資料。此等參考資料提出所擬議之機制作用，以治理硫族材料之行為。參考資料中亦述及其由結晶狀態至非晶狀態之結構轉換(反之亦然)；此種轉換乃經由一系列偏結晶狀態，而於硫族材料之電機與光學程式化運作之際，其中結晶區與非晶區之相對比例乃屬變動。
為尋求硫族裝置之性能特徵最適化，所考察之硫族材料成分其範圍廣泛。硫族薄膜材料一般包括一硫族元素及 一個或一個以上之化學或結構修正元素。硫族元素(如Te,Se,S)由週期表第VI欄選出；而修正元素，亦可由週期表第III欄(如Ga,Al,In)、第IV欄(如Si,Ge,Sn)或第V欄(如P,As,Sb)選出。修正元素之角色，包括提供分支點，或組成硫族元素各鏈間之串連點。第IV欄修正元素，其功能可如四配位修正元素，其中包括一硫族材料鏈內之二配合位置，以及可供分支或串連離開該硫族材料鏈之二配合位置。第III及IV欄修正元素，其功能可如三配位修正元素，其中包括一硫族材料鏈內之二配合位置，以及可供分支或串連離開該硫族材料鏈之一配合位置。依據本發明諸原理所採行之實施方式，可包括二元、三元、四元及更高次的硫族材料合金。硫族薄膜材料之例子，已於下列美國專利編號中說明：5,166,758；5,296,716；5,414,271；5,359,205；5,341,328；5,536,947；5,534,712；5,687,112；及5,825,046；其中所揭露者，於此全部納為參考資料。硫族薄膜材料亦可屬諸如N2或O2等氣體之反應濺塗過程之產物：可如形成一硫族氮化物(或氧化物)，而硫族材料可藉離子佈植或其他製程予以修正。
雖然可程式化阻抗型記憶體(諸如OUM植基式記憶體)能夠訴諸各種不同應用之需要，唯獲得一組規格之最適解決方案，可使此種記憶體於另一應用中處於性能上不利。舉例言之，在某些應用上，其高速度運作之需要可能與其他應用中高密度儲存之工作需求互相衝突。因而，可適合高速度運作與高密度儲存兩種需要之記憶體，始為最 受歡迎。
依據本發明諸原理之記憶體，可於多種運作模式中構成組態。各模式皆可關聯至其獨有之寫與(或)讀特性。
在一實施方式之說明中，記憶體之組態構成可供程式化該記憶體內之一記憶體單元，至一模式中預定狀態個數之一；且可程式化同一記憶體單元，至另一模式中不同預定狀態個數之一。由於具有更多狀態個數之該等模式可能需有更多時間進行讀寫，所以記憶體(或其一部份)之組態於需有更高速度之應用程式中，亦得以較少狀態個數進行運作。就其速度未若此重要唯密度要求更高之應用程式而言，同一記憶體之組態構成亦得於提供更高密度及更低速度之模式中運作。
在一實施方式之說明中，至少有一程式化模式包括四個或四個以上之程式狀態，且有一程式化模式包括兩個程式狀態。記憶體之全部(或部份)，其組態構成可於其任一模式中運作。
雖則本發明將藉某些喜愛之實施方式予以說明，但對顯為常用技能之其他實施方式(包括其未提供此處明示之所有益處與特色者)亦屬本發明所涵蓋之範圍。各種不同之結構上、邏輯上、製程步驟、化學上及電機上之改變， 可予以進行而不偏離本發明之精神或範圍。因此，本發明範圍之界定，僅參照所附加之專利範圍聲明。
一如圖1概念方塊圖中所示，依據本發明諸原理之記憶體100，乃包括記憶體陣列102、輸出入(I/O)電路104，以及控制與計時電路106。記憶體陣列102，包括記憶體單元之交叉點矩陣108，以及列110與行112驅動器。輸出入電路104所包括之驅動器，可供傳送訊號至記憶體陣列102外部之電路，並接收來自記憶體陣列102外部電路之訊號。記憶體陣列外部之電路，其由輸出入電路104提供界面者，可與記憶體陣列102共用同一積體電路，或者可納入另一「晶片」上。計時與控制電路106，包括模式控制電路114。
依據本發明諸原理，模式控制電路之運作，可於多種運作模式中進行記憶體100之組態構成。各模式皆可關聯至其獨有之寫與(或)讀特性。在一實施方式之說明中，記憶體100之組態構成可供程式化該記憶體內之一記憶體單元，至一模式中預定邏輯狀態個數之一；且可程式化同一記憶體單元，至另一模式中更多邏輯狀態個數之一。整個記憶體100，或其一部份(特指交叉點矩陣108)，其組態構成於需有更高速度之應用程式中，亦得以較少狀態個數進行運作。就其速度未若此重要唯密度要求更高之應用程式而言，同一記憶體100(特指交叉點矩陣108)或其一部份，其組態構成亦得於提供更高密度及更低速度之模式中運作。
在圖2之實施方式說明中，依據本發明諸原理之多重 模式記憶體乃包括記憶體存取電路，其組態構成在於寫入資料至相變記憶體陣列200，以及由該處讀取資料。相變記憶體陣列乃所週知，且組織上可如層系式記憶體。記憶體陣列200，可包括其以二維矩陣配置之相變記憶體單元，具有列(亦稱字組線)與行(亦稱位元線)之解碼與驅動電晶體裝置，亦可具有列與行之互接半導體。相變記憶體陣列乃所週知，而在諸如美國專利6,813,177(授予Lowrey等人)中亦有所探討。此一專利於此納為參考資料。
在各段記憶體之內，ADDRESS DECODE,READ,WRITE和DATA訊號乃用以決定所擬存取之該一記憶體單元，並決定擬對所存取之記憶體單元進行何種運作。依據本發明諸原理之記憶體，可對各運作(如READ,WRITE 00,WRITE 01,WRITE 10,WRITE 11等)採用不同之電流或電壓來源，或者可對相同來源重構組態以進行各種存取運作。記憶體(於本實施方式中尤指控制電路224)所預先決定者，不僅在於該記憶體單元是否擬予讀出或寫入，而且若為寫入時另須決定該記憶體單元擬予寫入之狀態。此等運作情形，以下提供更詳盡說明。
存取電路包括位址、資料及讀寫解碼電路，用以決定於回應來自記憶體存取電路之輸入時，將對記憶體200內之何種記憶體單元進行何種運作(亦即READ,WRITE 01,WRITE 10,WRITE 11等)。在本實施方式說明中，模式控制電路114接受一個或一個以上之輸入訊號(形式上可屬非揮發性記憶體、致動熔絲，或者反熔絲或其他機構)，並依 據模式控制電路114之輸入訊號值，進行記憶體運作模式之控制。在本實施方式說明中，模式控制電路114對微循序器220進行運作，以便經由微指令儲存器222改變該循序器之路徑；所選定之路徑，乃關聯至模式控制電路114中所存放之運作模式。微指令儲存器從而對控制電路224進行運作，以影響記憶體陣列200存取之執行。
依據本發明諸原理之記憶體，可採用層系式構造，其中記憶體區塊乃以陣列方式分佈。在一實施方式說明中，各記憶體區塊及其中各位元之存取，可經由列與行位址緩衝器及解碼器。擬予寫入該陣列內各記憶體單元之資訊(如資料或控制碼)，可先予存入資料緩衝器內，然後依照以下更詳盡說明之方式予以寫入記憶體單元。感測放大器可用以讀取來自該陣列內各記憶體單元之資訊，從而將資訊存放於資料緩衝器中，俾經由輸出入電路呈現。
解碼後之位址，經結合諸如READ,WRITE等訊號及諸如00,01,10,11等資料值，可用以引導合適之電流來源至所選定之記憶體單元。依據本發明諸原理，模式控制電路114之狀態，乃決定記憶體200將以各種不同模式中何種模式運作。一如前述，模式控制電路114之狀態可藉由諸如熔絲或反熔絲之引動予以設定。此種模式選擇過程之發生時機，可如製造之際、出貨之際、與其他電路整合之際，或終端使用者進行客製化過程之際。
在一實施方式說明中，模式控制電路114之運作乃結合微循序器220，端視模式控制電路114內所設定之運作 模式，而逐步經過微儲存器電路222中所存放之微程式內各替代位置。微儲存器222內所寫入之微程式碼，乃依據該運作(如READ或WRITE)、資料(如00,01,10或11)及記憶體運作模式(如二元儲存或四元儲存)，對控制電路224進行運作以存取陣列200內之記憶體單元。
在一實施方式說明中，控制電路224包括一數位至類比變換器，以控制其施加於所存取記憶體單元之電流量。此一變換器，依據所存放之微程式本發明諸原理之記憶體，可於多種運作模式中構成組態。依據本發明諸原理之記憶體，可於多種運作模式中構成組態。依據本發明諸原理之記憶體，可於多種運作模式中構成組而運作，令記憶體得以施加其含有各種不同振幅、持續期、形狀及頻率之電流脈波，俾影響各種存取運作。微程式、微循序器及其有關控制器乃所週知，且可用於記憶體自我測試上。利用數位至類比變換器於一可程式化阻抗型記憶體中產生不同之電流脈波乃所週知，且在諸如”A MULTI-LEVEL CELL BIPOLAR SELECTED PHASE-CHANGE MEMORY”(Ferdinando Dedeschi等人發表於2008 IEEE International Solid State Circuits Conference第23小組)文章中亦有所說明。此一論文，於此納為參考資料。
在本實施方式說明中，記憶體200乃以64個記憶體區塊202組成一8x8陣列。各記憶體區塊包括一由記憶體單元204與周邊電路之陣列，其中包括行206與列208存取電路，可供存取各記憶體區塊202內之個別記憶體單元 210。周邊陣列電路212，則包括列與行解碼器與驅動器、資料與位址緩衝器、感測放大器，以及電流來源。周邊陣列電路212乃提供頂層解碼以存取記憶體區塊202，並令合適之讀寫緩衝器、感測放大器及電流來源得以交換進入所選定之記憶體區塊202。
在一實施方式說明中，至少有一程式化模式包括四個或四個以上之程式狀態，且有一程式化模式包括兩個程式狀態。記憶體之全部(或部份)，其組態可由模式所構成，而於其任一程式狀態中運作。依據本發明諸原理之記憶體，可包括不同之記憶體體區段類型，其中某些較適合多重層級運作(亦即兩個層級以上)，某些較適合二元運作(採用兩個儲存層級之運作，一般稱為SET與RESET)。不同類型之記憶體區段，可利用諸如不同相變材，料成份、不同記憶體單元類型或不同記憶體單元結構，分別依其喜好運作模式(如多重層級或二元)予以最適化。該模式可採硬式接線(利用非揮發性途徑如黏合、熔絲熔斷等)，或者經由軟式接線技巧(諸如利用開機後所載入之電子按鍵，或如經由輸出入且存放於揮發性或非揮發性晶片上之記憶體)。
依據本發明諸原理，各記憶體區段或記憶體區塊(依位址範圍或區位)其組態可由模式所構成，而於多種程式模式中運作，諸如二元；或於不同程度之多重層級運作，諸如每一記憶體單元4層級(每一實體記憶體單元2邏輯位元)。在其他方式中，來自記憶體陣列之類比訊號(亦即，諸如代表記憶體單元程式化層級之電壓訊號)可予以提供 至外部電路(直接至腳位，或經由類比至數位變換器)，而模式控制電路114可控制外部讀寫。
此外，記憶體之一部份或幾部份可由模式控制電路114予以配位，而於模式控制電路114控制之下得與改錯電路(ECC)平行運轉。在此種方式下，ECC中所使用之額外記憶體於ECC不用時可以空出，而當模式控制電路114禁用該ECC時讀寫計時更為快速。
在三維相變記憶體實施方式，其中相變記憶體元件可分層堆疊(彼此疊置)，則不同分層或其記憶體區段之組態構成，可由模式控制電路114令其以不同程式模式運作。三維堆疊式相變記憶體結構乃所週知，且在諸如美國專利編號6,795,338(名稱為”Memory Having Access Devices Using Phase Change Material Such As Chalcogenide”)中亦已揭露。此一專利於此納為參考資料。
在運作上，周邊電路內之電流來源對所選定記憶體單元程式化至一電阻值，以回應其與一定程式模式有關諸層級之一；例如，二元程式模式之SET或RESET，四元程式模式之SET,RESET或二中間層級之一，或者SET,RESET及二個以上中間層級之一。圖3A之邏輯位準圖，將二元程式模式中所採用之兩個位準，繪示為二電阻值R1(SET)與R2(RESET)。程式位準R1與R2有其指定範圍，以適應記憶體內諸記憶體單元間之變化。在本實施方式說明中，第一範圍RA1所包括之電阻，由高於標稱電阻R1降低至零；而第二範圍RA2所包括之電阻，則由稍低於標稱 電阻R1升至最高可量電阻。
在本實施方式說明中，範圍RA1與RA2之起始點，可加以選定而不使落於未界定範圍RAun之內(RAun於二層級儲存時亦可令其最小化或予以消除)。範圍RA1與RA2其起始點之選定，乃確保一切有效電阻測量落於其中一範圍之內，且任何落於未界定範圍RAun內之電阻測量皆屬無效。統計電阻分佈亦可採用，以合宜設定範圍RA1,RA2及RAun。
圖3B之邏輯位準圖乃繪示其與四元邏輯位準程式模式有關之電阻值，因而可於依據本發明諸原理之多重模式記憶體中予以採用。在本實施方式說明中，四元程式模式包括四個標稱電阻值R3,R4,R5及R6，分別關聯至RA3,RA4,RA5及RA6。在本實施方式說明中，標稱電阻值R3可屬其與圖3A二元模式之電阻值R2相同之電阻值；而標稱電阻值R6，其電阻值可與圖3A二元模式之電阻值R2約略相同。此外，範圍RA3與RA6，可分別與圖3A中所繪示二元模式之範圍RA1與RA2屬相同範圍。如此利用相同電阻值與範圍，則於多重可能模式之一進行運作時，可易於指派邏輯位準予所測得電阻值。
在本實施方式說明中，範圍RA5與RA6(分別與電阻值R5與R6有關)區分圖3A之範圍RAun。就相變記憶體而言，指派予RA4之較低電阻範圍，可少於指派予RA5之範圍。依據本發明諸原理，範圍與電阻值可依不同方式分佈；四元模式中，其範圍與電阻值無須複製二元模式之 範圍與電阻值。此外，範圍與電阻值無須於整個電阻範圍上均勻分佈；舉例言之，將標稱電阻位準集中於任一端，或朝向可用電阻分佈之中央，可較有利。進一步釋例，圖3B中RA5與RA4之交點，亦可屬圖3A中用以劃分電阻RA1與RA2範圍之交點。此可對SET與RESET位元，提供更多運作區。
在運作上，圖2之周邊陣列電路212對所量得之讀出或寫入記憶體單元之電阻值，賦予邏輯值；並使此等邏輯值，適用於存取該記憶體200之電路。在一實施方式說明中，周邊陣列電路212包括感測放大器及比較器，以進行邏輯位準指派功能。在此種實施方式中，感測放大器提供電壓訊號(對應於讀取中記憶體單元之電阻)予一排用以劃分範圍RA1-RA6之比較器。
圖4A之概念方塊圖提供更詳盡之資料變換電路繪示，因而依據本發明諸原理可予以納入多重模式記憶體之周邊陣列電路212中。在本實施方式說明中，邏輯位準指派電路400包括比較器COMP1,COMP2與COMP3及一編碼器402。比較器之組態構成，在於接收來自所選定記憶體單元其所連接感測器之訊號。比較器之輸出，則呈現至編碼器402，俾依據圖4B之表列以指派邏輯值。編碼器之「模式」輸入，控制邏輯值(如二元或四元)之指派。
模式輸入亦決定，其由指派電路400予以驅動至輸出入電路404之資料位元個數。亦即，指派電路400於二元運作模式中驅動一條資料線路至輸出入電路404，而於四 元運作模式中驅動二條資料線路。同樣，周邊陣列電路212內之位址解碼電路回應「模式」輸入時，於二元運作模式中中乃由記憶體陣列200內之二記憶體單元存取每「二位元」之資料，唯於四元運作模式中則僅由記憶體陣列內之一記憶體單元存取「二位元」之資料。就二元模式而言，未界定範圍R4與R5反之可配予0或1值(亦即，經調整俾於接續讀取之際提供電阻更多變動或雜訊限度)。
模式控制之使用(諸如模式控制電路114所實施者)，可預約適合於個人化晶片、計時與驅動器之不同計時與寫入演算法，因此得以使用該記憶體之不同記憶體區段或記憶體層而作為一次性可程式化記憶體(OTP)；例如，以一個二極體串連一崩潰層，或於一區段或一層上屬二元，而於另一區段或另一層上屬四元或屬「n元」。除此之外，NAND-Flash,NOR-Flash,DRAM或SRAM可位居第一層級，並預約其平行於上一層(或更高層)之相變記憶體。此等一個或一個以上之相變記憶體層，其組態構成可串連其位於第一層級之雙向閥限開關(OTS)或薄膜二極體(或使用二極體與崩潰層之OTP)。
某些使用二元模式之記憶體區段或記憶體層，可採用更快速的PCM沉積合金，原因在於模式已為該等記憶體層或記憶體區段選定合宜之更快速計時組。同樣，其他記憶體區段或記憶體層可屬四元，且採用稱為GST 225之成分作為記憶體合金，可由模式於微碼中之可用計時組選取其合適者，以供記憶體映圖(memory map)之需。此等途徑， 可令晶片上之記憶體之階層(hierarchy)得於光罩甚少變動或無變動之情況下予以選取，亦得由模式或沉積合金(或OTP崩潰層)予以個人化。
此處所討論且與前述各圖有關之相變電子裝置，在不同之廣泛系統中可因特定好處而獲採用。圖5之構成圖將予探討，以說明在少許此類系統中此種裝置之用途。圖5構成圖包括眾多組件與裝置，其中某些可供使用於依據本發明諸原理該系統之特定實施方式之中，而其他則未使用。在其他實施方式中，其他類似之系統、組件與裝置可供採用。一般而言，系統所包括之邏輯電路，其組態構成乃與相變記憶體一起運作。邏輯電路可屬分立式、可程式化、應用特定化，或其形式上可如微處理器、微控制器或數位訊號處理器。此處之實施方式，亦可於晶片內採用，或予以連接至此種電路。圖5範例系統，僅供說明用途。雖則此種說明所涉及之術語，可常用於描述特定電腦、通訊、追蹤及娛樂系統，但此種說明與概念圖同樣適用於其他系統(包括系統其構造未類似於圖5所說明者)。電子系統500(在各種實施方式中)，實作上可如一泛用型電腦、路由器、大型資料儲存系統、可攜式電腦、個人數位助理器、行動電話、電子娛樂裝置(諸如音樂或視訊播放裝置、電子遊樂器等)、微處理器、微控制器、數位訊號處理器，或者射頻識別裝置。圖5中所繪示之任一或所有組件，可採用相變記憶體或硫族材料電子裝置(如硫族材料非揮發性記憶體或閥限開關)。
在一實施方式說明中，系統500可包括一中央處理單元(CPU)505，其於實作上可部分或全部採用微處理器、RAM 510(供資訊暫時儲存)，以及ROM 515(供資訊永久儲存)。記憶體控制器520，乃供控制RAM 510之用。依據本發明諸原理，任一記憶體元件(如RAM或ROM)之全部或任何部份於實作上可屬硫族材料非揮發性記憶體。
依據本發明諸原理之電子系統500，可屬作為CPU 505運作之微處理器，其結合內嵌式以硫族薄膜材料為基礎而作為RAM 510及ROM 515(或其一部份)運作之電子非揮發性記憶體。在本範例說明中，微處理器與硫族材料非揮發性記憶體之結合可屬獨立式，或者與其他組件(諸如圖5中所將說明者)一起運作。
於本發明範圍內之實作中，匯流排530與系統500之組件互相連接。匯流排控制器525，乃供控制匯流排530之用。間斷控制器535，可以(或不可)用於接收與處理其來自系統組件之各種間斷訊號。此等組件諸如匯流排530、匯流排控制器525及間斷控制器535，可依據本發明諸原理而用於一系統之大型實作；此種系統，諸如一獨立式電腦之系統、一路由器之系統、一可攜式電腦之系統，或一資料儲存系統。
大量儲存可由磁片542、CD-ROM 547或硬碟552予以提供。資料與軟體可經由可移除媒體(諸如磁片542與CD-ROM 547)，與系統500互換。磁片542可插入磁片機541，而磁片機則由控制器540予以連接至匯流排530。同 樣，CD-ROM 547可插入CD-ROM光碟機546，而光碟機則由控制器545予以連接至匯流排530。硬碟552屬固定式磁碟機551之一部份，磁碟機則由控制器550予以連接至匯流排530。此處對依據本發明諸原理之系統所作說明雖仍採用傳統儲存裝置術語(如磁片)，唯任何或所有儲存裝置於實作上可使用其依據本發明諸原理之硫族材料植基式非揮發性記憶體，作為儲存媒體。可移除儲存可由一非揮發性儲存組件(諸如大拇哥隨身碟)予以提供，此種儲存組件則採用其依據本發明諸原理之硫族材料植基式非揮發性記憶體作為儲存媒體。儲存系統採用硫族材料植基式非揮發性記憶體作為傳統可移除記憶體(諸如磁碟或CD-ROM或隨身碟)之「隨插即用」替代品時，可模仿既有控制器以提供透通性界面予控制器(諸如控制器540,545及550)。
系統500之使用者輸入，可由眾多裝置中任一裝置予以提供。舉例言之，鍵盤556與滑鼠557，乃由控制器555予以連接至匯流排530。聲訊轉化器596(可用作微音器及揚聲器二者)一如圖示，乃由聲訊控制器597予以連接至匯流排530。其他輸入裝置(諸如光筆或小板)可視需要連接至匯流排530及合適之控制器與軟體，而作為輸入裝置使用。DMA控制器560，乃供進行RAM 510之直接記憶體存取，而RAM 510於實作上可如前述整個或部份使用其依據本發明諸原理之硫族材料植基式非揮發性記憶體裝置。視覺顯示，乃由控制顯示器570之視訊控制器565所產生。 顯示器570之尺寸或技術，可適合一既定應用。
在一行動電話或可攜式娛樂系統之實施方式中，顯示器570可包括一個或一個以上相對較小(如每邊幾吋大小)之LCD顯示器。在一大型資料儲存系統中，顯示器之實作可如大型多幕式液晶顯示器(LCD)，或如包括量子點OLED在內之有機發光二極體(OLED)。
系統500亦可包括一通訊配接器590，讓系統得以連接至區域網路(LAN)或廣域網路(WAN)，如匯流排591及網路595所示。輸入界面599結合輸入裝置593一起運作，可讓使用者對系統500傳送資訊(不論是命令與控制、資料，或是其他類型資訊)。輸入裝置與界面可屬眾多共通界面裝置之任何一個，如搖桿、觸控板、觸控顯示幕、語音辨識裝置，或其他已知輸入裝置。在依據本發明諸原理之系統的某些實施方式中，配接器590可與傳收器573及天線575一起運作，而於諸如行動電話、RFID及WiFi電腦實作上提供無線通訊。
系統500之運作，一般乃受作業系統所控制及協調。作業系統控制系統資源之分配，並進行各種工作(如程序排定、記憶體管理、網路連接、輸出入服務等)。特定而言，常駐於該記憶體中且於CPU 505上運轉之作業系統，乃協調系統500其他元件之運作。在依據本發明諸原理之系統500的手持式電子裝置(諸如行動電話、個人數位助理器、數位組織器、膝上型電腦、手持式資訊裝置、播放音樂與視訊之手持式娛樂裝置)實施方式說明中，小型輸入裝置 (諸如小鍵盤、功能鍵與軟式按鍵)可取代控制器555、鍵盤556及滑鼠557。含發射、錄音能力等之實施方式，亦包括微音器輸入(未繪示)。
在依據本發明諸原理之系統500的RFID傳應器實施方式說明中，天線575之組態構成可於F1頻率截收來自基地台之質詢訊號。所截收之質詢訊號，從而予以傳導至調諧電路(未繪示)，於該處接受訊號F1並拒絕其他所有訊號。該一訊號從而通行至傳收器573，於該處其組成質詢訊號之載波F1之調制乃經偵測、放大並以已知方式成形。 所偵測之質詢訊號，從而通行至解碼器及邏輯電路(實作上可如低功率應用上之分立邏輯，或如前述之微處理器、記憶體之組合)。質詢訊號調制可界定程式碼，而對其依據本發明諸原理之硫族材料植基式非揮發性記憶體，進行資料之讀出或資料之寫入。在本實施方式說明中，由記憶體讀出之資料乃經轉移至傳收器573，作為天線575於第二載頻F2之「回覆」訊號。在被動式RFID系統中，功率乃衍生自質詢訊號，而諸如其依據本發明諸原理之硫族材料植基式非揮發性記憶體尤其適合此種用途。就此處實施方式之某一用途而言，控制器940或CPU可傳送電子按鍵至記憶體控制器或系統記憶體(諸如RAM 910或ROM 915)，將記憶體由二元改為四元，因而記憶體量加倍唯計時較慢條斯理(如2x讀取而10x寫入)。此種改變，可於外場電子控制驅動模式114下完成，諸如使用電子按鍵，或改變某些腳位連接為模式114。
100‧‧‧記憶體
102‧‧‧記憶體陣列
104‧‧‧輸出入電路
106‧‧‧控制與計時電路
108‧‧‧交叉點矩陣
110‧‧‧列驅動器
112‧‧‧行驅動器
114‧‧‧模式控制電路
200‧‧‧記憶體陣列
202‧‧‧記憶體區塊
204‧‧‧記憶體單元
206‧‧‧行存取電路
208‧‧‧列存取電路
210‧‧‧記憶體單元
212‧‧‧周邊陣列電路
220‧‧‧微循序器
222‧‧‧微指令儲存器
224‧‧‧控制電路
402‧‧‧編碼器
404‧‧‧輸出入電路
500‧‧‧電子系統
505‧‧‧CPU
510‧‧‧RAM
515‧‧‧ROM
520‧‧‧記憶體控制器
525‧‧‧匯流排控制器
530‧‧‧匯流排
535‧‧‧間斷控制器
540‧‧‧控制器
541‧‧‧磁片機
542‧‧‧磁片
545‧‧‧控制器
546‧‧‧CD-ROM光碟機
547‧‧‧CD-ROM
550‧‧‧磁碟控制器
551‧‧‧固定式磁碟機
552‧‧‧硬碟
555‧‧‧控制器
556‧‧‧鍵盤
557‧‧‧滑鼠
560‧‧‧DMA控制器
565‧‧‧視訊控制器
570‧‧‧顯示器
575‧‧‧天線
590‧‧‧通訊配接器
591‧‧‧匯流排
595‧‧‧網路
596‧‧‧聲訊轉化器
597‧‧‧聲訊控制器
圖1為依據本發明諸原理之相變記憶體的概念方塊圖；圖2為依據本發明諸原理之可程式化阻抗型記憶體的概念方塊圖，其中對其於此種記憶體之實施方式說明中所採用之模式控制電路較予詳盡繪示；圖3A與3B分別為依據本發明諸原理之二元與四元運作模式所呈現之邏輯位準映射圖電阻；圖4A為依據本發明諸原理之模式控制編碼器的方塊圖；圖4B為依據本發明諸原理之編碼器所可實作之邏輯值的電阻映射；圖5為依據本發明諸原理而採用相變記憶體之電子裝置的概念方塊圖。
100‧‧‧記憶體
102‧‧‧記憶體陣列
104‧‧‧輸出入電路
106‧‧‧控制與計時電路
108‧‧‧交叉點矩陣
110‧‧‧列驅動器
112‧‧‧行驅動器
114‧‧‧模式控制電路

Claims (14)

  1. 一種用於存取具多重模式可程式化之阻抗型記憶體的裝置，包含：一相變記憶體單元；模式選擇電路，其係經組構以接收及儲存與該相變記憶體單元之存取模式的選擇有關之資訊，該存取模式包含具有程式化狀態之一第一個數的一第一模式，和具有程式化狀態之一第二個數的一第二模式；以及存取電路，其係經組構以依據該模式選擇電路所儲存之一模式選擇以存取該相變記憶體單元。
  2. 依據請求項1之裝置，其中該存取電路可經組構於多種存取模式中，且各存取模式有一與其關聯之獨特個數之記憶體單元存取層級。
  3. 依據請求項1之裝置，進一步包含程式化電流振幅乃取決於該模式選擇。
  4. 依據請求項1之裝置，進一步包含程式化電流持續期或後緣率乃取決於該模式選擇。
  5. 依據請求項1之裝置，進一步包含具有個數、持續期、頻率、形狀或振幅之一連串程式化電流脈波，其取決於該模式選擇。
  6. 依據請求項1之裝置，其中該程式化狀態之該第一個數為二，和該程式化狀態之該第二個數為大於二。
  7. 依據請求項1之裝置，進一步包含微儲存電路，該微儲存電路存儲用於根據該存取模式程式化該相變記憶體單元的指令。
  8. 依據請求項7之裝置，其中該模式選擇電路係配置為逐步經過該微儲存電路內所存放替代位置以依據該模式選擇而取得欲存取該相變記憶體單元之指令。
  9. 依據請求項1之裝置，其中該相變記憶體單元包含一第一相變化合金，該裝置進一步一第二相變記憶體單元，該第二相變記憶體單元包含一第二相變化合金。
  10. 一種用於存取具多重模式可程式化之阻抗型記憶體的方法，包含下列步驟：將模式選擇資訊儲存於與一可程式化阻抗型記憶體有關之一電路中，該模式選擇資訊包含程式化狀態之一個數；以及依據所儲存之模式選擇資訊，存取該可程式化阻抗型記憶體。
  11. 依據請求項10之方法，其中存取該可程式化阻抗型記憶體之步驟乃包含，依據其與所儲存模式選擇資訊有關之多個儲存層級而存取該記憶體。
  12. 依據請求項10之方法，其中該模式選擇資訊之儲存進一步包含，對於一可程式化阻抗型記憶體之不同區段儲存模式選擇資訊之步驟；以及存取該可程式化阻抗型記憶體之步驟乃包含，依據對於該記憶體之每一區段所儲存之模式選擇資訊而存取該記憶體之不同 區段。
  13. 依據請求項10之方法，其中該存取步驟進一步包含，存取一包含一個或一個以上合金而以該記憶體一部份中之一第一運作速度為特徵之可程式化阻抗型記憶體，以及存取一包含一個或一個以上合金而以該記憶體第二部份中之一第二運作速度為特徵之可程式化阻抗型記憶體。
  14. 依據請求項13之方法，其中該存取包含不同合金之可程式化阻抗型記憶體部份之步驟乃包括，存取位於一記憶體之不同層之可程式化阻抗型記憶體部份之步驟。
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