KR20100117133A - 멀티­모드 프로그램가능 저항성 메모리에 액세스하는 방법 및 장치 - Google Patents

멀티­모드 프로그램가능 저항성 메모리에 액세스하는 방법 및 장치 Download PDF

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Abstract

메모리가 복수의 동작 모드들 중에서 구성가능하다. 그 동작 모드들은 메모리의 저장 매트릭스 내의 각 셀과 연관될 저장 레벨들의 개수를 지정할 수 있다.

Description

멀티­모드 프로그램가능 저항성 메모리에 액세스하는 방법 및 장치{Method and apparatus for accessing a multi-mode programmable resistance memory}
본 발명은 프로그램가능 저항성 메모리(programmable resistance memory)에 액세스하는 것에 관련된다. 더 자세하게는, 본 발명은 프로그램가능 저항성 메모리 기기로부터 읽는 것 그리고 프로그램가능 저항성 메모리 기기에 쓰는 것에 관련된다.
프로그램가능 저항성 메모리는 다양한 메모리들을 포함하는데, 그것들 중 하나가 상-변화(phase-change) 메모리이다. 상-변화 메모리 어레이는, 대응되는 별개의 전기적 특성들을 드러내기 위해 2가지 재료 상(phase)들 또는 그 그라데이션(gradation)들 간에 스위치하는 메모리 소자들에 기반한다. 칼코게나이드(chalcogenide)들 또는 칼코게닉 재료(chalcogenic material)들로 불리는 Te, S 또는 Se와 같은 주기율표의 제6 그룹의 원소들로 된 합금들이 상 변화 메모리 셀들에서 유리하게 사용될 수 있다. 칼코게나이드들에서, 저항률(resistivity)은 그 재료가 비정질(amorphous) (더 저항성의) 상에서 결정질(crystalline) (더 전도성의) 상으로 그리고 이와 역으로 변할 때 두 자리 이상의 자리수(order of magnitude) 크기만큼 변한다. 또한, 비정질 상태에서, 저항률은 온도에 의존한다.
칼코게나이드 메모리 기기는 그 재료에 이용가능한 광범위한 저항 값들을 메모리 동작(operation)의 기초로서 활용할 수도 있다. 각 저항 값은 칼코게나이드 재료의 별개의 구조 상태에 대응되며 그 상태들 중 하나 이상은 동작 메모리 상태들을 정의하기 위해 선택되어 사용될 수 있다. 칼코게나이드 재료들은 비정질 상태나 상 뿐만 아니라 결정질 상태나 상을 드러낸다. 칼코게나이드 재료의 상이한 구조 상태들은 칼코게나이드 재료의 주어진 용적이나 영역에서 결정질 상 및 비정질 상의 상대적 비율에 관하여 다르다. 저항값들의 범위는 일반적으로 칼코게나이드 재료의 셋(set) 상태 및 리셋(reset) 상태로 제한된다. 관례에 따라, 셋 상태는 주로 칼코게나이드 재료의 결정질 부분에 의해 제어되는 전기적 특성을 가진 저 저항 구조 상태이며 리셋 상태는 주로 칼코게나이드 재료의 비정질 부분에 의해 제어되는 전기적 특성을 가진 고 저항 구조 상태이다.
상 변화는 국부적으로 온도를 증가시킴으로써 유도될 수 있다. 150℃보다 낮은 온도에서는, 상들 양자 모두가 안정화되어 있다. 200℃보다 높은 온도에서는, 결정자(crystallite)들의 급속한 핵형성(nucleation)이 있으며, 그리고 그 재료가 충분히 오랜 시간 동안 결정화 온도(crystallization temperature)로 유지된다면, 그것은 상 변화를 겪어 결정질이 된다. 칼코게나이드를 비정질 상태로 되돌리기 위해서는 온도를 융해 온도(약 600℃)보다 높게 올리고 그리고 나서 그것을 빠르게 식히는 것 즉 켄치(quench)하는 것이 필요하다. 전기적인 관점에서 볼 때, 주울 효과(Joule effect)로 칼코게나이드 재료를 가열시키는 결정질 저항성 요소를 통해 전류가 흐르게 함으로써 결정화 온도 및 융해 온도에 도달하는 것이 가능하다.
칼코게나이드 메모리 재료의 각 메모리 상태는 별개의 저항값에 대응되며 그리고 각각의 메모리 저항값은 고유한 정보 콘텐트를 나타낸다. 동작에 있어서, 칼코게나이드 재료는 그 칼코게나이드 재료를 원하는 저항을 갖는 구조 상태로 변환하도록 적절한 진폭과 지속기간의 전류 펄스를 제공함으로써 특정 메모리 상태로 프로그램될 수 있다. 칼코게나이드 재료에 제공되는 에너지량을 제어함으로써, 그 재료의 용적 내의 결정질 상 영역 및 비정질 상 영역의 상대적 비율을 제어하며 이에 의하여 그 칼코게나이드 재료의 구조 (및 대응되는 메모리) 상태를 제어하여 정보를 저장하는 것이 가능하다.
각각의 메모리 상태는 그 상태의 전류 펄스 특성들을 제공함으로써 프로그램될 수 있으며 그리고 각각의 상태는 저항을 측정함으로써 비파괴적인(non-destructive) 방식으로 식별할 수 또는 "읽을" 수 있다. 상이한 상태들 간의 프로그래밍은 완전히 가역적(reversible)이며 그리고 메모리 기기들은 강건하고(robust) 신뢰성 있는 동작을 제공하기 위해 사실상 무제한 횟수의 사이클들에 걸쳐 쓰고 읽을 수 있다. 칼코게나이드 재료로 된 가변 저항성 메모리 기능은 시장에서 보이기 시작하고 있는 오보닉 범용 메모리(Ovonic Universal (or Unified) Memory; OUM) 기기들에서 현재 활용되고 있다. OUM 타입 기기들의 기본 원리들 및 동작은, 예를 들어 미국 특허 번호 6,859,390; 6,774,387; 6,687,153; 및 6,314,014에서 제공된다; 이들의 개시내용들은, Pirovana 외, 2004, "Low Field Amorphous State Resistance and Threshold Voltage Drift in Chalcogenide Materials", IEEE transactions on Electron Devices 간행, vol. 51, p.714-719; 및 Weiss, 2005, "Morphing Memory", IEEE Spectrum 간행, vol.167, p.363-364;를 포함하는 몇몇 저널 논문들에서뿐만 아니라 여기에서 참조에 의해 통합된다.
칼코게나이드 재료들의 화학적 조성(물)(composition) 및 행동(스위칭, 기억 및 축적(accumulation) 포함)은, 예를 들어 다음의 미국 특허 번호 6,671,710; 6,714,954; 6,087,674; 5,166,758; 5,296,716; 5,536,947; 5,596,522; 5,825,046; 5,687,112; 5,912,839; 및 3,530,441에서 기술되어 있다; 이들의 개시내용들은 이로써 참조에 의해 통합된다. 이들 참조문헌들은 칼코게나이드 재료들의 행동을 조절하는 메커니즘들을 제안한다. 그 참조문헌들은 또한, 결정질 영역 및 비정질 영역의 상대적 비율이 칼코게나이드 재료들의 전기적 및 광학적 프로그래밍 동작 동안 변하는 일련의 부분적 결정질 상태들을 통해 결정질 상태에서 비결정질 상태로 (또한 그 역으로) 구조적 변환을 하는 것을 기술하고 있다.
칼코게닉 기기들의 퍼포먼스(performance) 특성들을 최적화하기 위한 노력으로 광범위한 칼코게나이드 조성물들이 조사되었다. 칼코게나이드 재료들은 일반적으로 칼코겐 원소 및 하나 이상의 화학적 또는 구조적 개질 원소(modifying element)들을 포함한다. 칼코겐 원소(예: Te, Se, S)는 주기율표의 Ⅵ 열로부터 선택되고 개질 원소들은 예를 들어 주기율표의 Ⅲ 열(예: Ga, Al, In), Ⅳ 열(예: Si, Ge, Sn), 또는 Ⅴ 열(예: P, As, Sb)로부터 선택될 수 있다. 개질 원소들의 역할은 칼코겐 원소를 포함하는 체인(chain)들 간에 분지(branching) 또는 교차결합(cross-linking)하는 포인트들을 제공하는 것을 포함한다. Ⅳ 열의 개질제(modifier)들은 칼코게나이드 체인 내의 2개의 배위 포지션(coordinate position)들 및 칼코게나이드 체인으로부터 떨어져 분지 또는 교차결합을 허용하는 2개의 배위 포지션들을 포함하는 4-배위 개질제들로서 기능할 수 있다. Ⅲ 열 및 Ⅴ 열의 개질제들은 칼코게나이드 체인 내의 2개의 배위 포지션들 및 칼코게나이드 체인으로부터 떨어져 분지 또는 교차결합을 허용하는 하나의 배위 포지션을 포함하는 3-배위 개질제들로서 기능할 수 있다. 본 발명의 원리에 따른 실시예들은 2차(binary), 3차(ternary), 4차(quaternary), 및 더 높은 차수의 칼코게나이드 합금들을 포함할 수 있다. 칼코게나이드 재료들의 예들은 미국 특허 번호 5,166,758, 5,296,716, 5,414,271, 5,359,205, 5,341,328, 5,536,947, 5,534,712, 5,687,112, 및 5,825,046에 기재되어 있고, 이 특허들의 개시내용들은 모두 본 출원에 참조를 통해 통합된다. 칼코게나이드 재료들은 또한 N2 또는 O2와 같은 가스들을 이용한 반응성 스퍼터링(reactive sputtering) 프로세스의 결과물일 수도 있다: 예를 들어 칼코게나이드 질화물이나 산화물을 형성할 수도 있고 칼코게나이드는 이온 주입법(ion implantation) 또는 다른 프로세스에 의해 개질될 수도 있다.
비록 OUM-기반 메모리들과 같은 프로그램가능 저항성 메모리들이 다양한 응용예들의 요구사항들을 다룰 수 있지만, 한 집합의 명세(specification)들에 대한 최적의 솔루션은 다른 응용예에서 이러한 메모리의 퍼포먼스와는 맞지 않을 수도 있다. 예를 들어, 어떤 응용예들에서의 고속 동작을 위한 요구사항들은 다른 응용예들에서의 고 밀도 저장을 위한 요건과 상치로 작용할 수 있다. 그러므로 고속 동작의 요구사항 및 고밀도 저장의 요구사항을 조화시킬 수 있는 메모리를 상당히 바랄 것이다.
비록 OUM-기반 메모리들과 같은 프로그램가능 저항성 메모리들이 다양한 응용예들의 요구사항들을 다룰 수 있지만, 한 집합의 명세(specification)들에 대한 최적의 솔루션은 다른 응용예에서의 이러한 메모리의 동작과는 맞지 않을 수도 있다. 예를 들어, 어떤 응용예들에서의 고속 동작을 위한 요구사항들은 다른 응용예들에서의 고 밀도 저장을 위한 요건과 상치로 작용할 수 있다. 그러므로 고속 동작의 요구사항 및 고밀도 저장의 요구사항을 조화시킬 수 있는 메모리를 상당히 바랄 것이다.
본 발명의 원리에 따른 메모리는 복수의 동작 모드들 중에서 구성가능(configurable)하다. 각 모드는 그것과 연관된 고유한 쓰기 및/또는 읽기 특성들을 가질 수 있다.
예시적인 일 실시예에서, 메모리는 하나의 모드에서 기결정된 개수의 상태들 중 하나로 메모리 내의 메모리 셀을 프로그램하며 그리고 다른 모드에서 상이한 기결정된 개수의 상태들 중 하나로 동일 셀을 프로그램하도록 구성될 수도 있다. 더 많은 개수의 상태들을 특징을 갖는 그 모드들이 읽거나 쓸 시간을 더 많이 요구할 수도 있기 때문에, 메모리 또는 그 메모리의 섹션은 더 높은 속도를 요구하는 응용예들에 있어서 더 낮은 개수의 상태들로 동작하도록 구성될 수도 있다. 속도가 그렇게 결정적이지 않고 밀도가 더 높을 것을 바라는 상황의 응용예들에서, 동일 메모리는 더 높은 밀도와 더 낮은 속도의 동작을 제공하는 모드로 동작하도록 구성될 수도 있다.
예시적인 일 실시예에서 적어도 하나의 프로그래밍 모드는 4개 이상의 프로그램 상태들을 포함하고 하나의 프로그래밍 모드는 2개의 프로그램 상태들을 포함한다. 그 메모리의 전부 또는 일부는 그 모드들 중 어느 하나로 동작하도록 구성될 수도 있다.
도 1은 본 발명의 원리에 따른 상 변화 메모리의 개념적인 블록 다이어그램이고;
도 2는 본 발명의 원리에 따른 프로그램가능 저항성 메모리의 개념적인 블록 다이어그램으로서, 이러한 메모리의 예시적인 일 실시예에서 활용되는 모드 제어 회로를 상세하게 보여주고;
도 3a 및 도 3b는 본 발명의 원리에 따른 2차(binary) 동작 모드 및 4차(quaternary) 동작 모드에 대한 저항 대 로직 레벨 맵핑 다이어그램들을 각각 나타내고;
도 4a는 본 발명의 원리에 따른 모드-제어(mode-controlled) 인코더의 블록 다이어그램이고;
도 4b는 본 발명의 원리에 따라 인코더에 의해 구현될 수 있는 저항 대 로직 값들의 맵핑을 보여주며; 그리고
도 5는 본 발명의 원리에 따라 상 변화 메모리를 활용하는 전자 기기의 개념적인 블록 다이어그램이다.
본 발명이 바람직한 일정 실시예들에 관하여 기술될 것이지만, 본 출원에서 언급되는 이점들 및 기술특징들 모두를 제공하지는 않는 실시예들을 포함하여, 관련 기술분야에서의 당업자에게 명백한 다른 실시예들도 또한 본 발명의 범위 내에 있다. 다양한 구조적, 논리적, 프로세스 단계, 화학적 및 전기적 변화들은 본 발명의 사상이나 범위로부터 벗어남이 없이 이루어질 수 있다. 이에 따라, 본 발명의 범위는 단지 첨부된 특허청구범위의 청구항들을 참조함에 의해서만 정의된다.
도 1의 개념적인 블록 다이어그램에서 예시된 바와 같이, 본 발명의 원리에 따른 메모리(100)는 메모리 어레이(102), 입력/출력(I/O) 회로(104), 및 제어 및 타이밍 회로(106)를 포함한다. 메모리 어레이(102)는 메모리 셀들의 교차점(cross-point) 매트릭스(108) 및 행 드라이버(row driver, 110) 및 열 드라이버(column driver, 112)를 포함한다. 입력/출력 회로(104)는 메모리 어레이(102) 외부의 회로에 신호를 전송하기 위한 드라이버 및 메모리 어레이(102) 외부의 회로로부터 신호를 수신하기 위한 드라이버를 포함한다. 입력/출력 회로(104)가 인터페이스를 제공하는 메모리 어레이의 외부에 있는 회로는 메모리 어레이(102)와 동일한 집적 회로를 공유하거나 또는 다른 "칩"(chip) 상에 배치될 수 있다. 타이밍 및 제어 회로(106)는 모드 제어 회로(114)를 포함한다.
본 발명의 원리에 따르면, 모드 제어 회로는 복수의 동작 모드들 중에 메모리(100)를 구성하도록 동작될 수 있다. 각 모드는 그것과 연관된 고유한 쓰기 및/또는 읽기 특성들을 가질 수 있다. 예시적인 일 실시예에서, 메모리(100)는 하나의 모드에서 기결정된 개수의 로직 상태들 중 하나로 그 메모리 내의 메모리 셀을 프로그램하며 그리고 다른 모드에서 더 많은 개수의 로직 상태들 중 하나로 그 동일 셀을 프로그램하도록 구성될 수 있다. 전체 메모리(100) 또는 그 메모리의 한 섹션 (더 명확하게는 매트릭스(108))은 더 높은 속도를 필요로 하는 응용예들에 대하여 더 적은 개수의 상태들로 동작하도록 구성될 수 있다. 속도가 그렇게 결정적이지 않고 더 높은 밀도를 원하는 응용예들에서, 동일 메모리(100)(더 명확하게는 매트릭스(108)) 또는 그것의 일부분은 더 높은 밀도와 더 낮은 속도의 동작을 제공하는 모드로 동작하도록 구성될 수 있다.
도 2의 예시적인 일 실시예에서, 본 발명의 원리에 따른 멀티-모드 메모리는 상-변화 메모리 어레이(200)로부터 데이터를 읽고 쓸 수 있도록 구성된 메모리 액세스 회로를 포함한다. 상 변화 메모리 어레이들은 공지되어 있으며 예를 들어 계층적 메모리(hierarchical memory)들로서 이루어질 수 있다. 메모리 어레이(200)는, 예를 들어 행(워드라인(wordline)으로도 불림) 및 열(비트라인(bitline)으로도 불림) 디코더 및 드라이버 트랜지스터 기기들과 그리고 행 및 열 상호연결 도선들과 함께 2차원 매트릭스로 배열된 상 변화 메모리 셀들을 포함할 수도 있다. 상 변화 메모리 어레이들은 예를 들어 Lowrey 등의 등록된 미국 특허 6,813,177에서 알려져 있고 논의되며, 이 특허는 이로써 참조에 의해 통합된다.
메모리의 각 블록 내에서, 액세스할 셀이 어떤 셀인지 그리고 그 액세스되는 셀에 어떤 동작을 수행할지를 결정하기 위해 ADDRESS DECODE, READ, WRITE 및 DATA 신호들이 사용된다. 본 발명의 원리에 따른 메모리는 각 동작(예: READ, WRITE 00(00 쓰기), WRITE 01(01 쓰기), WRITE 10(10 쓰기), WRITE 11(11 쓰기) 등)을 위해 상이한 전류/전압 소스들을 활용하거나 또는 그 소스들을 재구성(reconfigure)하여 다양한 액세스 동작들을 수행할 수도 있다. 메모리, 더 특별하게는 이 예시적인 실시예에서, 제어 회로(224)는, 단지 그 셀이 읽혀질 셀인지 또는 쓰여질 셀인지 여부를 기결정할 뿐만 아니라, 부가적으로, 만약 그 셀이 쓰여질 것이라면, 그 셀이 쓰여질 상태가 어떤 상태인지를 기결정한다. 이러한 동작들은 아래에서 더 상세하게 기술된다.
액세스 회로는, 메모리에 액세스하는 회로로부터의 입력에 응답하여, 메모리(200) 내의 어떤 셀에 대하여 어떤 동작(즉, READ, WRITE 01, WRITE 10, WRITE 11 등)이 수행될 것인지를 결정하는 어드레스, 데이터 및 읽기/쓰기 디코드 회로를 포함한다. 이 예시적인 실시예에서, 모드 제어 회로(114)는 하나 이상의 입력 신호들을 받아들이며, 이것은 비휘발성 메모리, 활성화 퓨즈(activated fuse)나 안티 퓨즈(anti-fuse) 또는 다른 메커니즘 형태일 수 있으며, 그 모드 제어 회로(114)로의 신호 입력의 값에 따라 메모리의 동작 모드를 제어한다. 이 예시적인 실시예에서, 제어 회로(114)는 마이크로시퀀서(micro-sequencer, 220)에 작용하여 마이크로-지시 스토어(micro-instruction store, 222)를 통하여 그 시퀀서의 경로를 변경한다; 그 선택된 경로는 모드 제어 회로(114)에 저장된 동작 모드와 연관됨. 차례로, 마이크로-지시 스토어는 제어 회로(224)에 작용하여 메모리 어레이(200)로의 액세스 실행을 야기시킨다.
본 발명의 원리에 따른 메모리는 메모리 블록들이 어레이로 분포되는 계층적 구조를 활용할 수 있다. 예시적인 일 실시예에서, 메모리의 각 블록 및 그 블록 내의 각 비트는 행 및 열 어드레스 버퍼들 및 디코더들을 통하여 액세스될 수 있다. 그 어레이 내의 메모리 셀들에 쓰려는 정보(예를 들어 데이터 또는 제어 코드)는 아래에서 더 상세하게 기술된 방식으로 데이터 버퍼들 내에 저장되며 그리고 나서 그 셀들에 쓰여질 수 있다. 감지 증폭기(sense amplifier)들은 그 어레이 내의 메모리 셀들로부터 정보를 읽고 그리고 나서 "off-memory"(오프-메모리)의 입력/출력 회로를 통한 제시를 위해 데이터 버퍼들 내에 그 정보를 저장하도록 활용될 수 있다.
디코딩된 어드레스들은, READ, WRITE, 및 00, 01, 10 및 11과 같은 데이터 값들과 같은 신호들과 함께, 선택된 메모리 셀로 적절한 전류 소스를 라우팅하도록 활용될 수 있다. 본 발명의 원리에 따르면, 모드 선택 회로(114)의 상태는 다양한 모드들 중 어느 모드로 메모리(200)가 동작할 것인지를 결정한다. 앞에서 기술된 바와 같이, 모드 선택 회로(114)의 상태는 예를 들어 퓨즈 또는 안티 퓨즈를 활성화함으로써 세팅될 수 있다. 이러한 모드-선택 프로세스는 예를 들어 제조(manufacturing) 중에, 적재(shipping) 중에, 다른 회로와의 통합(integration) 중에, 또는 엔드-유저(end-user)에 의해 수행되는 커스텀화 프로세스(customization process) 중에 일어날 수도 있다.
예시적인 일 실시예에서, 모드 선택 회로(114)는, 모드 선택 회로(114) 내에서 세팅된 동작 모드에 따라, 마이크로-스토어 회로(222) 내에 저장된 마이크로프로그램 내의 선택적 로케이션들(alternative locations)을 통해 작업을 진행하도록 마이크로-시퀀서(220)와 함께 동작한다. 마이크로스토어(222) 내에 코딩된 마이크로프로그램은 제어 회로(224)를 동작시켜, 그 동작(예: 읽기 또는 쓰기)에 따라, 데이터(예: 00, 01, 10 또는 11)에 따라, 그리고 메모리의 동작 모드(예: 2차(binary) 저장 또는 4차(quaternary) 저장)에 따라 어레이(200) 내의 메모리 셀들에 액세스한다.
예시적인 일 실시예에서, 제어 회로(224)는 액세스되는 메모리 셀에 인가되는 전류의 양을 제어하는 디지털-대-아날로그 컨버터(digital-to-analog converter)를 포함한다. 저장된 마이크로프로그램에 따라 디지털-대-아날로그 컴버터를 동작시킴으로써, 메모리로 하여금 여러 가지 진폭, 지속시간, 형상 및 주파수의 전류 펄스들을 인가할 수 있게 하여 다양한 액세스 동작들을 일으킬 수 있게 한다. 마이크로프로그램들, 마이크로시퀀서들 및 그것들의 연관 콘트롤러들은 예를 들어 메모리 셀프 테스트(memory self test)에서 알려져 있고 사용된다. 프로그램가능 저항성 메모리에서 여러 가지 전류 펄스들을 산출하도록 디지털-대-아날로그 컨버터를 사용하는 것은, 예를 들어, 2008 IEEE International Solid State Circuits Conference의 세션 23에서 Ferdinando Dedeschi 등에 의해 발표된 "A MULTI-LEVEL CELL BIPOLAR SELECTED PHASE-CHANGE MEMORY" - 이것은 이로써 참조에 의해 통합됨 - 에서 알려져 있고 기재되어 있다.
이 예시적인 실시예에서 메모리(200)는 8×8 어레이의 64 메모리 블록들(202)로 이루어진다. 각 블록은 메모리 셀들(204)의 어레이, 및 각 블록(202) 내의 개개의 메모리 셀들(210)에 대한 액세스를 제공하는 열(206) 및 행(208) 액세스 회로를 포함하는 주변 회로를 포함한다. 주변 어레이 회로(212)는 행 및 열 디코더들과 드라이버들, 데이터 및 어드레스 버퍼들, 감지 증폭기들 및 전류 소스들을 포함한다. 주변 어레이 회로(212)는 메모리 블록들(202)에 대한 액세스를 위한 탑-레벨(top-level) 디코딩을 제공하고, 그리고 적절한 읽기 버퍼나 쓰기 버퍼, 감지 증폭기 및 전류 소스를 선택된 메모리 블록(202)으로 스위치한다/인에이블(enable)한다.
예시적인 일 실시예에서, 적어도 하나의 프로그래밍 모드는 4개 이상의 프로그램 상태들을 포함하고 하나의 프로그래밍 모드는 2개의 프로그램 모드들을 포함한다. 메모리의 전부 또는 일부는 그 프로그램 상태들 중 어느 상태로 동작하도록 모드(Mode)에 의해 구성될 수 있다. 본 발명의 원리에 따른 메모리는 상이한 메모리 타입 세그먼트들을 포함할 수 있는데, 어떤 것들은 멀티-레벨(multi-level) 동작(즉, 2가지보다 많은 저장 레벨들을 활용하는 동작)에 더 적합하고, 어떤 것들은 바이너리 동작(전형적으로 SET 및 RESET으로 불리는 2가지 저장 레벨들을 활용하는 동작)에 더 적합하다. 상이한 메모리 세그먼트 타입들은 예를 들어 상이한 상 변화 재료 조성(물), 상이한 셀 타입들 또는 상이한 셀 구조들의 사용을 통해 그들 각자의 선호 동작 모드(예: 멀티-레벨 또는 바이너리)에 대하여 최적화될 수 있다. Mode는 본드(bond), 레이저 퓨즈 블로잉(laser fuse blowing)과 같은 비휘발성 기법의 사용에 의해 하드와이어드(hardwired)될 수도 있고, 또는 이를테면 I/O로부터 비롯되며 그리고 휘발성 또는 비휘발성 온-칩(on-chip) 메모리에 저장되는, 전원이 켜질 때 로딩되는 전자 키(electronic key)의 사용과 같은 소프트-와이어(soft-wire) 기술을 이용할 수도 있다.
본 발명의 원리에 따르면, (어드레스 범위나 섹터(sector)에 따른) 각 메모리 세그먼트나 블록은 2차 또는 상이한 차수의 멀티-레벨 동작 - 이를테면 메모리 셀 당 4 레벨(물리적 메모리 셀 당 2개의 로직 비트들) - 과 같이 복수의 프로그램 모드들로 동작하도록 Mode에 의해 구성될 수 있다. 이와 다른 대안으로, 메모리 어레이로부터의 아날로그 신호(즉, 메모리 셀의 프로그램된 레벨을 나타내는 전압 신호와 같은 신호)가 외부 회로에 (직접적으로 핀(pin)으로 그렇지 않으면 아날로그-대-디지털 컨버터를 통하여) 제공될 수 있고, 모드 제어 회로(114)는 외부 읽기 및 쓰기를 제어할 수 있다.
부가하여, 메모리의 하나 이상의 부분들은 모드 제어 회로(114)의 제어 하에 오류 정정 회로(error correction circuitry; ECC)와 병렬로 실행되도록 모드 제어 회로(114)에 의해 할당될 수 있다. 이런 식으로, ECC에서 사용되는 추가 메모리는 ECC에 필요하지 않을 때 자유로워질 수 있고, 그리고 모드 제어 회로(114)가 ECC를 디스에이블(disable)할 때 읽기 및 쓰기를 위한 타이밍은 더 빨라진다.
상 변화 메모리 요소들이 하나 위에 다른 하나가 쌓이는 식으로 층들로 쌓여져 있는 3차원 상 변화 메모리 실시예들에서, 상이한 층들이나 상이한 층들의 세그먼트들은 모드 제어 회로(114)에 의해 상이한 프로그램 모드들로 동작하도록 구성될 수 있다. 3차원의 스택형(stacked) 상 변화 메모리 구조들은, 예를 들어 "Memory Having Access Devices Using Phase Change Material Such As Chalcogenide"라는 명칭의 미국 특허 번호 6,795,338 - 이것은 이로써 참조에 의해 통합됨 - 에서 알려져 있고 개시되어 있다.
동작에 있어서, 주변 회로 내의 전류 소스(들)는, 선택된 셀을, 주어진 프로그램 모드와 연관된 레벨들 중 하나(예: 2차 프로그램 모드의 경우에는 SET이나 RESET, 4차 프로그램 모드의 경우에는 SET, RESET 또는 2개의 중간 레벨들 중 하나, 또는 Set Reset 및 2개보다 많은 중간 레벨들 중 하나)와 대응되는 저항 값으로 프로그램한다. 도 3a의 로직 레벨 다이어그램은 2차 프로그램 모드에서 활용되는 두 가지 레벨들을 2개의 저항 값들 R1 (SET) 및 R2 (RESET) 로서 묘사하고 있다. 프로그램 레벨들 R1 및 R2는 메모리 내의 셀들에서의 변화량을 수용하기 위한 범위들로 지정된다. 이 예시적인 실시예에서, 제1 범위 RA1은 공칭 저항(nominal resistance) R1보다 높은 곳에서 영(zero) 저항까지의 저항들을 포함하고 제2 범위 RA2는 공칭 저항 R2보다 약간 낮은 곳에서부터 가장 높은 측정가능 저항까지의 저항들을 포함한다.
이 예시적인 실시예에서, 범위들 RA1 및 RA2의 시작점들은 미정의된 범위 RAun을 남겨두도록 선택될 수 있는데, 이 RAun은 2 레벨 저장을 위해 최소화되거나 제거될 수도 있다. 범위들 RA1 및 RA2의 시작점들은 모든 유효한(valid) 저항 측정치들이 그 범위들 중 하나 내에 속한다는 것을 그리고 미정의 범위 RAun 내에 속한 어떤 저항 측정치도 유효하지 않음을 보장하도록 선택된다. 통계적인 저항 분포들이 범위들(RA1, RA2, RAun)을 적절히 세팅하도록 활용될 수도 있다.
도 3b의 로직-레벨 다이어그램은 이를테면 본 발명의 원리에 따라 멀티-모드 메모리에서 활용될 수도 있는 4차 로직 레벨 프로그램 모드와 연관된 저항값들을 묘사하고 있다. 이 예시적인 실시예에서, 4차 프로그램 모드는 각자 연관된 범위들 RA3, RA4, RA5 및 RA6를 갖는 4개의 공칭 저항값들 R3, R4, R5 및 R6를 포함한다. 이 예시적인 실시예에서, 공칭 저항값 R3는 도 3a의 2차 모드의 저항값 R1과 같은 저항값일 수도 있고 공칭 저항값 R6는 도 3a의 2차 모드의 저항값 R2와 거의 같은 저항값일 수 있다. 부가하여, 범위들 RA3 및 RA6는 도 3a에서 묘사된 이차 모드의 범위들 RA1 및 RA2와 각각 같은 범위들일 수 있다. 이러한 식으로 같은 저항 레벨들과 범위들을 사용하는 것은 복수의 가능한 모드들 중 하나로 동작할 때 로직 레벨들을 측정된 저항값들로 할당하는 작업을 용이하게 할 수 있다.
이 예시적인 실시예에서, 범위들 RA5 및 RA6 - 이들은 각각 저항 레벨들 R5 및 R6와 연관됨 - 는 도 3a의 범위(RAun)를 분할한다. 상 변화 메모리의 경우에, RA4로 할당된 더 낮은 저항 범위는 RA5로 할당된 범위보다 낮을 수 있다. 본 발명의 원리에 따르면, 그 범위들과 저항값들은 상이한 방식으로 분포될 수 있다; 4차 모드에서의 범위들 및 저항들은 2차 모드의 범위들이나 저항들을 중복할 필요가 없다. 부가하여, 범위들과 저항들은 전체 저항 범위를 통하여 고르게 분포될 필요가 없다; 그것은 예를 들어 이용가능 저항 분포의 한쪽 끝에 또는 그 중간 쪽으로 공칭 저항 레벨들을 집중시키는 것이 유리할 수도 있다. 추가적인 예로서, 도 3b에서의 RA5 및 RA4의 교차부(intersection)는 도 3a에서의 저항 범위 RA1 및 RA2의 경계를 정하는데에도 사용되는 교차부일 수도 있다. 이는 Set 및 Reset 비트에 더 많은 동작 영역을 제공한다.
동작에 있어서, 도 2의 주변 회로(212)는 메모리 셀들에서 읽어지거나 또는 메모리 셀들에 쓰여지는 측정 저항 값들로 로직 값들을 할당하며, 그리고 그러한 로직 값들을 메모리(200)에 액세스하는 회로들에 이용가능하게 한다. 예시적인 일 실시예에서, 주변 회로(202)는 로직 레벨 할당 기능을 수행하는 비교기들 및 감지 증폭기들을 포함한다. 이러한 실시예에서 센스 증폭기는, 읽혀지는 메모리 셀의 저항에 대응되는 전압 신호를, 범위들(RA1-RA6)의 경계를 정하는 비교기들의 뱅크(bank)에 제공한다.
도 4a의 개념적인 블록 다이어그램은 본 발명의 원리에 따라 멀티-모드 메모리의 주변 회로(212) 내에 포함될 수도 있는 데이터 컨버전(conversion) 회로를 더 상세하게 보여주고 있다. 이 예시적인 실시예에서 로직 레벨 할당 회로(400)는 비교기들(COMP1, COMP2, COMP3) 및 인코더(402)를 포함한다. 비교기들은 선택된 메모리 셀에 연결된 감지 증폭기로부터 신호를 수신하도록 구성된다. 비교기들의 출력들은 인코더(402)에 제공되는데, 그 인코더는 도 4b의 리스트에 따라 로직 값들을 할당한다. 인코더에 대한 "모드"(MODE) 입력은 로직 값들의 할당을 제어한다 (예: 2차 또는 4차).
그 모드 입력은 또한 할당 회로(400)에 의해 입력/출력 회로(404)로 드라이브되는 데이터 비트들의 개수를 결정한다. 즉, 할당 회로(400)는 2차 동작 모드에서는 입력/출력 회로(404)에 하나의 데이터 라인을 드라이브하며 4차 동작 모드에서는 2개의 데이터 라인들을 드라이브한다. 유사하게, 주변 회로(212) 내의 어드레스 디코딩 회로는 2차 동작 모드에서 데이터의 모든 "2 비트"에 대하여 메모리 어레이(200) 내의 2개의 셀들에 액세스함으로써, 그러나 4차 동작 모드에서는 데이터의 "2 비트"에 대하여 메모리 어레이 내의 단지 하나의 셀에만 액세스함으로써 "모드"(MODE) 입력에 응답한다. 2차 모드의 경우, 미정의 범위들 R4 및 R5는 대신에 0 또는 1로 할당될 수도 있다 (즉, 후속 읽기 동안 저항들에서의 변화나 노이즈(noise)에 대하여 더 많은 여유를 제공하도록 조정됨).
이를테면 모드 제어 회로(114)에 의해 구현된 모드 제어의 사용은, 칩, 타이밍 및 드라이버들을 개인화(personalize)하기에 적절한 여러 가지 타이밍 및 쓰기 알고리즘들을 활용하여 메모리의 상이한 섹션들이나 층들을 (예를 들어 브레이크다운(breakdown) 층과 직렬로 된 다이오드를 사용하는) 1회 프로그램가능(one-time programmable; OTP) 메모리로서, 또는 하나의 섹션이나 층 상에서 2차로, 다른 섹션이나 층 상에서 4차로, 또는 다른 섹션이나 층 상에서 다른 "n차"(n-ary)로 사용할 수 있게 해 준다. 부가하여, Nand-Flash, Nor-Flash, DRAM 또는 SRAM이 제1 레벨에 배치되어 위의 하나 이상의 층들의 상 변화 메모리와 병렬로 이용될 수 있다. 그 하나 이상의 상 변화 메모리 층들은 제1 레벨 상의 오보닉 임계 스위치(Ovonic Threshold Switch) 또는 박막 다이오드 (또는 다이오드 및 브레이크다운 층을 사용하는 OTP) 기기들과 직렬로 형성될 수 있다.
2차 모드를 사용하는 어떤 세그먼트들이나 층들은 메모리의 그러한 층이나 섹션들에 대하여 모드(Mode)에 의해 적절히 선택된 더 빠른 타이밍 세트들을 갖는 더 빠른 PCM 적층 합금들을 사용할 수도 있다. 유사하게, 다른 섹션들이나 층들이 4차일 수도 있으며, 그리고 메모리 맵(memory map)에 대하여 모드(Mode)에 의해 선택가능하고 마이크로코드(micro-code)에서 타임 세트들 중에서 선택된 적절한 타임 세트를 가지며, GST 225로 불리는 조성물을 그 메모리 합금으로서 사용할 수도 있다. 이러한 기법들은 모드(Mode) 및 적층 합금(또는 OTP를 위한 브레이크다운 층)에 의한 개인화와 관련하여 마스크 변화가 거의 없거나 전혀 없이 칩 상의 메모리 계층을 선택가능하게 해 준다.
이전의 도면들에 관련된 논의에서 설명된 상 변화 전자 기기(들)는 광범위한 시스템들에서 특별히 유리하게 활용될 수 있다. 도 5의 도식적인 다이어그램은 몇 가지 이러한 시스템들에서 그 기기들을 사용하는 것을 예시하기 위해 논의될 것이다. 도 5의 도식적인 다이어그램은 다수의 콤포넌트들 및 기기들을 포함하는데, 그들 중 일부는 본 발명의 원리에 따른 시스템의 특정 실시예들을 위해 사용될 수 있고 반면에 다른 것들은 그렇게 사용되지 않을 수도 있다. 다른 실시예들에서, 다른 유사 시스템들, 콤포넌트들 및 기기들이 활용될 수도 있다. 일반적으로, 시스템은 상 변화 메모리와 함께 동작하도록 구성된 로직 회로를 포함한다. 로직 회로는 개별적이고, 프로그램가능하며, 어플리케이션-특정적(application-specific)일 수 있고 또는 예를 들어 마이크로프로세서, 마이크로콘트롤러 또는 디지털 신호 프로세서 형태일 수 있다. 그리고 여기서의 실시예들은 또한 칩들 내에서 활용되거나 이러한 회로에 연결될 수도 있다. 도 5의 바람직한 시스템은 단지 설명 목적으로 제공된다. 비록 그 설명이 특정 컴퓨터, 통신, 추적(tracking) 및 엔터테인먼트 시스템들을 설명하는데 일반적으로 사용되는 용어들을 언급할 수도 있지만, 그 설명 및 개념들은 도 5에 예시된 것과 유사하지 않은 구조들을 가진 시스템들을 포함하여 다른 시스템들에도 똑같이 적용된다. 다양한 실시예들에서, 전자 시스템(500)은 예를 들어, 범용 컴퓨터, 라우터(router), 대규모(large-scale) 데이터 저장 시스템, 휴대용 컴퓨터, PDA(personal digital assistant), 셀룰러 전화기, 전자 엔터테인먼트 기기, 이를테면 음악이나 비디오 재생 기기나 전자 게임, 마이크로프로세서, 마이크로콘트롤러, 디지털 신호 프로세서, 또는 무선 주파수 식별 기기로서 구현될 수도 있다. 도 5에 묘사된 콤포넌트들 중 일부 또는 전부는 예를 들어 칼코게나이드-기반 비휘발성 메모리 및/또는 임계 스위치와 같은 상 변화 메모리 또는 칼코게나이드 전자 기기를 활용할 수도 있다.
예시적인 일 실시예에서, 시스템(500)은 마이크로프로세서의 일부 또는 전부로 구현될 수도 있는 중앙 처리 장치(CPU)(505), 일시적인 정보 저장을 위한 RAM(random access memory, 510), 및 영구적인 정보 저장을 위한 ROM(read only memory, 515)를 포함할 수 있다. RAM(510)을 제어하기 위해 메모리 콘트롤러(520)가 제공된다. 본 발명의 원리에 따르면, 메모리 소자들(예: RAM이나 ROM) 중 어느 것, 그것들 중 어느 일부, 또는 그것들 모두는 칼코게나이드-기반 비휘발성 메모리로서 구현될 수도 있다.
본 발명의 원리에 따른 전자 시스템(500)은, RAM(510) 및/또는 ROM(515)으로서 또는 그 일부분으로서 동작하는 엠베디드 칼코게나이드-기반 비휘발성 전자 메모리와 조합된, CPU(505)로서 동작하는 마이크로프로세서일 수도 있다. 이 예시적인 예에서, 마이크로프로세서/칼코게나이드 비휘발성 메모리 조합은 독립형(standalone)일 수도 있고, 또는 더 기술될 도 5의 콤포넌트들과 같은 다른 콤포넌트들과 함께 동작할 수도 있다.
본 발명의 범위 내의 구현들에서, 버스(530)는 시스템(500)의 콤포넌트들을 상호연결시킨다. 버스(530)를 제어하기 위해 버스 콘트롤러(525)가 제공된다. 인터럽트 콘트롤러(535)는 시스템 콤포넌트들로부터의 다양한 인터럽트 신호들을 수신하여 프로세싱하기 위해 사용될 수도 있고 또는 사용되지 않을 수도 있다. 버스(530), 버스 콘트롤러(525) 및 인터럽트 콘트롤러(535)와 같은 이러한 콤포넌트들은 본 발명의 원리에 따라 시스템의 대규모 구현에서 활용될 수도 있는데, 예를 들어 이를테면 독립형 컴퓨터, 라우터, 휴대용 컴퓨터 또는 데이터 저장 시스템의 구현에서 활용될 수도 있다.
대용량 스토리지가 디스켓(542), CD ROM(547) 또는 하드 드라이브(552)로써 제공될 수 있다. 디스켓(542) 및 CD ROM(547)과 같은 이동식 매체(removable media)를 통해 시스템(500)과 데이터 및 소프트웨어를 교환할 수 있다. 디스켓(542)은 디스켓 드라이브(541) 내에 삽입가능하고 그 디스켓 드라이브는 콘트롤러(540)에 의해 버스(530)에 연결된다. 유사하게, CD ROM(547)은 CD ROM 드라이브(546) 내에 삽입가능하고 그 CD ROM 드라이브는 콘트롤러(545)에 의해 버스(530)에 연결된다. 하드 디스크(552)는 콘트롤러(550)에 의해 버스(530)에 연결된 고정형 디스크 드라이브(551)의 부분이다. 비록 저장 기기들(예: 디스켓)에 대한 기존의 용어들이 본 발명의 원리에 따른 시스템에 관한 본 설명에서 활용되어지고 있지만, 그 저장 기기들 중 일부 또는 전부는 본 발명의 원리에 따라 칼코게나이드-기반 비휘발성 메모리를 사용하여 구현될 수도 있다. 이동식 스토리지는 저장 매체로서 본 발명의 원리에 따른 칼코게나이드-기반 비휘발성 메모리를 활용하는 비휘발성 저장 콤포넌트, 이를테면 썸 드라이브(thumb drive)로 제공될 수도 있다. 디스크나 CD ROM 또는 썸 드라이브 등과 같은 기존의 이동식 메모리에 대한 "플러그 앤 플레이"(plug and play) 대용물로서 칼코게나이드-기반 비휘발성 메모리를 사용하는 저장 시스템들은, 예컨대 콘트롤러들(540, 545, 550)과 같은 콘트롤러들에 대하여 트랜스패런트 인터페이스(transparent interface)를 제공하도록 현존 콘트롤러들을 에뮬레이팅(emulating)할 수도 있다.
시스템(500)에 대한 사용자 입력은 다수의 기기들 중 어느 것에 의해서도 제공될 수 있다. 예를 들어, 키보드(556) 및 마우스(557)가 콘트롤러(555)에 의해 버스(530)에 연결된다. 마이크로폰 및/또는 스피커 양자 모두로서 기능할 수도 있는 오디오 트랜스듀서(audio transducer, 596)가 예시된 바와 같이 오디오 콘트롤러(597)에 의해 버스(530)에 연결된다. 다른 입력 기기들, 이를테면 펜(pen) 및/또는 타블로이드(tabloid)가 입력 기기로서의 사용을 위해 요구되는 적절한 콘트롤러와 소프트웨어 및 버스(530)에 연결될 수도 있다. DMA 콘트롤러(560)는, 이전에 기술된 바와 같이 본 발명의 원리에 따라 칼코게나이드-기반 비휘발성 메모리 기기들을 전체에서 또는 부분에서 사용하여 구현될 수도 있는 RAM(510)에 대하여 직접 메모리 액세스(direct memory access)를 수행하기 위해 제공된다. 디스플레이(570)를 제어하는 비디오 콘트롤러(565)에 의해 비주얼 디스플레이가 생성된다. 디스플레이(570)는 주어진 응용예에 적합한 어떤 사이즈나 기술로도 이루어질 수 있다.
예를 들어 셀룰러 전화기나 휴대용 엔터테인먼트 시스템 구현에서, 디스플레이(570)는 하나 이상의 상대적으로 작은(예를 들어, 사이드 당 몇 인치의 차수) LCD 디스플레이들을 포함할 수도 있다. 대규모 데이터 저장 시스템에서, 디스플레이는 예를 들어 대규모 멀티-스크린, 액정 표시 장치(LCD), 또는 유기 발광 다이오드(organic light emitting diode; OLED) - 양자점(quantum dot) OLED를 포함 - 로서 구현될 수도 있다.
시스템(500)은 또한 버스(591) 및 네트워크(595)에 의해 도식적으로 예시된 로컬 영역 네트워크(local area network; LAN) 또는 광역 네트워크(wide area network; WAN)에 그 시스템을 상호연결될 수 있게 해 주는 통신 어댑터(590)를 포함할 수도 있다. 입력 인터페이스(599)는 사용자가 정보를 - 그 정보가 명령 및 콘트롤, 데이터 또는 다른 타입의 정보이든 간에 - 시스템(500)으로 발송할 수 있게 해 주도록 입력 기기(593)와 함께 동작한다. 그 입력 기기 및 인터페이스는 조이스틱, 터치-패드, 터치-스크린, 음성-인식 기기, 또는 다른 알려진 입력 기기와 같은 다수의 일반적인 인터페이스 기기들 중 어느 것이라도 가능하다. 본 발명의 원리에 따른 시스템의 몇몇 실시예들에서, 어댑터(590)는 트랜시버(573) 및 안테나(575)와 동작하여 예를 들어 셀룰러 전화기, RFID 및 와이파이(wifi) 컴퓨터 구현들에서 무선 통신을 제공할 수도 있다.
시스템(500)의 동작은 일반적으로 운영 체제 소프트웨어에 의해 제어되고 통합조정된다. 운영 체제는 시스템 자원들의 할당을 제어하고 다른 무엇보다도 프로세싱 스케줄링, 메모리 관리, 네트워킹 및 I/O 서비스들와 같은 작업들을 수행한다. 특히, 시스템 메모리에 상주하며 CPU(505) 상에서 실행되는 운영 체제는 시스템(500)의 다른 요소들의 동작을 통합조정한다.
본 발명의 원리에 따른 시스템(500)의 예시적인 핸드헬드 전자 기기 실시예들, 이를테면 셀룰러 전화기, PDA, 디지털 구성기(organizer), 랩탑 컴퓨터, 핸드헬드 정보 기기, 핸드헬드 엔터테인먼트 기기 이를테면 음악 및/또는 비디오를 플레이하는 기기에서, 이를테면 관련 기술분야에서 알려진 것들인 소규모 입력 기기, 이를테면 키패드, 기능 키(function key) 및 소프트 키(soft key)가 예를 들어 콘트롤러(555), 키보드(556) 및 마우스(557) 대신에 대용될 수 있다. 송신기, 레코딩 기능 등을 가진 실시예들은 또한 마이크로폰 입력을 포함할 수도 있다 (미도시).
본 발명의 원리에 따른 시스템(500)의 예시적인 RFID 트랜스폰더 구현에서, 안테나(575)는 주파수(F1)에서 기지국으로부터의 문의(interrogation) 신호를 인터셉트하도록 구성될 수도 있다. 그때 인터셉트된 문의 신호는 신호 F1 을 받아들이고 모든 다른 것들을 거절하는 동조 회로(미도시)에 전해질 것이다. 그리고 나서 그 신호는 트랜시버(573)에게로 전달되는데 그 트랜시버에서는 그 문의 신호를 포함하는 캐리어 F1의 변조들이 공지된 방식으로 탐지되고, 증폭되며 형태가 정해진다. 그리고 나서 탐지된 문의 신호는 디코더 및 로직 회로 - 이는 예를 들어 저 전력 어플리케이션에서 개별 로직으로서, 또는 이전에 기술된 바와 같이 마이크로프로세서/메모리 조합으로서 구현될 수도 있음 - 로 전달된다. 문의 신호 변조들은 본 발명의 원리에 따라 칼코게나이드-기반 비휘발성 메모리로부터 데이터를 독출하거나 그 메모리 내로 데이터를 쓰는 것 중 어느 한 쪽을 수행하기 위한 코드를 정의할 수도 있다. 이 예시적인 실시예에서, 메모리로부터 독출된 데이터는 제2 캐리어 주파수 F2에서 안테나(575) 상에서 "응답"(answerback) 신호로서 트랜시버(573)에 전송된다. 수동 RFID 시스템에서 전력은 문의 신호로부터 유도되고 그리고 이를테면 본 발명의 원리에 따라 칼코게나이드-기반 비휘발성 메모리에 의해 제공되는 메모리는 이러한 용도에 특히 잘 맞는다.
본 출원에서의 실시예들을 사용함에 있어서, 콘트롤러(940) 또는 CPU는 메모리 콘트롤러 또는 Ram(910)이나 Rom(915)과 같은 시스템 메모리에 전자 키를 발송하여, 메모리를 2차에서 4차로 변경시킴으로써, 메모리의 양은 두 배가 되지만 사용되는 타이밍은 더 느려지게 할 수 있다 (이를테면 읽기의 경우 2x 및 쓰기의 경우 10x). 이러한 변경은 모드(Mode, 114)로의 일정 핀들의 접속을 변경시킴으로써, 또는 전자 키의 사용과 같이, 모드(Mode, 114)를 구동시키는 전자 제어 하의 필드에서 행해질 수 있다.

Claims (10)

  1. 상 변화 메모리 셀(phase change memory cell);
    상기 상 변화 메모리 셀에 대한 액세스 모드들의 선택과 관련된 정보를 수신하여 저장하도록 구성된 모드-선택 회로; 및
    상기 모드-선택 회로에 의해 저장된 모드 선택에 따라 상기 상 변화 메모리 셀에 액세스하도록 구성된 액세스 회로를 포함하는 장치.
  2. 제1항에 있어서,
    상기 액세스 회로는, 각각의 액세스 모드가 그것과 연관된 고유한 개수의 셀 저장 레벨(cell storage level)들을 갖는 복수의 액세스 모드들 중에서 구성가능한(configurable), 장치.
  3. 제1항에 있어서,
    프로그래밍 전류 진폭은 상기 모드 선택에 종속적인, 장치.
  4. 제1항에 있어서,
    프로그래밍 전류 지속기간 또는 트레일링 에지 레이트(trailing edge rate)는 상기 모드 선택에 종속적인, 장치.
  5. 제1항에 있어서,
    일련의 프로그래밍 전류 펄스들의 개수, 지속기간, 주파수, 형상 또는 진폭은 상기 모드 선택에 종속적인, 장치.
  6. 프로그램가능 저항성 메모리(programmable resistance memory)와 연관된 회로에 모드 선택 정보를 저장하는 단계; 및
    상기 저장된 모드 선택 정보에 따라 상기 프로그램가능 저항성 메모리에 액세스하는 단계를 포함하는 방법.
  7. 제6항에 있어서,
    상기 프로그램가능 저항성 메모리에 액세스하는 단계는, 상기 저장된 모드 선택 정보와 연관된 저장 레벨들의 개수에 따라 상기 메모리에 액세스하는 것을 포함하는, 방법.
  8. 제6항에 있어서,
    상기 모드 선택 정보를 저장하는 단계는, 프로그램가능 저항성 메모리의 서로 다른 세그먼트들에 대하여 모드 선택 정보를 저장하는 단계를 또한 포함하며 그리고
    상기 프로그램가능 저항성 메모리에 액세스하는 단계는, 상기 메모리의 각 세그먼트에 대하여 저장된 모드 선택 정보에 따라 상기 메모리의 서로 다른 세그먼트들에 액세스하는 것을 포함하는, 방법.
  9. 제6항에 있어서,
    상기 액세스하는 단계는, 상기 메모리의 한 부분에서 제1 동작 속도의 특징을 갖는 하나 이상의 합금들을 포함하는 프로그램가능 저항성 메모리에 액세스하며 그리고 상기 메모리의 제2 부분에서 제2 동작 속도의 특징을 갖는 하나 이상의 합금들을 포함하는 프로그램가능 저항성 메모리에 액세스하는 단계를 또한 포함하는, 방법.
  10. 제9항에 있어서,
    서로 다른 합금들을 포함하는 프로그램가능 저항성 메모리 부분들에 액세스하는 상기 단계는 메모리의 서로 다른 층들 상에 위치한 프로그램가능 저항성 메모리 부분들에 액세스하는 단계를 포함하는, 방법.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8331168B2 (en) * 2009-04-30 2012-12-11 International Business Machines Corporation Increased capacity heterogeneous storage elements
KR101678886B1 (ko) * 2009-11-25 2016-11-23 삼성전자주식회사 멀티-레벨 상변환 메모리 장치 및 그 구동 방법
US8750032B2 (en) 2010-04-28 2014-06-10 Hitachi, Ltd. Semiconductor recording device
US8634235B2 (en) * 2010-06-25 2014-01-21 Macronix International Co., Ltd. Phase change memory coding
US8570799B2 (en) * 2011-08-16 2013-10-29 Intel Mobile Communications GmbH Magnetic random access memory with conversion circuitry
US9384810B2 (en) * 2012-08-10 2016-07-05 Qulacomm Incorporated Monolithic multi-channel adaptable STT-MRAM
CN103716152B (zh) * 2013-12-25 2017-04-26 敖海 一种基于工艺偏差的芯片密钥产生方法及其电路
WO2015167438A1 (en) * 2014-04-28 2015-11-05 Hewlett-Packard Development Company, L.P. Multimodal memristor memory
TWI727960B (zh) * 2015-07-21 2021-05-21 美商愛德斯托科技公司 具形成於位元線下共用導體之具可程式阻抗元件記憶體裝置
US9613696B1 (en) * 2015-12-16 2017-04-04 Stmicroelectronics International N.V. Memory device including decoder for a program pulse and related methods
US10373682B2 (en) 2017-12-27 2019-08-06 Sandisk Technologies Llc Write set operation for memory device with bit line capacitor drive
US10454025B1 (en) 2018-06-13 2019-10-22 International Business Machines Corporation Phase change memory with gradual resistance change
KR20200123898A (ko) * 2019-04-22 2020-11-02 삼성전자주식회사 상이한 동작 모드들에서 동작하는 뱅크들을 포함하는 불휘발성 메모리 장치, 메모리 컨트롤러의 동작 방법, 및 불휘발성 메모리 장치 및 메모리 컨트롤러를 포함하는 저장 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6097637A (en) * 1994-06-02 2000-08-01 Intel Corporation Dynamic single bit per cell to multiple bit per cell memory
KR100781550B1 (ko) * 2006-11-08 2007-12-03 삼성전자주식회사 상변화 메모리 장치 및 그 파이어링 방법

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0601068B1 (en) * 1991-08-19 2002-10-16 Energy Conversion Devices, Inc. Electrically erasable, directly overwritable, multibit single cell memory elements and arrays fabricated therefrom
US6798420B1 (en) * 1998-11-09 2004-09-28 Broadcom Corporation Video and graphics system with a single-port RAM
US6661422B1 (en) * 1998-11-09 2003-12-09 Broadcom Corporation Video and graphics system with MPEG specific data transfer commands
US7471556B2 (en) * 2007-05-15 2008-12-30 Super Talent Electronics, Inc. Local bank write buffers for accelerating a phase-change memory
US6631085B2 (en) * 2000-04-28 2003-10-07 Matrix Semiconductor, Inc. Three-dimensional memory array incorporating serial chain diode stack
US6501111B1 (en) * 2000-06-30 2002-12-31 Intel Corporation Three-dimensional (3D) programmable device
US6314020B1 (en) * 2000-09-29 2001-11-06 Motorola, Inc. Analog functional module using magnetoresistive memory technology
JP2003022687A (ja) * 2001-07-09 2003-01-24 Mitsubishi Electric Corp 半導体記憶装置
KR100610014B1 (ko) * 2004-09-06 2006-08-09 삼성전자주식회사 리키지 전류 보상 가능한 반도체 메모리 장치
KR100744114B1 (ko) * 2005-05-12 2007-08-01 삼성전자주식회사 상 변화 메모리 장치 및 그 워드라인 구동방법
JP2006351061A (ja) * 2005-06-14 2006-12-28 Matsushita Electric Ind Co Ltd メモリ回路
KR100674983B1 (ko) * 2005-07-13 2007-01-29 삼성전자주식회사 구동전압 레벨을 변경할 수 있는 상 변화 메모리 장치
JP4791806B2 (ja) * 2005-11-21 2011-10-12 株式会社東芝 半導体記憶装置及びそのデータ書き込み方法
KR101261008B1 (ko) * 2007-08-14 2013-05-06 삼성전자주식회사 3-레벨 비휘발성 메모리 셀을 포함하는 비휘발성 메모리장치의 구동 방법 및 그 방법을 사용하는 비휘발성 메모리장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6097637A (en) * 1994-06-02 2000-08-01 Intel Corporation Dynamic single bit per cell to multiple bit per cell memory
KR100781550B1 (ko) * 2006-11-08 2007-12-03 삼성전자주식회사 상변화 메모리 장치 및 그 파이어링 방법

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