TWI502741B - 具有高性能通道之半導體裝置 - Google Patents

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Description

具有高性能通道之半導體裝置
本揭示內容係關於半導體裝置，且更特定言之係關於一種金屬氧化物半導體(MOS)裝置，且更特定言之係關於一種具有一高性能通道之碳化矽(SiC)MOS裝置。
本發明在美國陸軍研究實驗室(Army Research Laboratory)授予的合同第W911NF-04-2-0021號下，由政府支助進行。美國政府對本發明擁有權利。
圖1圖解說明一種習知碳化矽(SiC)金屬氧化物半導體場效應電晶體(MOSFET)10。如圖解說明，該SiC MOSFET 10包含：一p型SiC基板12，其習知係4H-SiC；一第一n+井14，其形成該SiC MOSFET 10之一源極區域；一第二n+井16，其形成該SiC MOSFET 10之一汲極區域；及一閘極氧化物18，其如展示般加以配置。在該第一n+井14上方形成一金屬源極接點20以提供該SiC MOSFET 10之一源極接點。同樣地，在該第二n+井16上方形成一金屬汲極接點22以提供該SiC MOSFET 10之一汲極接點。最後，在該閘極氧化物18上形成一閘極接點24。該閘極接點24可由多晶矽或一金屬(舉例而言，諸如鋁(Al))形成。在操作中，當將一正閘極電壓施加於該閘極接點24時，在形成該SiC MOSFET 10之源極區域與汲極區域之n+井14與n+井16之間產生一n型反轉通道。當閘極電壓大於該SiC MOSFET 10之一接通或臨限值電壓時，電流自該SiC MOSFET 10之源極區域流動至汲極區域。
關於SiC MOSFET 10之一問題在於，其在處於接通狀態時具有低電流，此歸因於：(1)SiC在小於5 cm2 V-1 s-1 範圍中之低電子遷移率；及(2)在SiC基板12及閘極氧化物18之界面附近的懸鍵及表面陷阱。因此，該SiC MOSFET 10之一接通電阻係高的。一種增大一MOSFET中之電子遷移率之做法係在MOSFET之源極區域與汲極區域之間的基板表面處形成一n型(對於n型MOSFET)反摻雜或埋入式通道，其中經由將離子植入至基板表面中或磊晶生長(即，再生長)而形成該反摻雜通道。然而，雖然此等習知反摻雜或埋入式通道增大載子遷移率，但是其等亦實質上減小MOSFET之接通或臨限值電壓。具體言之，對於相同反摻雜或埋入式通道厚度，臨限值電壓隨著該反摻雜或埋入式通道之摻雜濃度的增大而減小。因而，對於必須係正常關斷裝置(即，具有明顯正接通或臨限值電壓)之高功率SiC MOS裝置而言，此等習知反摻雜或埋入式通道係不可接受的。
因此，需要一種當處於一接通狀態時具有高通道電流同時保持正常關斷行為之MOS裝置及其製造之方法。
本發明揭示具有一高性能通道之半導體裝置及其製造方法。較佳地，半導體裝置係金屬氧化物半導體(MOS)裝置且更佳地，半導體裝置係碳化矽(SiC)MOS裝置。在一實施例中，一半導體裝置包含：一第一導電類型之一SiC基板；一第二導電類型之一第一井；該第二導電類型之一第二井；及該第二導電類型之一表面擴散通道，其形成在該第一井與該第二井之間的半導體裝置之表面處。該表面擴散通道之一深度及摻雜濃度經控制以當處於接通狀態時提供相比於不具有表面擴散通道之相同半導體裝置之半導體裝置之增大載子遷移率，同時保持正常關斷行為。在一實施例中，該半導體裝置係一n通道裝置，且該表面擴散通道係藉由使磷(P)擴散至SiC基板之表面中而形成。在一較佳實施例中，P係自P2 O5 源通過形成在SiC基板之表面上之一絕緣層擴散至該SiC基板之表面中。
在另一實施例中，一半導體裝置包含：一第一導電類型之一SiC基板；一第二導電類型之一第一井；該第二導電類型之一第二井；及該第二導電類型之一表面擴散通道，其取決於該半導體裝置是否係一p型通道裝置或n型通道裝置藉由使一第一III/V族元素擴散至SiC基板之表面中而形成在該第一井與該第二井之間的半導體裝置之表面處。該半導體裝置亦包含在該表面擴散通道上方之一控制接點氧化物(例如，一閘極氧化物)，在該控制接點氧化物中併入一或多個第二III/V族元素。在一實施例中，該半導體裝置係一n型通道裝置，且第一III/V族元素及第二III/V族元素係第一V族元素及第二V族元素，舉例而言諸如P、氮(N)、砷(As)、銻(Sb)或鉍(Bi)。在一較佳實施例中，擴散至SiC基板之表面中以形成表面擴散通道之第一V族元素係P，且併入該控制接點氧化物中之一或多個第二V族元素包含N。
熟習此項技術者在結合隨附圖式閱讀較佳實施例之下文詳細描述之後將了解本揭示內容之範疇且實現本揭示內容之額外態樣。
併入本說明書中且形成本說明書之一部分之隨附圖式圖解說明本揭示內容之若干態樣，且連同描述來解釋本揭示內容之原理。
下文陳述的實施例表示使熟習此項技術者能實踐該等實施例且圖解說明實踐該等實施例之最佳模式之必要資訊。在按照隨附圖式閱讀下文描述之後，熟習此項技術者將瞭解本揭示內容之概念且將認知本文未特定討論此等概念之應用。應瞭解，此等概念及應用落於本揭示內容及隨附申請專利範圍之範疇內。
應瞭解，儘管本文可使用術語第一、第二等以描述各種元件，但是此等元件不應受限於此等術語。此等術語僅係用以辨別一元件與另一元件。例如，在不脫離本揭示內容之範疇之情況下，一第一元件可稱為一第二元件，且相似地，一第二元件可稱為一第一元件。如本文使用，術語「及/或」包含相關聯列舉項目之一或多者之任何及所有組合。
應瞭解，當一元件(諸如一層、區域或基板)係稱為「處於」另一元件上或「延伸至」另一元件上時，該元件可直接在另一元件上或直接延伸至另一元件上或者亦可存在中介元件。相比之下，當一元件係稱為「直接處於」另一元件上或「直接延伸至」另一元件上時，不存在中介元件。亦應瞭解，當一元件係稱為「連接」或「耦合」至另一元件時，該元件可直接連接或耦合至另一元件或者可存在中介元件。相比之下，當一元件係稱為「直接連接」或「直接耦合」至另一元件時，不存在中介元件。
本文可使用相對術語(諸如「下方」或「上方」或者「上」或「下」或者「水平」或「垂直」)以描述如在圖中圖解說明的一元件、層或區域與另一元件、層或區域之一關係。應瞭解，此等術語及上文論述的術語意欲除包含圖中描繪的定向之外亦包含裝置之不同定向。
本文使用的術語僅為了描述特定實施例之目的且並非意欲限制本揭示內容。如本文使用，單數形式「一」、「一個」及「該」意欲亦包含複數形式，除非背景內容另有清楚指示。應進一步瞭解，當本文使用術語「包括」(「comprises」、「comprising」)及/或「包含」(「includes」、「including」)時，該等術語指定敘述的特徵、整數、步驟、操作、元件及/或組件之存在，但不排除存在或添加一或多個其他特徵、整數、步驟、操作、元件、組件及/或其等之群組。
除非另有定義，否則本文使用的所有術語(包含技術及科學術語)具有相同於本揭示內容所屬技術的一般人員通常所理解之意義。應進一步瞭解，本文使用的術語應解釋為具有與其等在本說明書之背景內容及相關技術中的意義一致之意義，且不應以理想化或過於正式之含義來解釋，除非本文明確地如此定義。
本發明揭示高性能金屬氧化物半導體(MOS)裝置及其製造方法。較佳地，MOS裝置係碳化矽(SiC)MOS裝置。然而，本揭示內容不限於此。如下文詳細描述，在一實施例中，一MOS裝置包含具有一深度及摻雜濃度之一表面擴散通道層，該深度及摻雜濃度經控制以明顯改良該MOS裝置之通道遷移率同時保持正常關斷行為。如本文使用，當將零伏特(0 V)施加於一MOS裝置之一控制接點(例如，一閘極接點)時，若該MOS裝置傳導小於或等於該MOS裝置之額定電流之1/10,000，則該MOS裝置係正常關斷。在另一實施例中，取決於MOS裝置是否係一p通道或n通道裝置，將III族元素或V族元素之一組合併入一控制接觸絕緣體(例如，閘極氧化物)中(亦即，針對p通道MOS裝置之III族元素之一組合或針對n通道MOS裝置之V族元素之一組合)。併入該控制接點絕緣體中之III/V族元素之組合增大該MOS裝置之一接通狀態電流，藉此減小該MOS裝置之一接通電阻。作為III/V族元素併入該控制接點氧化物中之部分，可在該MOS裝置中形成一表面擴散通道，其中該表面擴散通道之深度及摻雜濃度經控制以增大該MOS裝置之通道遷移率同時保持正常關斷行為。
圖2圖解說明根據本揭示內容之一實施例之一SiC金屬氧化物半導體場效應電晶體(MOSFET)26。應注意，雖然下文論述集中於SiC MOSFET 26，但是本揭示內容不限於此。本文描述之用於改良SiC MOSFET 26之性能之概念同樣可應用於其他類型的MOS裝置(例如，垂直MOSFET、橫向MOSFET、高功率MOSFET、低功率MOSFET，諸如用於邏輯及/或類比電路、絕緣閘極雙極性電晶體(IGBT)、MOS控制閘流體或類似物之該等者)。此外，雖然本文之論述集中於將SiC及具體言之4H-SiC用作為MOS裝置之基板，但是本揭示內容不限於此。
如圖解說明，SiC MOSFET 26包含：一p型SiC基板28、一第一n+井30，其形成該SiC MOSFET 26之一源極區域；一第二n+井32，其形成該SiC MOSFET 26之一汲極區域；及一閘極氧化物34，其如展示般加以配置。在此實施例中，該SiC MOSFET 26係一n通道裝置(亦即，具有一p型基板及n型通道)。該SiC基板28較佳由4H-SiC形成。又，該SiC基板28可具有任何適合的摻雜位準，舉例而言諸如在1e15至1e18 cm-3 且包含1e15至1e18 cm-3 之範圍中之一摻雜位準。在該第一n+井30上方形成一金屬源極接點36以提供該SiC MOSFET 26之一源極接點。同樣地，在該第二n+井32上方形成一金屬汲極接點38以提供該SiC MOSFET 26之一汲極接點。該源極接點36及該汲極接點38係歐姆接點。在該閘極氧化物34上形成一閘極接點40。該閘極接點40可由多晶矽(例如，摻雜有磷(P)之多晶矽)或一金屬(例如，鋁(Al))形成。
如下文詳細描述，SiC MOSFET 26亦包含一表面擴散通道42。該表面擴散通道42係該SiC基板28之已經由使一所要摻雜劑擴散至SiC基板28之表面中而反摻雜成n型之一區域(亦即，該SiC基板28之已自p型反摻雜成n型之一區域)。該表面擴散通道42至該SiC基板28中之一深度及該表面擴散通道42之一摻雜濃度經控制使得相比於不具有表面擴散通道42之相同SiC MOSFET 26之載子遷移率，該SiC MOSFET 26之通道中之載子遷移率大幅度增大同時保持正常關斷行為。更具體言之，表面擴散通道42經形成使得該表面擴散通道42係薄的(例如，小於1000埃或更佳地小於500埃)且具有一高摻雜濃度(例如，大於5e17 cm-3 )。因為該表面擴散通道42係薄的且具有一高摻雜濃度，所以相比於習知SiC MOSFET(例如，圖1之SiC MOSFET 10)，該表面擴散通道42大幅度增大該SiC MOSFET 26之載子遷移率同時維持正常關斷行為(亦即，具有一明顯正接通或臨限值電壓)。在一實施例中，該SiC MOSFET 26之載子遷移率係增大至大於約50 cm2 V-1 s-1 同時保持正常關斷行為。
在較佳實施例中，表面擴散通道42具有在5e11 cm-2 至5e13 cm-2 且包含5e11 cm-2 至5e13 cm-2 之範圍中之一劑量(亦即，深度×摻雜濃度)。更佳地，該表面擴散通道42具有在5e11 cm-2 至5e13 cm-2 且包含5e11 cm-2 至5e13 cm-2 之範圍中之一劑量(亦即，深度×摻雜濃度)且該表面擴散通道42之深度小於或等於500埃。典型地，對於相同深度，SiC MOSFET 26之臨限值電壓隨著摻雜濃度的增大而減小，此繼而引起該SiC MOSFET 26遠離正常關斷行為。然而，本發明者已發現當該表面擴散通道42之深度小於或等於500埃時，該SiC MOSFET 26之臨限值電壓明顯較少受摻雜濃度變更之影響。因而，當該表面擴散通道42之深度小於或等於500埃時，可在不明顯影響該SiC MOSFET 26之臨限值電壓之情況下增大該表面擴散通道42之摻雜濃度且因此增大該SiC MOSFET 26之載子遷移率，使得維持正常關斷行為。
在一例示性實施例中，第一n+井30及第二n+井32自SiC基板28之表面延伸至在2000埃至3000埃且包含2000埃至3000埃之範圍中之一深度且具有在1e19 cm-3 至1e21 cm-3 且包含1e19 cm-3 至1e21 cm-3 之範圍中之一摻雜濃度，且表面擴散通道42自該SiC基板28之表面延伸至小於1000埃之一深度且具有大於1e18 cm-3 之一摻雜濃度，使得該表面擴散通道42之劑量係在5e11 cm-2 至5e13 cm-2 且包含5e11 cm-2 至5e13 cm-2 之範圍中。在另一例示性實施例中，第一n+井30及第二n+井32自該SiC基板28之表面延伸至在2000埃至3000埃且包含2000埃至3000埃之範圍中之一深度且具有在1e19 cm-3 至1e21 cm-3 且包含1e19 cm-3 至1e21 cm-3 之範圍中之一摻雜濃度，且該表面擴散通道42自該SiC基板28之表面延伸至小於500埃之一深度且具有大於1e18 cm-3 之一摻雜濃度，使得該表面擴散通道42之劑量係在5e11 cm-2 至5e13 cm-2 且包含5e11 cm-2 至5e13 cm-2 之範圍中。在另一例示性實施例中，該表面擴散通道42具有約400埃之一深度及大於1e18 cm-3 之一摻雜濃度，使得該表面擴散通道42之劑量係在5e11 cm-2 至5e13 cm-2 且包含5e11 cm-2 至5e13 cm-2 之範圍中。尤其在SiC中，此一薄及高度摻雜反摻雜或埋入式通道極難使用習知技術(亦即，離子植入或磊晶再生長)來獲得。注意，表面擴散通道42不存在理論最小深度。然而，從實踐立場來看且在一例示性實施例中，該表面擴散通道42具有約300埃之一最小深度。應注意，在先前提及的例示性實施例中，該表面擴散通道42之摻雜濃度大於1e13 cm-3 。然而，在又另一實施例中，該表面擴散通道42之摻雜濃度大於5e17 cm-3 。
圖3A至圖3G以圖形圖解說明根據本揭示內容之一第一實施例之用於製造圖2之SiC MOSFET 26之一程序。該程序開始於如在圖3A中圖解說明的SiC基板28。在此實施例中，該SiC基板28係一p型4H-SiC基板，其具有在1e15 cm-3 至1e18 cm-3 且包含1e15 cm-3 至1e18 cm-3 之範圍中之一摻雜濃度。如在圖3B中圖解說明，第一n+井30及第二n+井32係經由離子植入而形成在該SiC基板28中。再者，該第一n+井30及該第二n+井32形成該SiC MOSFET 26之源極區域及汲極區域。在此實施例中，該第一n+井30及該第二n+井32具有在2000埃至3000埃且包含2000埃至3000埃之範圍中之一深度(dw )。然而，本揭示內容不限於此。如一般技術者在閱讀本揭示內容之後將了解，可取決於特定實施方案而使用其他深度。此外，在此實施例中，該第一n+井30及該第二n+井32具有在1e19 cm-3 至1e21 cm-3 且包含1e19 cm-3 至1e21 cm-3 之範圍中之一摻雜濃度。
接著，如在圖3C中圖解說明，在SiC基板28之表面上形成氧化物層44。注意，雖然在本文描述的實施例中使用氧化物層44，但可使用其他類型的絕緣材料或絕緣體。例如，可使用一高K介電材料層而非使用氧化物層44。如下文描述，厚度(tOX )較佳係一預定厚度，其經選擇以控制SiC MOSFET 26之表面擴散通道42之一深度。在一實施例中，該氧化物層44係經由一熱氧化程序而形成的二氧化矽(SiO2 )層。在另一實施例中，經由一沈積程序(舉例而言，諸如低壓化學氣相沈積(LPCVD)、電漿增強型化學氣相沈積(PECVD)、原子層沈積(ALD)或類似沈積)而沈積該氧化物層44。此外，雖然在一例示性實施例中該氧化物層44之厚度(tOX )可改變，但是該氧化物層44之厚度(tOX )係300埃至1000埃。在另一例示性實施例中，該氧化物層44之厚度(tOX )為約500埃。
接著，如在圖3D中圖解說明，使P通過氧化物層44擴散至SiC基板28之表面中以形成SiC MOSFET 26之表面擴散通道42。注意，雖然在此實施例中使P擴散至該SiC基板28之表面中，但是本揭示內容不限於此。可替代地使一些其他V族元素(例如，氮(N)或砷(As))通過氧化物層44而擴散至SiC基板28中以形成表面擴散通道42。在較佳實施例中，藉由在富含P的環境中退火圖3D之結構(亦即，該SiC基板28及形成在該SiC基板28上之氧化物層44)而使P擴散至該SiC基板28之表面中。在一實施例中，富含P環境係P2 O5 環境。在另一實施例中，富含P環境係POCl3 環境。退火程序之參數(諸如(但不限於)溫度及時間)連同該氧化物層44之厚度(tOX )一起經控制使得表面擴散通道42具有一所要深度(亦即，厚度)及一所要摻雜濃度。該表面擴散通道42之所要深度及所要摻雜濃度係使得該表面擴散通道42明顯增大SiC MOSFET 26之載子遷移率同時保持正常關斷行為。應注意，在一替代實施例中，可在使P擴散至SiC基板28之表面中之前蝕刻該氧化物層44，使得P之擴散透過該SiC基板28之蝕刻表面而發生。
繼形成表面擴散通道42之後，氧化物層44富含P。在此實施例中，如在圖3E中圖解說明般移除該氧化物層44。可使用任何適合技術(諸如(但不限於)蝕刻)來移除該氧化物層44。此時，若需要或期望摻雜劑之進一步活化，則可執行額外更高溫退火。亦可使用額外高溫(舉例而言，諸如高達攝氏1300度或攝氏1400度之一溫度)退火以引起P進一步擴散至SiC基板28中。在此情況中，此擴散後退火步驟之溫度及時間量可為可用以控制表面擴散通道42之深度及摻雜濃度之一額外參數。
接著，如在圖3F中圖解說明，在SiC基板28之表面上形成一新氧化物層46。可經由沈積、熱氧化或其等之一組合(例如，組合一沈積氧化物之薄的熱生長氧化物)而形成該新氧化物層46。例如，該新氧化物層46可係SiO2 。然而，可替代地使用其他絕緣體，舉例而言諸如一高K介電材料。在此實施例中，如在圖3G中圖解說明，接著，藉由蝕刻該新氧化物層46以形成閘極氧化物34且接著使用習知程序來形成源極接點36、汲極接點38及閘極接點40而完成SiC MOSFET 26之製造。再者，該源極接點36及該汲極接點38較佳由一金屬形成，且該閘極接點40較佳由一金屬或多晶矽形成。
圖4圖解說明根據本揭示內容之一實施例之用於形成表面擴散通道42之P2 O5 退火程序。如圖解說明，藉由將圖3D之半導體晶圓(亦即，其上已形成氧化物層44之SiC基板28)放置在一舟皿或相似機構中而執行該P2 O5 退火程序使得該氧化物層44相鄰於一P2 O5 圓板47。如圖解說明，該舟皿可經組態以容納多個半導體晶圓及P2 O5 圓板47。該等P2 O5 圓板47通常係P2 O5 與Si、鈰(Ce)、鑭(La)、Al、鉭(Ta)或類似物之氧化物之複合物。當加熱時，此等材料分解成P2 O5 及擴散至周圍環境中之其他氣態副產物。接著，在一惰性氣體(例如，N2 )的存在下，將該舟皿放置在一爐(例如，一爐管)中且加熱至一預定溫度達一預定時間量。較佳地，該預定溫度及預定時間量連同該氧化物層44之厚度(tOX )一起經選擇使得起因於P2 O5 退火程序之表面擴散通道42具有所要深度及所要摻雜濃度。換言之，該預定溫度及預定時間量經選擇使得P擴散通過該氧化物層44且進入SiC基板28之表面中達所要深度及所要摻雜濃度。例如，該預定溫度可係在攝氏950度至攝氏1100度且包含攝氏950度至攝氏1100度之範圍中。在一例示性實施例中，如在圖5中圖解說明，該氧化物層44之厚度(tOX )係近似500埃且在攝氏950度之一溫度下執行P2 O5 退火程序達4小時，此導致該表面擴散通道42具有近似400埃之一深度及大於1e18 cm-3 之一摻雜濃度。
圖6A至圖6H以圖形圖解說明根據本揭示內容之一第二實施例之用於製造圖2之SiC MOSFET 26之程序。一般言之，此程序係相同於上文描述的程序直至形成新氧化物層46。在此實施例中，將一V族元素(具體言之，N)併入新氧化物層46中。注意，N係例示性的。可替代地將其他類型的V族元素(例如，As、Sb及/或Bi)併入該新氧化物層46中。此外，可將兩個或兩個以上V族元素之一組合併入該新氧化物層46中。將N或(若干)其他V族元素併入該新氧化物層46中係藉由減少SiC基板28與閘極氧化物34之間之界面附近的懸鍵及表面陷阱之數目而增大SiC MOSFET 26之電流，此繼而減小該SiC MOSFET 26之接通電阻。
更具體言之，首先如在圖6A至圖6F中圖解說明，如上文關於圖3A至圖3F描述般進行製造程序以形成第一n+井30及第二n+井32、表面擴散通道42及新氧化物層46。接著，在此實施例中，在一富含N的環境中退火結構(亦即，包含在圖6G中圖解說明的新氧化物層46之SiC基板28)使得將N併入該新氧化物層46中。在此特定實施例中，該結構係在一氧化氮(NO)環境中依在攝氏1100度至攝氏1300度且包含攝氏1100度至攝氏1300度之範圍中之一溫度退火達使N能擴散通過該新氧化物層46而到達且可能通過SiC基板28與該新氧化物層46之間的界面之一時間量。擴散至該新氧化物層46中之N使該新氧化物層46與該SiC基板28之界面附近的懸鍵及表面陷阱鈍化。藉由使該等懸鍵及表面陷阱鈍化，當處於接通狀態時所得SiC MOSFET 26之電流明顯增大。作為氣相退火之一替代，可使用離子植入以將N(或(若干)其他V族元素)併入該新氧化物層46中。接著，如在圖6H中圖解說明，藉由蝕刻該新氧化物層46以形成閘極氧化物34且接著使用習知程序來形成源極接點36、汲極接點38及閘極接點40而完成該SiC MOSFET 26之製造。再者，該源極接點36及該汲極接點38較佳由一金屬形成，且該閘極接點40較佳由一金屬或多晶矽形成。
圖7A至圖7F以圖形圖解說明根據本揭示內容之一第三實施例之用於製造圖2之SiC MOSFET 26之程序。此實施例係相似於圖6A至圖6H之實施例，但是繼P擴散之後富含P之氧化物層44係用作為閘極氧化物34而非沈積新氧化物層46。更具體言之，首先如在圖7A至圖7D中圖解說明，如上文關於圖3A至圖3D描述般形成第一n+井30及第二n+井32以及表面擴散通道42。接著，如在圖7E中圖解說明，在一富含N的環境中退火圖7D之結構。應注意，在此實施例中，歸因於P擴散以形成表面擴散通道42而富含P之氧化物層44係待用於閘極氧化物34且因此未經移除及用一新氧化物層來取代。因此，P係在SiC基板28與閘極氧化物34之界面處(亦即，在表面擴散通道42中)而包含於閘極氧化物34及SiC基板28兩者中。
在此特定實施例中，該結構係在NO環境中依在攝氏1100度至攝氏1300度且包含攝氏1100度至攝氏1300度之範圍中之一溫度退火達使N能擴散通過氧化物層44而到達且可能通過SiC基板28與氧化物層44之間的界面之一時間量。擴散至該氧化物層44中之N使該氧化物層44與該SiC基板28之界面附近的懸鍵及表面陷阱鈍化。藉由使該等懸鍵及表面陷阱鈍化，當處於接通狀態時所得SiC MOSFET 26之電流明顯增大。如在圖7F中圖解說明，接著藉由蝕刻該氧化物層44以形成閘極氧化物34且接著使用習知程序來形成源極接點36、汲極接點38及閘極接點40而完成該SiC MOSFET 26之製造。再者，該源極接點36及該汲極接點38較佳由一金屬形成，且該閘極接點40較佳由一金屬或多晶矽形成。
圖8A至圖8F以圖形圖解說明根據本揭示內容之一第四實施例之用於製造圖2之SiC MOSFET 26之程序。此實施例相似於圖6A至圖6H及圖7A至圖7F之實施例，但是其中在使磷擴散至SiC基板28中以形成表面擴散通道42之前執行在一富含N的環境(例如，NO環境)中退火。在P擴散之前於富含N的環境中退火引起該SiC基板28之表面處之破裂，此改良至該SiC基板28中之P擴散。
更具體言之，首先，如在圖8A至圖8C中圖解說明及上文關於圖3A至圖3C描述般形成第一n+井30及第二n+井32以及氧化物層44。接著，在此實施例中，如在圖8D中圖解說明，在一富含N的環境(例如，NO環境)中退火圖8C之結構使得將N併入氧化物層44中。再者，雖然在此實施例中利用N，但是可替代地使用除P以外的另一V族元素(例如，砷(As)、銻(Sb)或鉍(Bi))。接著，如在圖8E中圖解說明，依上文關於圖3D及圖4描述的方式使P通過氧化物層44而擴散至SiC基板28之表面中以形成表面擴散通道42。由於在P擴散之前在富含N的環境中退火，故該SiC基板28之表面破裂使得P能夠更容易地擴散至該SiC基板28之表面中。如在圖8F中圖解說明，接著藉由蝕刻該氧化物層44以形成閘極氧化物34且接著使用習知程序來形成源極接點36、汲極接點38及閘極接點40而完成該SiC MOSFET 26之製造。再者，該源極接點36及該汲極接點38較佳由一金屬形成，且該閘極接點40較佳由一金屬或多晶矽形成。
在一替代實施例中，繼圖8E中之P擴散之後，可移除氧化物層44且可用一新氧化物層(諸如新氧化物層46)取代該氧化物層44。接著，可依上文關於圖6E及圖6F描述的方式將一V族元素或V族元素之一組合併入該新氧化物層中。接著，可蝕刻該新氧化物層以形成閘極氧化物34。接著，製造源極接點36、汲極接點38及閘極接點40以完成SiC MOSFET 26。
圖9及圖10以圖形圖解說明根據一例示性實施例之SiC MOSFET 26之載子遷移率及汲極電流之改良。在此實施例中，根據圖7A至圖7F之程序製造SiC MOSFET 26，其中將富含P之氧化物層44利用為閘極氧化物34。如圖解說明，在15 V之一閘極電壓(其係一典型操作電壓)下，該SiC MOSFET 26之汲極電流比標準或習知SiC MOSFET之汲極電流大近似2倍且載子遷移率比標準或習知SiC MOSFET之載子遷移率大近似1.5或2倍。此外，對於在近似1 V至6 V之範圍中之一閘極電壓，該SiC MOSFET 26之載子遷移率大於50 cm2 V-1 s-1 。
圖11及圖12以圖形圖解說明根據另一例示性實施例之SiC MOSFET 26之載子遷移率及汲極電流。在此實施例中，根據圖3A至圖3G之程序製造該SiC MOSFET 26。如圖解說明，在20 V之一閘極電壓下，該SiC MOSFET 26之載子遷移率比標準SiC MOSFET之載子遷移率高約10%。又，自圖11顯而易見，對於SiC MOSFET 26，接通更急速且在1 nA下由傳導之開始加以定義的臨限值電壓高了0.5 V。應注意，如上文關於圖6A至圖6H描述，可藉由將一或多個V族元素併入新氧化物層46中而進一步增大汲極電流。
應注意，雖然本文之論述集中於包含表面擴散通道42之一MOS裝置(諸如SiC MOSFET 26)，但是本揭示內容不限於此。本文論述的概念亦可應用於其中需要或期望一相似高性能通道之其他半導體裝置。此外，在另一實施例中，可製造不具有表面擴散通道42之一MOS裝置(諸如，SiC MOSFET)，但是其中兩個或兩個以上V族元素之一組合(對於一n通道MOS裝置)或兩個或兩個以上III族元素之一組合(對於一p通道MOS裝置)係包含在閘極氧化物34中。如此做大幅度增大MOS裝置在處於接通狀態時之電流且因此大幅度減小該MOS裝置之接通電阻。例如，可使用上文概述的程序以在不形成一表面擴散通道42之情況下將P及N併入一MOS裝置之閘極氧化物34中(亦即，執行上文針對近似0之一表面擴散通道深度進行概述的程序)。
熟習此項技術者將認知對本揭示內容之較佳實施例之改良及修改。所有此等改良及修改係視為處在本文揭示的概念及以下申請專利範圍之範疇內。
10．．．碳化矽(SiC)金屬氧化物半導體場效應電晶體(MOSFET)
12．．．p型碳化矽(SiC)基板
14．．．第一n+井
16．．．第二n+井
18．．．閘極氧化物
20．．．金屬源極接點
22．．．金屬汲極接點
24．．．閘極接點
26．．．碳化矽(SiC)金屬氧化物半導體場效應電晶體(MOSFET)
28．．．p型碳化矽(SiC)基板
30．．．第一n+井
32．．．第二n+井
34．．．閘極氧化物
36．．．金屬源極接點
38．．．金屬汲極接點
40．．．閘極接點
42．．．表面擴散通道
44．．．氧化物層
46．．．新氧化物層
47．．．P2 O5 圓板
dw ．．．深度
tOX ．．．厚度
圖1圖解說明一習知碳化矽(SiC)金屬氧化物半導體場效應電晶體(MOSFET)；
圖2圖解說明根據本揭示內容之一實施例之一高性能MOS裝置，且特定言之一高性能SiC MOSFET；
圖3A至圖3G以圖形圖解說明根據本揭示內容之一實施例之用於製造圖2之SiC MOSFET之一程序；
圖4以圖形更詳細地圖解說明根據本揭示內容之一實施例之在圖3A至圖3G之製造程序期間使磷擴散至SiC MOSFET之SiC基板之一表面中；
圖5以圖形圖解說明根據本揭示內容之一特定例示性實施例之實驗結果，該等實驗結果展示使磷(P)擴散至SiC MOSFET之SiC基板中以形成一表面擴散通道；
圖6A至圖6H以圖形圖解說明根據本揭示內容之另一實施例之用於製造圖2之SiC MOSFET之一程序；
圖7A至圖7F以圖形圖解說明根據本揭示內容之另一實施例之用於製造圖2之SiC MOSFET之一程序；
圖8A至圖8F以圖形圖解說明根據本揭示內容之又另一實施例之用於製造圖2之SiC MOSFET之一程序；
圖9以圖形圖解說明根據本揭示內容之一例示性實施例之圖2之SiC MOSFET之載子遷移率；
圖10以圖形圖解說明根據本揭示內容之一例示性實施例之圖2之SiC MOSFET之汲極電流；
圖11以圖形圖解說明根據本揭示內容之另一例示性實施例之圖2之SiC MOSFET之載子遷移率；及
圖12以圖形圖解說明根據本揭示內容之另一例示性實施例之圖2之SiC MOSFET之汲極電流。
26．．．碳化矽金屬氧化物半導體場效應電晶體(SiC MOSFET)
28．．．p型碳化矽基板
30．．．第一n+井
32．．．第二n+井
34．．．閘極氧化物
36．．．金屬源極接點
38．．．金屬汲極接點
40．．．閘極接點
42．．．表面擴散通道

Claims (51)

  1. 一種半導體裝置，其包括：一基板，其屬於一第一導電類型；一第一井，其在該基板中，該第一井係屬於一第二導電類型；一第二井，其在該基板中，該第二井係屬於該第二導電類型；及一表面擴散通道，其屬於該第二導電類型，該表面擴散通道形成在該第一井與該第二井之間的該基板中，其中該表面擴散通道之一深度及摻雜濃度係使得相比於不具有該表面擴散通道之該半導體裝置而明顯改良該半導體裝置之一載子遷移率且該半導體裝置展現出正常關斷行為。
  2. 如請求項1之半導體裝置，其中藉由在將零伏特之一控制電壓施加於該半導體裝置之一控制接點時使該半導體裝置傳導小於或等於該半導體裝置之一額定電流之1/10,000而展現出正常關斷行為。
  3. 如請求項1之半導體裝置，其中該表面擴散通道之一劑量係在5e11 cm-2 至5e13 cm-2 且包含5e11 cm-2 至5e13 cm-2 之一範圍中。
  4. 如請求項3之半導體裝置，其中該表面擴散通道之該深度小於或等於1000埃。
  5. 如請求項4之半導體裝置，其中該表面擴散通道之該摻雜濃度係至少5e17 cm-3 。
  6. 如請求項5之半導體裝置，其中該第一井及該第二井之各者在該基板內具有在2000埃至3000埃且包含2000埃至3000埃之一範圍中之一深度及在1e19 cm-3 至1e21 cm-3 且包含1e19 cm-3 至1e21 cm-3 之一範圍中之一摻雜濃度。
  7. 如請求項1之半導體裝置，其中在一所要控制電壓範圍內，該半導體裝置之該載子遷移率比不具有該表面擴散通道之該半導體裝置之一載子遷移率大至少10%。
  8. 如請求項1之半導體裝置，其中在一所要控制電壓範圍內，該半導體裝置之該載子遷移率係至少50 cm2 V-1 s-1 。
  9. 如請求項1之半導體裝置，其中對於施加於該半導體裝置之在2伏特至6伏特且包含2伏特至6伏特之一範圍內之一控制電壓，該半導體裝置之該載子遷移率係至少50 cm2 V-1 s-1 。
  10. 如請求項1之半導體裝置，其中該半導體裝置係一n通道半導體裝置，該基板係一p型碳化矽(SiC)基板，且該表面擴散通道係該p型SiC基板之一區域，其中一V族元素已經擴散以將該p型SiC基板之該區域自p型反摻雜成n型。
  11. 如請求項10之半導體裝置，其中擴散至該p型SiC基板中以形成該表面擴散通道之該V族元素係磷。
  12. 如請求項11之半導體裝置，其進一步包括一控制接點絕緣體，該控制接點絕緣體係在該第一井與該第二井之間的該基板上，其中將一或多個V族元素併入該控制接點絕緣體中。
  13. 如請求項12之半導體裝置，其中該一或多個V族元素係除磷以外的一或多個V族元素。
  14. 如請求項12之半導體裝置，其中該一或多個V族元素係包括磷之兩個或兩個以上V族元素。
  15. 如請求項12之半導體裝置，其中該一或多個V族元素包括氮。
  16. 如請求項1之半導體裝置，其中該半導體裝置係一p通道半導體裝置，該基板係一n型碳化矽(SiC)基板，且該表面擴散通道係該n型SiC基板之一區域，其中一III族元素已經擴散以將該n型SiC基板之該區域自n型反摻雜成p型。
  17. 如請求項16之半導體裝置，其進一步包括一控制接點絕緣體，該控制接點絕緣體係在該第一井與該第二井之間的該基板上，其中將一或多個III族元素併入該控制接點絕緣體中。
  18. 如請求項17之半導體裝置，其中該一或多個III族元素係除擴散至該n型SiC基板中以形成該表面擴散通道之該III族元素以外的一或多個III族元素。
  19. 如請求項17之半導體裝置，其中該一或多個III族元素係包含擴散至該n型SiC基板中以形成該表面擴散通道之該III族元素之兩個或兩個以上III族元素。
  20. 如請求項1之半導體裝置，其中該半導體裝置係一金屬氧化物半導體(MOS)裝置。
  21. 如請求項1之半導體裝置，其進一步包括一控制接點絕緣體，該控制接點絕緣體係在該第一井與該第二井之間的該基板上。
  22. 一種在一第一導電類型之一基板上製造一半導體裝置之方法，其包括：在該基板中提供一第一井，該第一井係屬於一第二導電類型；在該基板中提供一第二井，該第二井係屬於該第二導電類型；及使一預定摻雜劑擴散至該基板之一表面中以在該第一井與該第二井之間的該基板中形成該第二導電類型之一表面擴散通道，其中該表面擴散通道之一深度及摻雜濃度係使得相比於不具有該表面擴散通道之該半導體裝置而明顯改良該半導體裝置之一載子遷移率且該半導體裝置展現出正常關斷行為。
  23. 如請求項22之方法，其中藉由在將零伏特之一控制電壓施加於該半導體裝置之一控制接點時使該半導體裝置傳導小於或等於該半導體裝置之一額定電流之1/10,000而展現出正常關斷行為。
  24. 如請求項22之方法，其進一步包括：在該第一井與該第二井之間的該基板上提供一絕緣層；其中使該預定摻雜劑擴散至該基板表面中包括使該預定摻雜劑通過該絕緣層擴散至該基板表面中以形成該表面擴散通道。
  25. 如請求項24之方法，其中使該預定摻雜劑通過該絕緣層擴散至該基板表面中以形成該表面擴散通道包括：在富含該預定摻雜劑之一環境中依一預定溫度退火包含形成在該基板上之該絕緣層之該基板達一預定時間量，其中該預定溫度及該預定時間量經選擇使得該預定摻雜劑擴散至該基板表面中達一所要深度及一所要摻雜濃度，相比於不具有該表面擴散通道之該半導體裝置，該所要深度及該所要摻雜濃度明顯改良該半導體裝置之該載子遷移率同時保持正常關斷行為。
  26. 如請求項24之方法，其中使該預定摻雜劑通過該絕緣層擴散至該基板表面中以形成該表面擴散通道包括：在富含該預定摻雜劑之一環境中依一第一預定溫度退火包含形成在該基板上之該絕緣層之該基板達一第一預定時間量；自富含該預定摻雜劑之該環境移除包含形成在該基板上之該絕緣層之該基板；及依高於該第一預定溫度之一第二預定溫度退火包含形成在該基板上之該絕緣層之該基板達一第二預定時間量；其中該第一預定溫度及該第二預定溫度以及該第一預定時間量及該第二預定時間量經選擇使得該預定摻雜劑擴散至該基板表面中達一所要深度及一所要摻雜濃度，相比於不具有該表面擴散通道之該半導體裝置，該所要深度及該所要摻雜濃度明顯改良該半導體裝置之該載子遷移率同時保持正常關斷行為。
  27. 如請求項24之方法，其中該半導體裝置係一n通道半導體裝置，且擴散至該基板表面中以形成該表面擴散通道之該預定摻雜劑係一V族元素。
  28. 如請求項27之方法，其中該預定摻雜劑係磷。
  29. 如請求項28之方法，其中使該預定摻雜劑通過該絕緣層擴散至該基板表面中以形成該表面擴散通道包括：在一富含磷環境中退火包含形成在該基板上之該絕緣層之該基板。
  30. 如請求項29之方法，其中該富含磷環境係P2 O5 環境。
  31. 如請求項27之方法，其進一步包括：將一第二V族元素併入該絕緣層中；及蝕刻該絕緣層以在該第一井與該第二井之間的該基板表面上形成一控制接點絕緣體。
  32. 如請求項31之方法，其中擴散至該基板表面中以形成該表面擴散通道之該預定摻雜劑係磷且該第二V族元素係除磷以外的一V族元素。
  33. 如請求項32之方法，其中該第二V族元素係氮且將該第二V族元素併入該絕緣層中包括：在一富含氮環境中退火包含形成在該基板表面上之該絕緣層之該基板。
  34. 如請求項27之方法，其進一步包括：繼使該預定摻雜劑通過該絕緣層擴散至該基板表面中以形成該表面擴散通道之後移除該絕緣層；在該基板表面上提供一新絕緣層；及蝕刻該新絕緣層以在該第一井與該第二井之間的該基板表面上形成一控制接點絕緣體。
  35. 如請求項34之方法，其中該預定摻雜劑係磷。
  36. 如請求項27之方法，其進一步包括：繼使該預定摻雜劑通過該絕緣層擴散至該基板表面中以形成該表面擴散通道之後移除該絕緣層；在該基板表面上提供一新絕緣層；將一第二V族元素併入該新絕緣層中；及蝕刻該新絕緣層以在該第一井與該第二井之間的該基板表面上形成一控制接點絕緣體。
  37. 如請求項36之方法，其中擴散至該基板表面中以形成該表面擴散通道之該預定摻雜劑係磷且該第二V族元素係除磷以外的一V族元素。
  38. 如請求項37之方法，其中該第二V族元素係氮且將該第二V族元素併入該新絕緣層中包括：在一富含氮環境中退火包含形成在該基板表面上之該新絕緣層之該基板。
  39. 如請求項22之方法，其中該表面擴散通道之一劑量係在5e11 cm-2 至5e13 cm-2 且包含5e11 cm-2 至5e13 cm-2 之一範圍中。
  40. 如請求項39之方法，其中該表面擴散通道之該深度小於或等於1000埃。
  41. 如請求項40之方法，其中該表面擴散通道之該摻雜濃度係至少5e17 cm-3 。
  42. 如請求項24之方法，其中該半導體裝置係一n通道半導體裝置且擴散至該基板表面中之該預定摻雜劑係磷，且該方法進一步包括：在使該磷通過該絕緣層擴散至該基板表面中以在該第一井與該第二井之間之該絕緣層下方的該基板中形成該表面擴散通道之前，將除磷以外的一第二V族元素併入該絕緣層中。
  43. 如請求項42之方法，其中該第二V族元素係氮。
  44. 如請求項22之方法，其中該半導體裝置係一金屬氧化物半導體(MOS)裝置。
  45. 一種半導體裝置，其包括：一基板，其屬於一第一導電類型；一第一井，其在該基板中，該第一井係屬於一第二導電類型；一第二井，其在該基板中，該第二井係屬於該第二導電類型；及一控制接點絕緣體，其在該第一井與該第二井之間的該基板之一表面上，其中將至少兩個III/V族元素之一組合併入該控制接點絕緣體貫穿該控制接點絕緣體並到達該控制接點絕緣體與該基板之間的一界面。
  46. 如請求項45之半導體裝置，其中該半導體裝置係一n通道半導體裝置，該基板係一p型碳化矽(SiC)基板，且至少兩個III/V族元素之該組合係至少兩個V族元素之一組合。
  47. 如請求項45之半導體裝置，其中該半導體裝置係一p通道半導體裝置，該基板係一n型碳化矽(SiC)基板，且至少兩個III/V族元素之該組合係至少兩個III族元素之一組合。
  48. 如請求項45之半導體裝置，其中該半導體裝置係一金屬氧化物半導體(MOS)裝置。
  49. 一種在一第一導電類型之一基板上製造一半導體裝置之方法，其包括：在該基板中提供一第一井，該第一井係屬於一第二導電類型；在該基板中提供一第二井，該第二井係屬於該第二導電類型；在該第一井與該第二井之間的該基板之一表面上提供一層；使磷自P2 O5 源擴散至該層中使得磷擴散至該層中直至該基板與該層之間的至少一界面；及蝕刻該層以在該第一井與該第二井之間的該基板表面上形成該半導體裝置之一控制接點絕緣體。
  50. 如請求項49之方法，其中該基板係碳化矽(SiC)基板。
  51. 如請求項49之方法，其中該半導體裝置係一金屬氧化物半導體(MOS)裝置。
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