TWI483307B - 降低微負載效應的方法 - Google Patents

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Description

降低微負載效應的方法
本發明係關於一種降低微負載效應的方法,特別是有關於一種在乾蝕刻製程降低微負載效應的方法。
積體電路是經由許多製程步驟,例如,沉積、氧化、蝕刻等而形成,一般而言,在蝕刻之前,包含了利用曝光和顯影製程,形成一圖案化遮罩於基底上,然後基底上曝露出來的部分,則利用蝕刻劑將其去除。
一個理想的蝕刻製程必須將遮罩層上的圖案精確的轉印至遮罩層下方的材料層上,並且蝕刻必須停止在一預定的深度。然而蝕刻製程係利用化學或物理方式將目標材料層移除,因此蝕刻結果會被許多環境參數所影響。其中微負載效應是蝕刻過程難以控制的參數之一。
通常要被蝕刻的基底,其上會有許多已定義好的不同區域,這些區域中分別會有較高密度圖案遮罩和較低密度圖案遮罩分佈在基底上,當利用化學或是物理性蝕刻時,基底被蝕刻速率會隨著這些較高密度圖案遮罩和較低密度圖案遮罩而變化。由於微負載效應,被較高密度圖案遮罩和較低密度圖案遮罩所覆蓋的基底,在蝕刻後分別會有不同的深度。
有鑑於此,本發明提供一種解決或消除微負載效應的方法,以使得高密度區和低密度區的深度平均。
根據本發明之一較佳實施例,一種降低微負載效應的方法,包含:首先,提供一基底,其中基底劃分為一高密度區和一低密度區,形成一高密度圖案於高密度區內並且形成一低密度圖案於低密度區內,然後形成一光阻層覆蓋低密度區,最後以高密度圖案與低密度圖案為遮罩,蝕刻基底與光阻層。
為讓本發明之上述目的、特徵及優點能更明顯易懂,下文特舉較佳實施方式,並配合所附圖式,作詳細說明如下。然而如下之較佳實施方式與圖式僅供參考與說明用,並非用來對本發明加以限制者。
雖然本發明以實施例揭露如下,然其並非用以限定本發明,任何熟習此技藝者,在不脫離本發明之精神和範圍內,當可作些許之更動與潤飾,因此本發明之保護範圍當以後附之申請專利範圍所界定者為準,且為了不致使本發明之精神晦澀難懂,一些習知結構與製程步驟的細節將不再於此揭露。
同樣地,圖示所表示為實施例中的裝置示意圖但並非用以限定裝置的尺寸,特別是,為使本發明可更清晰地呈現,部分元件的尺寸係可能放大呈現於圖中。再者,多個實施例中所揭示相同的元件者,將標示相同或相似的符號以使說明更容易且清晰。
第1圖至第6圖為根據本發明之一較佳實施例所繪示的一降低微負載效應的方法之示意圖。
如第1圖所示,首先提供一基底10,基底10被劃分為一高密度區A1 和一低密度區A2 ,接著,形成一遮罩層12覆蓋基底10,遮罩層12包含一第一材料層14和一第二材料層16,詳細來說,第一材料層14和第二材料層16係由下至上覆蓋基底10,此外,第一材料層14和第二材料層16係利用相異材料形成,可以用來形成第一材料層14或第二材料層16的材料包含氮化矽、氧化矽、矽或是其它適合的材料。然後,形成一圖案化光阻18於第二材料層16上。
如第2圖所示,利用圖案化光阻18為遮罩,蝕刻遮罩層12以將圖案化光阻18的圖案轉印到遮罩層12,之後移除圖案化光阻18,在蝕刻遮罩層12之後,此時蝕刻後的遮罩層12形成一高密度圖案P1 位於基底10的高密度區A1 ,並且蝕刻後的遮罩層12和部分的基底10,共同形成一低密度圖案P2 位於基底10的低密度區A2 ,高密度圖案P1 定義出複數個第一凹洞20,並且各個相鄰的第一凹洞20之間有一第一間隔S1 ,另外,各個第一凹洞20具有一第一深度D1 。低密度圖案P2 定義出複數個第二凹洞22,並且兩相鄰的第二凹洞22之間有一第二間隔S2 ,另外,各個第二凹洞22具有一第二深度D2 ,其中第二間隔S2 會較第一間隔S1 大,根據本發明之較佳實施例,第二間隔S2 大於兩倍的第一間隔S1
通常IC電路設計,會在低密度區A2 內設計較稀疏的圖案而在高密度區A1 內設計較密集的圖案。然而由於微負載效應的影響,低密度區A2 內較稀疏的圖案在蝕刻時會被蝕刻的較快,而在高密度區A1 內較密集的圖案會被蝕刻的較慢。因此,當前文所述的蝕刻遮罩層12時,由於低密度區A2 內的圖案會被蝕刻的較快,因此在蝕刻完低密度區A2 內的遮罩層12後,低密度區A2 內的基底10也會被蝕刻,也就是說低密度區A2 內的低密度圖案P2 係由遮罩層12和基底10共同組成,而高密度區A1 內只有遮罩層12會被蝕刻,也就是說高密度區A1 內的高密度圖案P1 只由遮罩層12組成,因此低密度區A2 內的低密度圖案P2 會有較深第二深度D2 ,而高密度區A1 內的高密度圖案P1 會有較淺第一深度D1 ,換句話說,低密度區A2 內的基底10之上表面低於位於高密度區A1 內的基底10之上表面,然而依據不同的產品設計,有時第一深度D1 和與第二深度D2 相同。
如第3圖所示,全面形成一光阻層24覆蓋遮罩層12並且填滿第一凹洞20和第二凹洞22,請參閱第4圖,移除位於高密度區A1 內的光阻層24並且保留位在低密度區A2 內的光阻層24,如第5圖所示,將位在低密度區A2 內的光阻層24蝕刻至一預定深度,前述預定深度可以利用第一間隔S1 和第二間隔S2 的大小來決定。蝕刻光阻層24的蝕刻劑可以為氮和氧的混合物,光阻層24在蝕刻後留下剩餘的光阻層24。如第6圖所示,以遮罩層12為遮罩,乾蝕刻剩餘的光阻層24和基底10的高密度區A1 和低密度區A2 ,在乾蝕刻的過程中,位在低密度區A2 內剩餘的光阻層24係作為基底10的緩衝層,在完全移除剩餘的光阻層24後,才會蝕刻到基底10的低密度區A2 ,如此一來,基底10的高密度區A1 和低密度區A2 在乾蝕刻後就會具有相似的深度,也就是說,基底10的高密度區A1 和低密度區A2 的深度會趨於平均,微負載效應也因此降低。本發明係利用光阻層作為緩衝層,藉此避免低密度區的基底被過度蝕刻,如此一來,基底的高密度區和低密度區就可以平均地被蝕刻。
以上所述僅為本發明之較佳實施例,凡依本發明申請專利範圍所做之均等變化與修飾,皆應屬本發明之涵蓋範圍。
10‧‧‧基底
12‧‧‧遮罩層
14‧‧‧第一材料層
16‧‧‧第二材料層
18‧‧‧圖案化光阻
20‧‧‧第一凹洞
22‧‧‧第二凹洞
24‧‧‧光阻層
第1圖至第6圖為根據本發明之一較佳實施例所繪示的一降低微負載效應的方法之示意圖。
10...基底
12...遮罩層
20...第一凹洞
22...第二凹洞
24...光阻層

Claims (12)

  1. 一種降低微負載效應的方法,包含:提供一基底,其中該基底劃分為一高密度區和一低密度區;形成一高密度圖案於該高密度區內並且形成一低密度圖案於該低密度區內;形成一光阻層覆蓋該低密度區;蝕刻部分的該光阻層以在該低密度區形成一剩餘的光阻層;以及以該高密度圖案與該低密度圖案為遮罩,蝕刻該基底與完全移除該剩餘的光阻層。
  2. 如申請範圍第1項所述的降低微負載效應的方法,其中該高密度圖案和該低密度圖案的形成方法包含:形成一遮罩層於該基底上;以及蝕刻該遮罩層以形成該高密度圖案與該低密度圖案。
  3. 如申請範圍第2項所述的降低微負載效應的方法,其中該遮罩層包含一第一材料層和一第二材料層覆蓋該第一材料層。
  4. 如申請範圍第3項所述的降低微負載效應的方法,其中第一材料層和第二材料層使用相異的材料製作。
  5. 如申請範圍第2項所述的降低微負載效應的方法,其中當蝕刻該 遮罩時,部分位於該低密度區的該基底也被蝕刻。
  6. 如申請範圍第5項所述的降低微負載效應的方法,其中位於該低密度區的該基底之上表面低於位於該高密度區的該基底之上表面。
  7. 如申請範圍第1項所述的降低微負載效應的方法,其中該高密度圖案定義出複數個第一凹洞,並且一第一間隔位於兩相鄰之該等第一凹洞之間。
  8. 如申請範圍第7項所述的降低微負載效應的方法,其中該低密度圖案定義出複數個第二凹洞,並且一第二間隔位於兩相鄰之該等第二凹洞之間。
  9. 如申請範圍第8項所述的降低微負載效應的方法,其中該第二間隔大於該第一間隔。
  10. 如申請範圍第9項所述的降低微負載效應的方法,其中該第二間隔大於兩倍的該第一間隔。
  11. 如申請範圍第9項所述的降低微負載效應的方法,其中該光阻層填入該等第二凹洞。
  12. 如申請範圍第8項所述的降低微負載效應的方法,其中該等第 二凹洞較該等第一凹洞深。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104658882B (zh) * 2013-11-25 2017-09-01 北京北方微电子基地设备工艺研究中心有限责任公司 控制浅沟槽深度微负载效应的刻蚀方法
CN109110726B (zh) * 2018-07-03 2021-06-29 北京大学 一种提高高深宽比钨合金刻蚀均匀性的方法
CN111370370B (zh) * 2018-12-26 2023-03-14 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070212650A1 (en) * 2006-03-08 2007-09-13 Hynix Semiconductor Inc. Overlay accuracy measurement vernier and method of forming the same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW398040B (en) * 1997-10-20 2000-07-11 United Microelectronics Corp A method to improve inequivalent metal etching rate
CN100505162C (zh) * 2002-04-09 2009-06-24 旺宏电子股份有限公司 半导体元件的线的制造方法
CN100437929C (zh) * 2004-08-04 2008-11-26 探微科技股份有限公司 蚀刻具不同深宽比的孔洞的方法
US7094687B1 (en) 2005-03-02 2006-08-22 Lsi Logic Corporation Reduced dry etching lag
US7368394B2 (en) * 2006-02-27 2008-05-06 Applied Materials, Inc. Etch methods to form anisotropic features for high aspect ratio applications
KR100843236B1 (ko) * 2007-02-06 2008-07-03 삼성전자주식회사 더블 패터닝 공정을 이용하는 반도체 소자의 미세 패턴형성 방법
US7629255B2 (en) * 2007-06-04 2009-12-08 Lam Research Corporation Method for reducing microloading in etching high aspect ratio structures
WO2009067381A1 (en) * 2007-11-21 2009-05-28 Lam Research Corporation Method of controlling etch microloading for a tungsten-containing layer

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070212650A1 (en) * 2006-03-08 2007-09-13 Hynix Semiconductor Inc. Overlay accuracy measurement vernier and method of forming the same

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