CN102810470A - 降低微负载效应的方法 - Google Patents

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Abstract

本发明公开了一种利用光刻层降低微负载效应的方法，本发明的方法包含下面的步骤：首先，提供一基底，其中基底划分为一高密度区和一低密度区，形成一高密度图案于高密度区内并且形成一低密度图案于低密度区内，然后形成一光阻层覆盖低密度区，最后以高密度图案与低密度图案为掩膜，蚀刻基底与光刻层。

Description

降低微负载效应的方法
技术领域
本发明涉及一种降低微负载效应的方法，特别是涉及一种在干蚀刻工艺中降低微负载效应的方法。
背景技术
集成电路是经由许多工艺步骤，例如，沉积、氧化、蚀刻等而形成，一般而言，在蚀刻之前，包含了利用曝光和光刻工艺，形成一图案化掩膜层在基底上，然后基底上曝露出来的部分，则利用蚀刻剂将其去除。
一个理想的蚀刻工艺必须将掩膜层上的图案精确的转印至掩膜层下方的材料层上，并且蚀刻必须停止在一预定的深度。然而蚀刻工艺是利用化学或物理方式将目标材料层移除，因此蚀刻结果会被许多环境参数所影响，其中微负载效应是蚀刻过程难以控制的参数之一。
通常要被蚀刻的基底，其上会有许多已定义好的不同区域，这些区域中分别会有较高密度图案掩膜和较低密度图案掩膜分布在基底上，当利用化学或是物理性蚀刻时，基底被蚀刻速率会随着这些较高密度图案掩膜和较低密度图案掩膜而变化。由于微负载效应，被较高密度图案掩膜和较低密度图案掩膜所覆盖的基底，在蚀刻后分别会有不同的深度。
发明内容
有鉴于此，本发明提供一种解决或消除微负载效应的方法，以使得高密度区和低密度区的深度平均。
根据本发明的一优选实施例，其揭示了一种降低微负载效应的方法，包含：首先，提供一基底，其中基底划分为一高密度区和一低密度区，形成一高密度图案在高密度区内并且形成一低密度图案在低密度区内，然后形成一光刻层覆盖低密度区，最后以高密度图案与低密度图案为掩膜，蚀刻基底与光刻层。
为让本发明的上述目的、特征及优点能更明显易懂，下文特举优选实施方式，并配合所附图式，作详细说明如下。然而如下的优选实施方式与图式仅供参考与说明用，并非用来对本发明加以限制。
附图说明
图1至图6为根据本发明的一优选实施例所绘示的一降低微负载效应的方法的示意图。
其中，附图标记说明如下：
10    基底        12        屏蔽层
14    第一材料层  16        第二材料层
18    图案化光阻  20        第一凹洞
22    第二凹洞    24        光阻层
具体实施方式
虽然本发明以实施例揭露如下，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当以后附的权利要求所界定者为准，且为了不致使本发明的精神晦涩难懂，一些公知结构与工艺步骤的细节将不再于此揭露。
同样地，图示所表示为实施例中的装置示意图但并非用以限定装置的尺寸，特别是，为使本发明可更清晰地呈现，部分组件的尺寸是可能放大呈现在图中。再者，多个实施例中所揭示相同的组件者，将标示相同或相似的符号以使说明更容易且清晰。
图1至图6为根据本发明的一优选实施例所绘示的一降低微负载效应的方法的示意图。
如图1所示，首先提供一基底10，基底10被划分为一高密度区A1和一低密度区A2，接着，形成一掩膜层12覆盖基底10，掩膜层12包含一第一材料层14和一第二材料层16，详细来说，第一材料层14和第二材料层16是由下至上覆盖基底10，此外，第一材料层14和第二材料层16是利用相异材料形成，可以用来形成第一材料层14或第二材料层16的材料包含氮化硅、氧化硅、硅或是其它适合的材料。然后，形成一图案化光刻层18于第二材料层16上。
如图2所示，利用图案化光刻层18为掩膜，蚀刻掩膜层12以将图案化光刻层18的图案转印到掩膜层12，之后移除图案化光刻层18，在蚀刻掩膜层12之后，此时蚀刻后的掩膜层12形成一高密度图案P1位在基底10的高密度区A1，并且蚀刻后的掩膜层12和部分的基底10，共同形成一低密度图案P2位在基底10的低密度区A2，高密度图案P1定义出多个第一凹洞20，并且各个相邻的第一凹洞20之间有一第一间隔S1，另外，各个第一凹洞20具有一第一深度D1。低密度图案P2定义出多个第二凹洞22，并且两相邻的第二凹洞22之间有一第二间隔S2，另外，各个第二凹洞22具有一第二深度D2，其中第二间隔S2会较第一间隔S1大，根据本发明的优选实施例，第二间隔S2大于两倍的第一间隔S1。
通常IC电路设计，会在低密度区A2内设计较稀疏的图案而在高密度区A1内设计较密集的图案。然而由于微负载效应的影响，低密度区A2内较稀疏的图案在蚀刻时会蚀刻的较快，而在高密度区A1内较密集的图案会蚀刻的较慢。因此，当前文所述的蚀刻掩膜层12时，由于低密度区A2内的图案会被蚀刻的较快，因此在蚀刻完低密度区A2内的掩膜层12后，低密度区A2内的基底10也会被蚀刻，也就是说低密度区A2内的低密度图案P2是由掩膜层12和基底10共同组成，而高密度区A1内只有掩膜层12会被蚀刻，也就是说高密度区A1内的高密度图案P1只由掩膜层12组成，因此低密度区A2内的低密度图案P2会有较深第二深度D2，而高密度区A1内的高密度图案P1会有较浅第一深度D1，换句话说，低密度区A2内的基底10的上表面低于位在高密度区A1内的基底10的上表面，然而依据不同的产品设计，有时第一深度D1和与第二深度D2相同。
如图3所示，全面形成一光刻层24覆盖掩膜层12并且填满第一凹洞20和第二凹洞22，请参阅第4图，移除位于高密度区A1内的光刻层24并且保留位在低密度区A2内的光刻层24，如图5所示，将位在低密度区A2内的光刻层24蚀刻至一预定深度，前述预定深度可以利用第一间隔S1和第二间隔S2的大小来决定。蚀刻光刻层24的蚀刻剂可以为氮和氧的混合物。如第6图所示，以掩膜层12为掩膜，干蚀刻剩余的光刻层24和基底10的高密度区A1和低密度区A2，在干蚀刻的过程中，位在低密度区A2内剩余的光刻层24是作为基底10的缓冲层，如此一来，基底10的高密度区A1和低密度区A2在干蚀刻后就会具有相似的深度，也就是说，基底10的高密度区A1和低密度区A2的深度会趋于平均，微负载效应也因此降低。本发明利用光刻层作为缓冲层，借此避免低密度区的基底被过度蚀刻，如此一来，基底的高密度区和低密度区就可以平均地被蚀刻。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (12)

1.一种降低微负载效应的方法，其特征在于，包含：
提供一基底，其中所述基底划分为一高密度区和一低密度区；
形成一高密度图案在所述高密度区内并且形成一低密度图案在所述低密度区内；
形成一光刻层覆盖所述低密度区；以及
以所述高密度图案与所述低密度图案为屏蔽，蚀刻所述基底与所述光刻层。
2.根据权利要求1所述的降低微负载效应的方法，其特征在于，所述高密度图案和所述低密度图案的形成方法包含：
形成一掩膜层在所述基底上；以及
蚀刻所述掩膜层以形成所述高密度图案与所述低密度图案。
3.根据权利要求2所述的降低微负载效应的方法，其特征在于，所述掩膜层包含一第一材料层和一第二材料层覆盖所述第一材料层。
4.根据权利要求3所述的降低微负载效应的方法，其特征在于，所述第一材料层和所述第二材料层使用相异的材料制作。
5.根据权利要求2所述的降低微负载效应的方法，其特征在于，当蚀刻所述掩膜层时，部分位在所述低密度区的所述基底也被蚀刻。
6.根据权利要求5所述的降低微负载效应的方法，其特征在于，位在所述低密度区的所述基底的上表面低于位在所述高密度区的所述基底的上表面。
7.根据权利要求1所述的降低微负载效应的方法，其特征在于，所述高密度图案定义出多个第一凹洞，并且一第一间隔位在两相邻的所述第一凹洞之间。
8.根据权利要求7所述的降低微负载效应的方法，其特征在于，所述低密度图案定义出多个第二凹洞，并且一第二间隔位在两相邻的所述第二凹洞之间。
9.根据权利要求8所述的降低微负载效应的方法，其特征在于，所述第二间隔大于所述第一间隔。
10.根据权利要求9所述的降低微负载效应的方法，其特征在于，所述第二间隔大于两倍的所述第一间隔。
11.根据权利要求9所述的降低微负载效应的方法，其特征在于，所述光刻层填入所述第二凹洞。
12.根据权利要求8所述的降低微负载效应的方法，其特征在于，所述第二凹洞较所述第一凹洞深。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104658882A (zh) * 2013-11-25 2015-05-27 北京北方微电子基地设备工艺研究中心有限责任公司 控制浅沟槽深度微负载效应的刻蚀方法
CN109110726A (zh) * 2018-07-03 2019-01-01 北京大学 一种提高高深宽比钨合金刻蚀均匀性的方法
CN111370370A (zh) * 2018-12-26 2020-07-03 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6033588A (en) * 1997-10-20 2000-03-07 United Semiconductor Corp. Method for improving differential etching rate of a metallic layer
CN1450596A (zh) * 2002-04-09 2003-10-22 旺宏电子股份有限公司 半导体元件的线的制造方法
CN1731564A (zh) * 2004-08-04 2006-02-08 探微科技股份有限公司 蚀刻具不同深宽比的孔洞的方法
CN101034698A (zh) * 2006-03-08 2007-09-12 海力士半导体有限公司 覆盖精度测量游标及其形成方法
CN101064244A (zh) * 2006-02-27 2007-10-31 应用材料股份有限公司 形成用于高孔径比应用的各向异性特征图形的蚀刻方法
CN101241842A (zh) * 2007-02-06 2008-08-13 三星电子株式会社 利用双图案化形成半导体器件的精细图案的方法
CN101730930A (zh) * 2007-06-04 2010-06-09 朗姆研究公司 在蚀刻高纵横比结构中降低微负载的方法
CN101952944A (zh) * 2007-11-21 2011-01-19 朗姆研究公司 控制对含钨层的蚀刻微负载的方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7094687B1 (en) 2005-03-02 2006-08-22 Lsi Logic Corporation Reduced dry etching lag

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6033588A (en) * 1997-10-20 2000-03-07 United Semiconductor Corp. Method for improving differential etching rate of a metallic layer
CN1450596A (zh) * 2002-04-09 2003-10-22 旺宏电子股份有限公司 半导体元件的线的制造方法
CN1731564A (zh) * 2004-08-04 2006-02-08 探微科技股份有限公司 蚀刻具不同深宽比的孔洞的方法
CN101064244A (zh) * 2006-02-27 2007-10-31 应用材料股份有限公司 形成用于高孔径比应用的各向异性特征图形的蚀刻方法
CN101034698A (zh) * 2006-03-08 2007-09-12 海力士半导体有限公司 覆盖精度测量游标及其形成方法
CN101241842A (zh) * 2007-02-06 2008-08-13 三星电子株式会社 利用双图案化形成半导体器件的精细图案的方法
CN101730930A (zh) * 2007-06-04 2010-06-09 朗姆研究公司 在蚀刻高纵横比结构中降低微负载的方法
CN101952944A (zh) * 2007-11-21 2011-01-19 朗姆研究公司 控制对含钨层的蚀刻微负载的方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104658882A (zh) * 2013-11-25 2015-05-27 北京北方微电子基地设备工艺研究中心有限责任公司 控制浅沟槽深度微负载效应的刻蚀方法
WO2015074621A1 (zh) * 2013-11-25 2015-05-28 北京北方微电子基地设备工艺研究中心有限责任公司 控制浅沟槽深度微负载效应的刻蚀方法
CN104658882B (zh) * 2013-11-25 2017-09-01 北京北方微电子基地设备工艺研究中心有限责任公司 控制浅沟槽深度微负载效应的刻蚀方法
TWI609423B (zh) * 2013-11-25 2017-12-21 Etching method for controlling shallow trench depth micro-loading effect
CN109110726A (zh) * 2018-07-03 2019-01-01 北京大学 一种提高高深宽比钨合金刻蚀均匀性的方法
CN109110726B (zh) * 2018-07-03 2021-06-29 北京大学 一种提高高深宽比钨合金刻蚀均匀性的方法
CN111370370A (zh) * 2018-12-26 2020-07-03 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法
CN111370370B (zh) * 2018-12-26 2023-03-14 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法

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