TWI476900B - 三維記憶陣列之z方向解碼 - Google Patents

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Description

三維記憶陣列之Z方向解碼
本發明為關於在Z方向或深度方向具有解碼結構之高密度記憶裝置。這樣的解碼係於不同階層間或不同層間辨別以提供一三維記憶陣列方式排列之記憶胞。
在美國專利公開號2010/0226195之發明中，提出一具有與實際的陣列分離之Z方向(或深度方向)解碼功能的三維記憶陣列。一例中，一字元線型結構僅電性連接位於三維記憶陣列同一階層之電晶體的閘極，而不電性連接位於三維記憶陣列不同階層之電晶體的閘極。另一例中，位於三維記憶陣列同一階層之NAND串列的一端係彼此電性連接，而位於三維記憶陣列不同階層之NAND串列的一端彼此電性不連接。這些例子中，皆不執行對於三維記憶陣列之階層的解碼。取而代之地，實際的解碼係由位於遠端的電路來執行，該遠端電路並隨後決定要選擇該些NAND串列階層中何者以進行一特定作業。複雜性即由此種將解碼階層訊號連接至三維記憶陣列不同階層的結構與互連而生。
本發明之一方面係關於一積體電路，該積體電路包含一三維記憶陣列、複數條選擇線以及控制電路。
該三維記憶陣列包含複數階層。各階層包含由NAND串 列構成的二維陣列。NAND串列包含記憶胞及開關電晶體。開關電晶體具有橫越複數階層而變化之臨界電壓階層的組合。在一個例子中存在兩個臨界電壓階層，各由一可接受之臨界電壓範圍所定義。在其他例子中，具有多於兩個的臨界電壓階層。
複數條選擇線係電性耦接至開關電晶體。舉例而言，一選擇線之布置係橫越NAND串列並與其直交，以控制NAND串列中之開關電晶體的閘極電壓。
該控制電路施加一偏壓配置至選擇線。由於該偏壓配置，位於複數階層中之一特定階層上的該些NAND串列係被開關電晶體所選擇，且該些開關電晶體不選擇位於複數階層中除該特定階層外之其他階層上的NAND串列。為了對應位於一特定階層上之NAND串列的開關電晶體而打開開關電晶體時，位於該特定階層上的NAND串列被選擇。當為了對應位於一特定階層上之NAND串列的開關電晶體而關閉至少一個開關電晶體時，位於除該特定階層外之其他階層上的NAND串列不被選擇。由於NAND串列係以串聯方式連接，關閉串聯電晶體之一最少數目即足以不選NAND串列。
在某些實施例中，由複數條選擇線中其中一條所控制的開關電晶體之臨界電壓係依照一開關臨界電壓階層量(quantity of switch threshold voltage levels)而定，該開關臨界電壓階層量等於三維記憶陣列中之階層的數量。某些開關臨界電壓階層量與三維記憶陣列階層數量的例子中，階層量為4、8、16、其他偶數階數以及其他數目。
在某些實施例中，複數條選擇線包含兩條選擇線，電性耦接至該兩條選擇線的開關電晶體係自位於複數階層中之其他階層上的NAND串列辨別出位於該特定階層上的NAND串列。本例中，兩條選擇線控制位於NAND串列中的兩個開關電晶體。若一特定階層上之開關電晶體中的其中一個或者兩個被關閉，則在該階層上的NAND串列便不會被選擇。若兩個開關電晶體都打開，在該階層上的NAND串列便被選擇。
在某些實施例中，由複數條選擇線中其中一條所控制的開關電晶體之臨界電壓係依照一開關臨界電壓階層量而定，開關臨界電壓階層量等於三維記憶陣列之階層數量的平方根。某些開關臨界電壓階層量與三維記憶陣列階層數量的例子中，開關臨界電壓階層量為4而三維記憶陣列階層數量為16、開關臨界電壓階層量為8而三維記憶陣列階層數量為64，以及其他的階層數量。
在某些實施例中，複數條選擇線包含四條選擇線，電性耦接至該四條選擇線的開關電晶體係自位於複數階層中之其他階層上的NAND串列辨別出位於該特定階層上的NAND串列。本例中，四條選擇線控制位於NAND串列中的四個開關電晶體。若一特定階層上之開關電晶體中的其中一、二、三或四個被關閉，則在該階層上的NAND串列便不會被選擇。若四個開關電晶體都打開，在該階層上的NAND串列便被選擇。
在某些實施例中，耦接至複數條選擇線中不同條選擇線 的開關電晶體之臨界電壓係依照對應的開關臨界電壓階層組而定，該些開關臨界電壓階層可不同或相同。例如由第一選擇線所控制之第一組開關電晶體，係具有依照第一組開關臨界電壓階層而定之臨界電壓，而由第二選擇線所控制之第二組開關電晶體，係具有依照第二組開關臨界電壓階層而定之臨界電壓。一例中，第一組開關臨界電壓階層包含0.5V<Vt<1.2V、1.2V<Vt<2.2V、2.2V<Vt<3V與Vt>3V；而第二組開關臨界電壓階層包含Vt>4V、3.2V<Vt<4V、2.5V<Vt<3.2V與1.5V<Vt<2.5V。開關臨界電壓階層組之不同，並非源於不同的排序(依序增加與依序減少)，而是由於臨界電壓範圍的不同，例如Vt>3V與Vt>4V。在此例中，第一與第二組開關臨界電壓階層具有相同之開關臨界電壓階層量。
在某些實施例中，複數條選擇線包含一第一選擇線以及一第二選擇線。開關電晶體包含電性耦接至第一選擇線之一第一組開關電晶體，以及電性耦接至第二選擇線之一第二組開關電晶體。NAND串列包含與該第一組開關電晶體中一第一開關電晶體以及該第二組開關電晶體中一第二開關電晶體串聯之記憶胞。第一組開關電晶體之臨界電壓係依照一第一組開關臨界電壓階層而定，該第一組開關臨界電壓階層具有一開關臨界電壓階層量，而第二組開關電晶體之臨界電壓係依照一第二組開關臨界電壓階層而定，該第二組開關臨界電壓階層具有相同之開關臨界電壓階層量。第一組與第二組開關電晶體之臨界電壓係依照相同之開關臨界電壓階層量 而定。三維記憶陣列中複數階層之數量等於該開關臨界電壓階層量。第一組與第二組開關臨界電壓階層可相同或不同。
在某些實施例中，複數條選擇線包含一第一選擇線、一第二選擇線、一第三選擇線及一第四選擇線。開關電晶體包含電性耦接至第一選擇線之一第一組開關電晶體、電性耦接至第二選擇線之一第二組開關電晶體、電性耦接至第三選擇線之一第三組開關電晶體，以及電性耦接至第四選擇線之一第四組開關電晶體。NAND串列包含與該第一組開關電晶體中一第一開關電晶體、該第二組開關電晶體中一第二開關電晶體、該第三組開關電晶體中一第三開關電晶體以及該第四組開關電晶體中一第四開關電晶體串聯之記憶胞。第一組開關電晶體之臨界電壓係依照一第一組開關臨界電壓階層而定，該第一組開關臨界電壓階層具有一第一開關臨界電壓階層量。第二組開關電晶體之臨界電壓係依照一第二組開關臨界電壓階層而定，該第二組開關臨界電壓階層具有相同之第一開關臨界電壓階層量。第三組開關電晶體之臨界電壓係依照一第三組開關臨界電壓階層而定，該第三組開關臨界電壓階層具有一第二開關臨界電壓階層量。第四組開關電晶體之臨界電壓係依照一第四組開關臨界電壓階層而定，該第四組開關臨界電壓階層具有相同之第二開關臨界電壓階層量。三維記憶陣列中複數階層之數量係等於第一開關臨界電壓階層量與第二開關臨界電壓階層量之乘積值。
在某些實施例中，複數條選擇線包含一第一選擇線以及一第二選擇線。開關電晶體包含電性耦接至第一選擇線之一 第一組開關電晶體，以及電性耦接至第二選擇線之一第二組開關電晶體。NAND串列包含與該第一組開關電晶體中一第一開關電晶體以及該第二組開關電晶體中一第二開關電晶體串聯之記憶胞。第一組開關電晶體之臨界電壓係與第二組開關電晶體之臨界電壓成對。第一組開關電晶體位於為一第一組開關臨界電壓階層中第i個臨界電壓階層的特定階層上，第一組開關臨界電壓階層為N個依序增加之臨界電壓階層的組合，第一組開關電晶體之第一臨界電壓與第二組開關電晶體之第二臨界電壓成對，第二組開關電晶體位於為一第二組開關臨界電壓階層中第i個臨界電壓階層的特定階層上，第二組開關臨界電壓階層為N個依序降低之臨界電壓階層的組合。
舉例而言，若是N=4之臨界電壓組包含了(1V、2V、3V、4V)，則以增加方式排序的臨界電壓組為(1V、2V、3V、4V)，而以降低方式排序的臨界電壓組為(4V、3V、2V、1V)。第一與第二開關電晶體之臨界電壓對的例子為1V與4V、2V與3V、3V與2V以及4V與1V。在此所示之臨界電壓值僅為舉例之用，電壓值亦可為其他整數或非整數。
再舉一例，若是N=8之臨界電壓組包含了(1V、2V、3V、4V、5V、6V、7V、8V)，則以增加方式排序的臨界電壓組為(1V、2V、3V、4V、5V、6V、7V、8V)，而以降低方式排序的臨界電壓組為(8V、7V、6V、5V、4V、3V、2V、1V)。第一與第二開關電晶體之臨界電壓對的例子為1V與8V、2V與7V、3V與6V、4V與5V、5V與4V、6V與3V、7V與 2V以及8V與1V。
在此所示之臨界電壓值僅為舉例之用，電壓值亦可為其他整數或非整數。
此外，以增加方式排序與以降低方式排序之臨界電壓組不必須具有臨界電壓的對稱性。以增加方式排序之臨界電壓組可具有一或多個以降低方式排序之臨界電壓組所不具有的臨界電壓值。以降低方式排序之臨界電壓組可具有一或多個以增加方式排序之臨界電壓組所不具有的臨界電壓值。
在某些實施例中，複數條選擇線包含一第一選擇線、一第二選擇線、一第三選擇線及一第四選擇線。開關電晶體包含電性耦接至第一選擇線之一第一組開關電晶體、電性耦接至第二選擇線之一第二組開關電晶體、電性耦接至第三選擇線之一第三組開關電晶體，以及電性耦接至第四選擇線之一第四組開關電晶體。NAND串列包含與該第一組開關電晶體中一第一開關電晶體、該第二組開關電晶體中一第二開關電晶體、該第三組開關電晶體中一第三開關電晶體以及該第四組開關電晶體中一第四開關電晶體串聯之記憶胞。第一組、第二組、第三組與第四組開關電晶體之臨界電壓，係依照複數個對應的具有N個開關臨界電壓階層之開關臨界電壓階層組而定。第一組開關電晶體之臨界電壓與第二組開關電晶體之臨界電壓成對，如此施加至第一選擇線與第二選擇線之偏壓配置選擇位於複數階層一(1/N)部分上的NAND串列。第三組開關電晶體之臨界電壓與第四組開關電晶體之臨界電壓成對，如此施加至第三選擇線與第四選擇線之偏壓配置 選擇位於複數階層一(1/N)部分上的NAND串列。第一選擇線及第二選擇線選擇之NAND串列與第三選擇線及第四選擇線選擇之NAND串列的一交集，係選擇位於該複數階層之特定階層上的NAND串列。
第一選擇線及第二選擇線所選擇的(1/N)部分階層，以及第三選擇線及第四選擇線所選擇的(1/N)部分階層，所產生之交集係選擇了複數階層之一(1/N2 )部分。舉例而言，若在臨界電壓階層量之N=4的例子，總數(1/4)之階層係由第一選擇線及第二選擇線選擇，總數(1/4)之階層由第三選擇線及第四選擇線選擇，兩者之交集選擇了佔總數(1/16)的階層，如此一來，在16個陣列階層中，只有一個階層會被選擇。
本發明之另一方面係為一方法，包括：施加一偏壓配置至複數條選擇線，該些選擇線電性耦接至包含於一三維記憶陣列中包括複數個NAND串列之複數階層中的開關電晶體，該些開關電晶體具有橫越複數階層而變化之臨界電壓的組合，該些NAND串列包含記憶胞及前述開關電晶體；藉由施加偏壓配置，選擇位於該些階層中一特定階層上之複數個NAND串列，且不選擇位於該些階層中除特定階層外之其他階層上的複數個NAND串列。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下。
第1圖係一繪示兩個由記憶胞所構成之階層(level)的示 意圖，各具有以一反及(NAND)形態排列於數個NAND串列中之記憶胞。此一形態以一可包含多個階層及多條字元線之立方體代表。圖示之立方體包含了三個由記憶胞構成的堆疊，各個記憶胞堆疊包含了堆疊兩個階層高、一個串列寬之複數個NAND串列。
兩個記憶胞階層係定義於導線160、161與導電條所形成之第一堆疊、第二堆疊、第三堆疊的交叉點，導線160及161作為字元線WLn-1及WLn之用。兩個開關電晶體階層係定義於導線162、163與第一導電條堆疊、第二導電條堆疊、第三導電條堆疊的交叉點，導線162及163作為串列選擇線SSL1及SSL2之用。其他實施例具有不同的串列選擇線數目，例如具有四條串列選擇線。
第一階層係對應於立方體中一上層，包含位於一導電條上之NAND串列中的記憶胞70、71與開關電晶體72、85；位於另一導電條上之NAND串列中的記憶胞73、74與開關電晶體75、88；以及位於又一導電條上之NAND串列中的記憶胞76、77與開關電晶體78、89。
在此例中，第二階層對應於立方體中一底層，且包含以一類似於第一階層之方式排列在NAND串列中的記憶胞(例如80、82、84)及開關電晶體。
如圖所示，作為字元線WLn之導線161包含垂直延伸的部分，以在所有階層中之導電條間凹溝內的介面區域，將導線161耦接至記憶胞(第一階層中的記憶胞71、74、77)。其他導線159、160、162、163亦包含類似的垂直延伸部分。
在此一配置中，開關電晶體對72與85、75與88以及78與89係連接於各自的NAND串列與位元線BLN+1 、位元線BLN 、位元線BLN-1 間。此一配置中，立方體底層同樣地具有類似之串列選擇電晶體，連接於各自的NAND串列與位元線BLN+1 106、位元線BLN 107、位元線BLN-1 108間。位元線BLN+1 106、位元線BLN 107、位元線BLN-1 108分別在第1圖左方、中間及右方，各自連接至導電條堆疊中之NAND串列的一端(end)。
區塊選擇電晶體90-95係排列於NAND串列之另一端，用以將被選擇之一立方體內的NAND串列耦接至一參考源(reference source)，例如接地。本例中，作為接地選擇線GSL之導線159係耦接至區塊選擇電晶體90-95之閘極，並可以類似於導線160、161及162之形態形成。在某些實施例中，串列選擇電晶體及區塊選擇電晶體可使用與記憶胞之閘極氧化物相同的介電堆疊(dielectric stack)。在其他實施例中，則替代使用一傳統的閘極氧化物。此外，可配合設計者的想法調整隧道之長寬，以提供電晶體開關功能。
設定開關電晶體之電壓的例子係為該些開關電晶體編製程序(programming)，以及使用例如採用適合之植入物的方法製造開關電晶體。
第2圖為顯示開關電晶體對之臨界電壓(Vt)組合一例的表格，該些開關電晶體對係位在一四層(layer)三維NAND記憶結構中不同層之NAND串列內。
第3圖為對應於第2圖表格的一電路示意圖，顯示在一 四層三維NAND記憶結構中，位於不同層之NAND串列內的開關電晶體對的臨界電壓。
位在四層三維NAND記憶結構之不同層的NAND串列具有兩個串聯耦接之開關電晶體。
在此所示之特定臨界電壓值僅為舉例之用。開關電晶體對係由兩條不同的串列選擇線所控制，並具有成對之臨界電壓，如此施加至該兩條不同串列選擇線之偏壓配置選擇由該些具有相稱之臨界電壓對的NAND串列層。更一般地說，開關電晶體之臨界電壓係由臨界電壓組(Vt1、Vt2、Vt3、Vt4)而定，而使Vt1<Vt2<Vt3<Vt4。
NAND記憶結構之不同層，其所具有之開關電晶體對係有著如下所述之一相對應的臨界電壓對(由SSL1控制之開關電晶體的Vt、由SSL2控制之開關電晶體的Vt)。在NAND記憶結構之第一層中，NAND串列中之開關電晶體對係具有臨界電壓對(Vt1、Vt4)。在NAND記憶結構之第二層中，NAND串列中之開關電晶體對具有臨界電壓對(Vt2、Vt3)。在NAND記憶結構之第三層中，NAND串列中之開關電晶體對具有臨界電壓對(Vt3、Vt2)。在NAND記憶結構之第四層中，NAND串列中之開關電晶體對具有臨界電壓對(Vt4、Vt1)。
在此所述之三維NAND記憶結構內的層，其實體順序可為自頂層往底層、或自底層往頂層連續。在此所述之三維NAND記憶結構內的層，其順序也可不連續。
第4-7圖為對應於第2圖之表格以及第3圖之電路示意 圖的電路示意圖，顯示在一三維NAND記憶結構中，施加於兩條選擇線之不同的偏壓配置是如何選擇位於不同之NAND串列層，其中施加於兩條選擇線之偏壓配置係控制位於NAND串列中的兩個開關電晶體。
第4圖中，施加至串列選擇線之偏壓配置(施加於SSL1之電壓、施加於SSL2之電壓)為(1V、4V)。施加至SSL1之1V偏壓打開位於第1層的開關電晶體。施加至SSL2之4V偏壓打開位於所有層的開關電晶體。這些層的交集只有第1層，從而解碼第1層。
第5圖中，施加至串列選擇線之偏壓配置(施加於SSL1之電壓、施加於SSL2之電壓)為(2V、3V)。施加至SSL1之2V偏壓打開位於第1及第2層的開關電晶體。施加至SSL2之3V偏壓打開位於第2、第3及第4層的開關電晶體。這些層的交集只有第2層，從而解碼第2層。
第6圖中，施加至串列選擇線之偏壓配置(施加於SSL1之電壓、施加於SSL2之電壓)為(3V、2V)。施加至SSL1之3V偏壓打開位於第1、第2及第3層的開關電晶體。施加至SSL2之2V偏壓打開位於第3及第4層的開關電晶體。這些層的交集只有第3層，從而解碼第3層。
第7圖中，施加至串列選擇線之偏壓配置(施加於SSL1之電壓、施加於SSL2之電壓)為(4V、1V)。施加至SSL1之4V偏壓打開位於所有層的開關電晶體。施加至SSL2之1V偏壓打開位於第4層的開關電晶體。這些層的交集只有第4層，從而解碼第4層。
第8圖為顯示開關電晶體對之臨界電壓組合一例的表格，該些開關電晶體對係位在一八層三維NAND記憶結構中不同層之NAND串列內。
第9圖為對應於第8圖表格的一電路示意圖，顯示在一八層三維NAND記憶結構中，位於不同層之NAND串列內的開關電晶體對的臨界電壓。
位在八層三維NAND記憶結構之不同層的NAND串列具有兩個串聯耦接之開關電晶體。
在此所示之特定臨界電壓值僅為舉例之用。開關電晶體對係由兩條不同的串列選擇線所控制，並具有成對之臨界電壓，如此施加至該兩條不同串列選擇線之偏壓配置選擇由該些具有相稱之臨界電壓對的NAND串列所構成的層。更一般地說，開關電晶體之臨界電壓係由臨界電壓組(Vt1、Vt2、Vt3、Vt4、Vt5、Vt6、Vt7、Vt8)而定，而使Vt1<Vt2<Vt3<Vt4<Vt5<Vt6<Vt7<Vt8。
NAND記憶結構之不同層，其所具有之開關電晶體對係有著如下所述之一相對應的臨界電壓對(由SSL1控制之開關電晶體的Vt、由SSL2控制之開關電晶體的Vt)。在NAND記憶結構之第一層中，NAND串列中之開關電晶體對係具有臨界電壓對(Vt1、Vt8)。在NAND記憶結構之第二層中，NAND串列中之開關電晶體對具有臨界電壓對(Vt2、Vt7)。在NAND記憶結構之第三層中，NAND串列中之開關電晶體對具有臨界電壓對(Vt3、Vt6)。在NAND記憶結構之第四層中，NAND串列中之開關電晶體對具有臨界電壓對(Vt4、 Vt5)。在NAND記憶結構之第五層中，NAND串列中之開關電晶體對具有臨界電壓對(Vt5、Vt4)。在NAND記憶結構之第六層中，NAND串列中之開關電晶體對具有臨界電壓對(Vt6、Vt3)。在NAND記憶結構之第七層中，NAND串列中之開關電晶體對具有臨界電壓對(Vt7、Vt2)。在NAND記憶結構之第八層中，NAND串列中之開關電晶體對具有臨界電壓對(Vt8、Vt1)。
在此所述之三維NAND記憶結構內的層，其實體順序可為自頂層往底層、或自底層往頂層連續。在此所述之三維NAND記憶結構內的層，其順序也可不連續。
第10圖為顯示四個一組的開關電晶體之臨界電壓組合一例的表格，該些開關電晶體組係位在一十六層三維NAND記憶結構中不同層之NAND串列內。
第11圖為對應於第10圖表格的一電路示意圖，顯示在一八層三維NAND記憶結構中，位於不同層之NAND串列內之四個一組的開關電晶體之臨界電壓。
位在十六層三維NAND記憶結構之不同層的NAND串列具有四個串聯耦接之開關電晶體。
在此所示之特定臨界電壓值僅為舉例之用。四個一組的開關電晶體係由四條不同的串列選擇線所控制，並具有四個一組之臨界電壓。
更一般地說，開關電晶體之臨界電壓係由臨界電壓組(Vt1、Vt2、Vt3、Vt4)而定，而使Vt1<Vt2<Vt3<Vt4。
前述由四條不同串列選擇線所控制之開關電晶體組，係 分成由第一對串列選擇線控制之第一開關電晶體對，以及由第二對串列選擇線控制之第二開關電晶體對。由於各對開關電晶體與串列選擇電晶體係對應不同之臨界電壓分配，在此將分別對兩對開關電晶體與串列選擇電晶體進行討論。
第一開關電晶體對係由第一對串列選擇線SSL1與SSL2所控制，而第二開關電晶體對係由第二對串列選擇線SSL3與SSL4所控制。
NAND記憶結構之不同層，其所具有之第一開關電晶體對係有著如下所述之相對應的第一臨界電壓對(由SSL1控制之開關電晶體的Vt、由SSL2控制之開關電晶體的Vt)。在NAND記憶結構之第一、第五、第九及第十三層中，NAND串列中之開關電晶體對係具有臨界電壓對(Vt1、Vt4)。在NAND記憶結構之第二、第六、第十及第十四層中，NAND串列中之開關電晶體對具有臨界電壓對(Vt2、Vt3)。在NAND記憶結構之第三、第七、第十一及第十五層中，NAND串列中之開關電晶體對具有臨界電壓對(Vt3、Vt2)。在NAND記憶結構之第四、第八、第十二及第十六層中，NAND串列中之開關電晶體對具有臨界電壓對(Vt4、Vt1)。
在此所述之三維NAND記憶結構內的層，只要施加至串列選擇線SSL1與SSL2之偏壓配置選擇了佔總層數(1/4)的層，其實體分配可根據不同之數學排列而有所不同。
NAND記憶結構之不同層，其所具有之第二開關電晶體對係有著如下所述之相對應的第二臨界電壓對(由SSL3控制之開關電晶體的Vt、由SSL4控制之開關電晶體的Vt)。在 NAND記憶結構之第一、第二、第三及第四層中，NAND串列中之開關電晶體對係具有臨界電壓對(Vt1、Vt4)。在NAND記憶結構之第五、第六、第七及第八層中，NAND串列中之開關電晶體對具有臨界電壓對(Vt2、Vt3)。在NAND記憶結構之第九、第十、第十一及第十二層中，NAND串列中之開關電晶體對具有臨界電壓對(Vt3、Vt2)。在NAND記憶結構之第十三、第十四、第十五及第十六層中，NAND串列中之開關電晶體對具有臨界電壓對(Vt4、Vt1)。
在此所述之三維NAND記憶結構內的層，只要施加至串列選擇線SSL3與SSL4之偏壓配置選擇了佔總層數(1/4)的層，其實體分配可根據不同之數學排列而有所不同。
第一選擇線SSL1及第二選擇線SSL2所選NAND串列((1/4) * 16層=4層)與第三選擇線SSL3及第四選擇線SSL4所選NAND串列((1/4) * 16層=4層)的一交集，選擇了位在複數階層中一特定階層上之該些NAND串列((1/4) * (1/4) * 16層=1層)。
在其他實施例中，第一對選擇線不必須是SSL1與SSL2，而可以是其他種串列選擇線排列(例如SSL3與SSL4、SSL1與SSL3、SSL2與SSL1)；第二對選擇線亦不必須是SSL3與SSL4，而可以是其他種串列選擇線排列(例如SSL1與SSL2、SSL2與SSL4、SSL4與SSL3)。
第12-13及15圖對應於第14圖所示之電路，為顯示開關電晶體對之臨界電壓組合例子的表格，該些開關電晶體對係位在一四層三維NAND記憶結構中不同層之NAND串列 內。相較於第2圖，第12-13及15圖為更概括性的例子。在第12-13及15圖中，在一選擇線上具有逐漸增加之臨界電壓的開關電晶體以及在另一選擇線上具有逐漸降低之臨界電壓的開關電晶體之間，不必須存在臨界電壓的對稱性。
第12圖顯示由SSL1所控制之開關電晶體，其臨界電壓隨著層數而增加。第12圖亦顯示由SSL2所控制之開關電晶體，其臨界電壓隨著層數而降低。
第13圖顯示由SSL1所控制之開關電晶體，其臨界電壓隨著層數而降低。第13圖亦顯示由SSL2所控制之開關電晶體，其臨界電壓隨著層數而增加。
在第12及13圖中，由SSL1與SSL2所控制的開關電晶體之間，不必須存在臨界電壓的對稱性。舉例而言，Va=Vw、Vx=Vb、Vy=Vc或Vz=Vd並非必要條件。
第15圖顯示臨界電壓階層的一個特殊例子，在一選擇線上具有逐漸增加之臨界電壓的開關電晶體以及在另一選擇線上具有逐漸降低之臨界電壓的開關電晶體之間，不存在臨界電壓的對稱性。第一組開關臨界電壓階層包含0.5V<Vt<1.2V、1.2V<Vt<2.2V、2.2V<Vt<3V與Vt>3V；而第二組開關臨界電壓階層包含Vt>4V、3.2V<Vt<4V、2.5V<Vt<3.2V與1.5V<Vt<2.5V。
第14圖為對應於第12、13及15圖表格的一電路示意圖，顯示在一四層三維NAND記憶結構中，位於不同層之NAND串列內的開關電晶體對的臨界電壓。相較於第3圖，第14圖為一更概括性的例子。在第14圖中，在一選擇線上 具有逐漸增加之臨界電壓的開關電晶體以及在另一選擇線上具有逐漸降低之臨界電壓的開關電晶體之間，不必須存在臨界電壓的對稱性。
在其他實施例中，例如第8-11圖所示的例子中，在一選擇線上具有逐漸增加之臨界電壓的開關電晶體以及在另一選擇線上具有逐漸降低之臨界電壓的開關電晶體之間，不必須存在臨界電壓的對稱性。
第16圖為根據本發明一實施例之積體電路的方塊圖。如同在此所述，積體電路975包含一自對準三維NAND快閃記憶陣列960，係位於一半導體積板上。一列解碼器961係耦接至複數條字元線962，並沿著自對準三維NAND快閃記憶陣列960之的列排列。一行解碼器963係耦接至複數條位元線964，沿著自對準三維NAND快閃記憶陣列960的行排列，以讀取及寫入來自自對準三維NAND快閃記憶陣列960中記憶胞的資料。一階層解碼器958係經由串列選擇線959耦接至自對準三維NAND快閃記憶陣列960中的複數階層。階層解碼之執行係藉由施加一偏壓配置至前述串列選擇線。位址係由匯流排965提供至行解碼器963、列解碼器961及階層解碼器958。在本例中，位於區塊966的感應放大器與資料輸入結構係經由資料匯流排967耦接至行解碼器963。資料係自積體電路975之輸入輸出埠、或其他積體電路975內部或外部之資料源，經由資料輸入線971，提供至位於區塊966的資料輸入結構。在此處所述的實施例中，其他電路974係包含於積體電路之上，例如為一通用處理器 (general-purpose processor)或特殊目的應用電路(special purpose application circuitry)，或提供NAND快閃記憶體陣列所支持之單晶片系統功能(system-on-a-chip functionality)的多個模組的組合。資料係自位於區塊966的感應放大器，經由資料輸出線972，提供至位於積體電路975上之輸入輸出埠、或其他積體電路975內部或外部之資料目標。
本例中以一偏壓配置狀態機969作為控制器，控制通過位於區塊968之一或多個偏壓調整電壓供應器所產生或提供之偏壓配置供應電壓的應用，例如電壓之讀取、抹除、寫入、抹除驗證(erase verify)以及寫入驗證(program verify)。亦可使用本發明所屬領域中具有通常知識者所熟知的特殊目的邏輯電路(special-purpose logic circuitry)作為控制器。或者，在一實施例中，控制器係包括位於相同之積體電路中的一通用處理器，用以執行一電腦程式以控制裝置之作業。在又一實施例中，特殊目的邏輯電路與通用處理器之組合可用以作為控制器。
雖然在圖式中用以控制開關電晶體之串列選擇線彼此相鄰，該些串列選擇線也可以不相鄰的方法配置，例如在字元線一側具有一或多條選擇線，而在字元線的另一側具有一或多條選擇線。
在不同的實施例中，字元線所存取的記憶胞是例如為電荷捕捉記憶胞或快閃記憶胞之非揮發性記憶胞，或者是揮發性記憶胞。在不同的實施例中，由選擇線存取的開關電晶體是例如為電荷捕捉記憶胞或快閃記憶胞之非揮發性記憶 胞，或者是揮發性記憶胞。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
70、71、73、74、76、77、80、82、84‧‧‧記憶胞
72、75、78、85、88、89‧‧‧開關電晶體
90、91、92、93、94、95‧‧‧區塊選擇電晶體
106、107、108、964‧‧‧位元線
159、160、161、162、163‧‧‧導線
958‧‧‧階層解碼器
959‧‧‧串列選擇線
960‧‧‧自對準三維NAND快閃記憶陣列
961‧‧‧列解碼器
962‧‧‧字元線
963‧‧‧行解碼器
965‧‧‧匯流排
966、968‧‧‧區塊
967‧‧‧資料匯流排
969‧‧‧偏壓配置狀態機
971‧‧‧資料輸入線
972‧‧‧資料輸出線
974‧‧‧其他電路
975‧‧‧積體電路
BL、BLN+1 、BLN 、BLN-1 ‧‧‧位元線
GSL‧‧‧接地選擇線
SSL1、SSL2、SSL3、SSL4‧‧‧串列選擇線
Vt‧‧‧臨界電壓
WL1、WLn-1、WLn‧‧‧字元線
第1圖為一三維NAND記憶結構的透視圖，具有多個NAND串列層以及位於NAND串列中開關電晶體，該些開關電晶體選擇位於一四層三維NAND記憶結構中一特定層上的NAND串列。
第2圖為顯示開關電晶體對之臨界電壓組合一例的表格，該些開關電晶體對係位在對應第3圖所示電路的一四層三維NAND記憶結構中不同層之NAND串列內。
第3圖為對應於第2圖表格的一電路示意圖，顯示在一四層三維NAND記憶結構中，位於不同層之NAND串列內的開關電晶體對的臨界電壓。
第4-7圖為對應於第2圖之表格以及第3圖之電路示意圖的電路示意圖，顯示在一三維NAND記憶結構中，施加於兩條選擇線之不同的偏壓配置是如何選擇位於不同之NAND串列層，其中施加於兩條選擇線之偏壓配置係控制位於NAND串列中的兩個開關電晶體。
第8圖為顯示開關電晶體對之臨界電壓組合一例的表 格，該些開關電晶體對係位在對應第9圖所示電路的一八層三維NAND記憶結構中不同層之NAND串列內。
第9圖為對應於第8圖表格的一電路示意圖，顯示在一八層三維NAND記憶結構中，位於不同層之NAND串列內的開關電晶體對的臨界電壓。
第10圖為顯示四個一組的開關電晶體之臨界電壓組合一例的表格，該些開關電晶體組係位在對應第11圖所示電路的一十六層三維NAND記憶結構中不同層之NAND串列內。
第11圖為對應於第10圖表格的一電路示意圖，顯示在一十六層三維NAND記憶結構中，位於不同層之NAND串列內之四個一組的開關電晶體之臨界電壓。
第12-13圖為顯示開關電晶體對之臨界電壓組合例子的表格，該些開關電晶體對係位在對應第14圖所示電路的一四層三維NAND記憶結構中不同層之NAND串列內。
第14圖為對應於第12、13及15圖表格的一電路示意圖，顯示在一四層三維NAND記憶結構中，位於不同層之NAND串列內的開關電晶體對的臨界電壓。
第15圖為顯示開關電晶體對之臨界電壓組合一例的表格，該些開關電晶體對係位在對應第14圖所示電路的一四層三維NAND記憶結構中不同層之NAND串列內。
第16圖為根據本發明一實施例之積體電路的方塊圖。
BL‧‧‧位元線

Claims (20)

  1. 一積體電路，包括：一三維記憶陣列，包含複數階層，該些階層各自包括NAND串列之二維陣列，該些NAND串列包含記憶胞及開關電晶體，該些開關電晶體具有橫越該些階層而變化之臨界電壓階層的組合；複數條選擇線，係電性耦接至該些開關電晶體；以及控制電路，係施加一偏壓配置至該些選擇線，如此而由該些開關電晶體選擇位於該些階層中之一特定階層上的該些NAND串列，並由該些開關電晶體不選擇位於該些階層中除該特定階層外之其他階層上的該些NAND串列。
  2. 如申請專利範圍第1項所述之積體電路，其中由該些選擇線中其中一條所控制的該些開關電晶體之臨界電壓，係依照一開關臨界電壓階層量而定，該開關臨界電壓階層量等於該三維記憶陣列中該複數階層的數量。
  3. 如申請專利範圍第1項所述之積體電路，其中該複數條選擇線包含兩條選擇線，電性耦接至該兩條選擇線之該些開關電晶體係自位於該複數階層中除該特定階層外之其他階層上的該些NAND串列辨別出位於該特定階層上的該些NAND串列。
  4. 如申請專利範圍第1項所述之積體電路，其中由該些選擇線中其中一條所控制的該些開關電晶體之臨界電壓，係依照一開關臨界電壓階層量而定，該開關臨界電壓階層量等於該三維記憶陣列中該複數階層之數量的平方根。
  5. 如申請專利範圍第1項所述之積體電路，其中該複數條選擇線包含四條選擇線，電性耦接至該四條選擇線之該些開關電晶體係自位於該複數階層中除該特定階層外之其他階層上的該些NAND串列辨別出位於該特定階層上的該些NAND串列。
  6. 如申請專利範圍第1項所述之積體電路，其中耦接至該些選擇線中不同條選擇線的該些開關電晶體之臨界電壓，係依照對應的開關臨界電壓階層組而定。
  7. 如申請專利範圍第1項所述之積體電路，其中該複數條選擇線包含一第一選擇線及一第二選擇線，該些開關電晶體包含電性耦接至該第一選擇線之一第一組開關電晶體，以及電性耦接至該第二選擇線之一第二組開關電晶體，該些NAND串列包含與該第一組開關電晶體中一第一開關電晶體以及該第二組開關電晶體中一第二開關電晶體串聯之複數個記憶胞，該第一組開關電晶體之臨界電壓係依照一第一組開關臨界電壓階層而定，該第一組開關臨界電壓階層具有一開關臨界電壓階層量，該第二組開關電晶體之臨界電壓係依照一第二組開關臨界電壓階層而定，該第二組開關臨界電壓階層具有該開關臨界電壓階層量，且該三維記憶陣列中該複數階層之一數量係等於該開關臨界電壓階層量。
  8. 如申請專利範圍第1項所述之積體電路，其中該複數條選擇線包含一第一選擇線、一第二選擇線、一第三選擇線及一第四選擇線，該些開關電晶體包含電性耦接至該第一選擇線之一第一組開關電晶體、電性耦接至該第二選擇線之一第二組開關電晶體、電性耦接至該第三選擇線之一第三組開關電晶體，以及電性耦接至該第四選擇線之一第四組開關電晶體，該些NAND串列包含與該第一組開關電晶體中一第一開關電晶體、該第二組開關電晶體中一第二開關電晶體、該第三組開關電晶體中一第三開關電晶體以及該第四組開關電晶體中一第四開關電晶體串聯之複數個記憶胞，該第一組開關電晶體之臨界電壓係依照一第一組開關臨界電壓階層而定，該第一組開關臨界電壓階層具有一第一開關臨界電壓階層量，該第二組開關電晶體之臨界電壓係依照一第二組開關臨界電壓階層而定，該第二組開關臨界電壓階層具有該第一開關臨界電壓階層量，該第三組開關電晶體之臨界電壓係依照一第三組開關臨界電壓階層而定，該第三組開關臨界電壓階層具有一第二開關臨界電壓階層量，該第四組開關電晶體之臨界電壓係依照一第四組開關臨界電壓階層而定，該第四組開關臨界電壓階層具有該第二開關臨界電壓階層量，且該三維記憶陣列中該複數階層之一數量係等於該第一 開關臨界電壓階層量與該第二開關臨界電壓階層量之一乘積值。
  9. 如申請專利範圍第1項所述之積體電路，其中該複數條選擇線包含一第一選擇線及一第二選擇線，該些開關電晶體包含電性耦接至該第一選擇線之一第一組開關電晶體，以及電性耦接至該第二選擇線之一第二組開關電晶體，該些NAND串列包含與該第一組開關電晶體中一第一開關電晶體以及該第二組開關電晶體中一第二開關電晶體串聯之複數個記憶胞，該第一組開關電晶體之臨界電壓係與該第二組開關電晶體之臨界電壓成對，該第一組開關電晶體位於為一第一組開關臨界電壓階層中第i個臨界電壓階層的特定階層上，該第一組開關臨界電壓階層為N個依序增加之臨界電壓階層的組合，該第一組開關電晶體之一第一臨界電壓與該第二組開關電晶體之一第二臨界電壓成對，該第二組開關電晶體位於為一第二組開關臨界電壓階層中第i個臨界電壓階層的特定階層上，該第二組開關臨界電壓階層為N個依序降低之臨界電壓階層的組合。
  10. 如申請專利範圍第1項所述之積體電路，其中該複數條選擇線包含一第一選擇線、一第二選擇線、一第三選擇線及一第四選擇線，該些開關電晶體包含電性耦接至該第一選擇線之一第一組開關電晶體、電性耦接至該第二選擇線之一第二組開關 電晶體、電性耦接至該第三選擇線之一第三組開關電晶體，以及電性耦接至該第四選擇線之一第四組開關電晶體，該些NAND串列包含與該第一組開關電晶體中一第一開關電晶體、該第二組開關電晶體中一第二開關電晶體、該第三組開關電晶體中一第三開關電晶體以及該第四組開關電晶體中一第四開關電晶體串聯之複數個記憶胞，該第一組開關電晶體之臨界電壓、該第二組開關電晶體之臨界電壓、該第三組開關電晶體之臨界電壓與該第四組開關電晶體之臨界電壓係依照複數個對應之開關臨界電壓階層組而定，該些開關臨界電壓階層組具有N個開關臨界電壓階層，且該第一組開關電晶體之臨界電壓係與該第二組開關電晶體之臨界電壓成對，如此施加至該第一選擇線與該第二選擇線之偏壓配置選擇位於該複數階層之一(1/N)部分上的該些NAND串列，該第三組開關電晶體之臨界電壓係與該第四組開關電晶體之臨界電壓成對，如此施加至該第三選擇線與該第四選擇線之偏壓配置選擇位於該複數階層之一(1/N)部分上的該些NAND串列，且該第一選擇線及該第二選擇線選擇之該些NAND串列與該第三選擇線及該第四選擇線選擇之該些NAND串列的一交集，係選擇位於該複數階層之該特定階層上的該些NAND串列。
  11. 一種積體電路的操作方法包括： 施加一偏壓配置至複數條選擇線，該些選擇線電性耦接至位於一三維記憶陣列之複數階層的一特定階層上的複數個NAND串列，該些NAND串列包括複數個記憶胞與複數個開關電晶體，該些開關電晶體具有橫越該些階層而變化之臨界電壓階層的組合；藉由施加該偏壓配置，選擇位於該些階層中該特定階層上之該些NAND串列，且不選擇位於該些階層中除該特定階層外之其他階層上的複數個NAND串列。
  12. 如申請專利範圍第11項所述之積體電路的操作方法，其中由該些選擇線中其中一條所控制的該些開關電晶體之臨界電壓，係依照一開關臨界電壓階層量而定，該開關臨界電壓階層量等於該三維記憶陣列中該複數階層的數量。
  13. 如申請專利範圍第11項所述之積體電路的操作方法，其中該複數條選擇線包含兩條選擇線，電性耦接至該兩條選擇線之該些開關電晶體係自位於該複數階層中除該特定階層外之其他階層上的該些NAND串列辨別出位於該特定階層上的該些NAND串列。
  14. 如申請專利範圍第11項所述之積體電路的操作方法，其中由該些選擇線中其中一條所控制的該些開關電晶體之臨界電壓，係依照一開關臨界電壓階層量而定，該開關臨界電壓階層量等於該三維記憶陣列中該複數階層之數量的平方根。
  15. 如申請專利範圍第11項所述之積體電路的操作方法，其中該複數條選擇線包含四條選擇線，電性耦接至該四條選擇線之該些開關電晶體係自位於該複數階層中除該特 定階層外之其他階層上的該些NAND串列辨別出位於該特定階層上的該些NAND串列。
  16. 如申請專利範圍第11項所述之積體電路的操作方法，其中耦接至該些選擇線中不同條選擇線的該些開關電晶體之臨界電壓，係依照對應的開關臨界電壓階層組而定。
  17. 如申請專利範圍第11項所述之積體電路的操作方法其中該複數條選擇線包含一第一選擇線及一第二選擇線，該些開關電晶體包含電性耦接至該第一選擇線之一第一組開關電晶體，以及電性耦接至該第二選擇線之一第二組開關電晶體，該些NAND串列包含與該第一組開關電晶體中一第一開關電晶體以及該第二組開關電晶體中一第二開關電晶體串聯之複數個記憶胞，該第一組開關電晶體之臨界電壓係依照一第一組開關臨界電壓階層而定，該第一組開關臨界電壓階層具有一開關臨界電壓階層量，該第二組開關電晶體之臨界電壓係依照一第二組開關臨界電壓階層而定，該第二組開關臨界電壓階層具有該開關臨界電壓階層量，且該三維記憶陣列中該複數階層之一數量係等於該開關臨界電壓階層量。
  18. 如申請專利範圍第11項所述之積體電路的操作方法，其中該複數條選擇線包含一第一選擇線、一第二選擇線、一第三選擇線及一第四選擇線， 該些開關電晶體包含電性耦接至該第一選擇線之一第一組開關電晶體、電性耦接至該第二選擇線之一第二組開關電晶體、電性耦接至該第三選擇線之一第三組開關電晶體，以及電性耦接至該第四選擇線之一第四組開關電晶體，該些NAND串列包含與該第一組開關電晶體中一第一開關電晶體、該第二組開關電晶體中一第二開關電晶體、該第三組開關電晶體中一第三開關電晶體以及該第四組開關電晶體中一第四開關電晶體串聯之複數個記憶胞，該第一組開關電晶體之臨界電壓係依照一第一組開關臨界電壓階層而定，該第一組開關臨界電壓階層具有一第一開關臨界電壓階層量，該第二組開關電晶體之臨界電壓係依照一第二組開關臨界電壓階層而定，該第二組開關臨界電壓階層具有該第一開關臨界電壓階層量，該第三組開關電晶體之臨界電壓係依照一第三組開關臨界電壓階層而定，該第三組開關臨界電壓階層具有一第二開關臨界電壓階層量，該第四組開關電晶體之臨界電壓係依照一第四組開關臨界電壓階層而定，該第四組開關臨界電壓階層具有該第二開關臨界電壓階層量，且該三維記憶陣列中該複數階層之一數量係等於該第一開關臨界電壓階層量與該第二開關臨界電壓階層量之一乘積值。
  19. 如申請專利範圍第11項所述之積體電路的操作方 法，其中該複數條選擇線包含一第一選擇線及一第二選擇線，該些開關電晶體包含電性耦接至該第一選擇線之一第一組開關電晶體，以及電性耦接至該第二選擇線之一第二組開關電晶體，該些NAND串列包含與該第一組開關電晶體中一第一開關電晶體以及該第二組開關電晶體中一第二開關電晶體串聯之複數個記憶胞，該第一組開關電晶體之臨界電壓係與該第二組開關電晶體之臨界電壓成對，該第一組開關電晶體位於為一第一組開關臨界電壓階層中第i個臨界電壓階層的特定階層上，該第一組開關臨界電壓階層為N個依序增加之臨界電壓階層的組合，該第一組開關電晶體之一第一臨界電壓與該第二組開關電晶體之一第二臨界電壓成對，該第二組開關電晶體位於為一第二組開關臨界電壓階層中第i個臨界電壓階層的特定階層上，該第二組開關臨界電壓階層為N個依序降低之臨界電壓階層的組合。
  20. 如申請專利範圍第11項所述之積體電路的操作方法，其中該複數條選擇線包含一第一選擇線、一第二選擇線、一第三選擇線及一第四選擇線，該些開關電晶體包含電性耦接至該第一選擇線之一第一組開關電晶體、電性耦接至該第二選擇線之一第二組開關電晶體、電性耦接至該第三選擇線之一第三組開關電晶體，以及電性耦接至該第四選擇線之一第四組開關電晶體， 該些NAND串列包含與該第一組開關電晶體中一第一開關電晶體、該第二組開關電晶體中一第二開關電晶體、該第三組開關電晶體中一第三開關電晶體以及該第四組開關電晶體中一第四開關電晶體串聯之複數個記憶胞，該第一組開關電晶體之臨界電壓、該第二組開關電晶體之臨界電壓、該第三組開關電晶體之臨界電壓與該第四組開關電晶體之臨界電壓係依照複數個對應之開關臨界電壓階層組而定，該些開關臨界電壓階層組具有N個開關臨界電壓階層，且該第一組開關電晶體之臨界電壓係與該第二組開關電晶體之臨界電壓成對，如此施加至該第一選擇線與該第二選擇線之偏壓配置選擇位於該複數階層之一(1/N)部分上的該些NAND串列，該第三組開關電晶體之臨界電壓係與該第四組開關電晶體之臨界電壓成對，如此施加至該第三選擇線與該第四選擇線之偏壓配置選擇位於該複數階層之一(1/N)部分上的該些NAND串列，且該第一選擇線及該第二選擇線選擇之該些NAND串列與該第三選擇線及該第四選擇線選擇之該些NAND串列的一交集，係選擇位於該複數階層之該特定階層上的該些NAND串列。
TW101103146A 2011-12-13 2012-01-31 三維記憶陣列之z方向解碼 TWI476900B (zh)

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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8593869B2 (en) 2011-07-27 2013-11-26 Micron Technology, Inc. Apparatuses and methods including memory array and data line architecture
US8792263B2 (en) * 2011-12-22 2014-07-29 Micron Technology, Inc. Apparatuses and methods including memory with top and bottom data lines
KR101862156B1 (ko) * 2012-01-19 2018-05-29 삼성전자주식회사 불휘발성 메모리 장치, 그리고 그것을 포함하는 메모리 시스템
KR101370509B1 (ko) * 2012-02-24 2014-03-06 서울대학교산학협력단 Ｌｓｍ이 가능한 3차원 적층형 낸드 플래시 메모리 어레이 및 그 동작방법
US8780631B2 (en) 2012-08-21 2014-07-15 Micron Technology, Inc. Memory devices having data lines included in top and bottom conductive lines
CN103680611B (zh) * 2012-09-18 2017-05-31 中芯国际集成电路制造(上海)有限公司 3d nand存储器以及制作方法
JP2014127220A (ja) * 2012-12-27 2014-07-07 Toshiba Corp 半導体記憶装置
TWI556356B (zh) * 2014-01-27 2016-11-01 旺宏電子股份有限公司 三維記憶體及其製造方法
CN105206610B (zh) * 2014-06-10 2017-11-24 旺宏电子股份有限公司 集成电路及其操作方法与制造方法
KR101582621B1 (ko) * 2014-07-16 2016-01-05 서울대학교산학협력단 3차원 적층형 메모리 어레이 및 스트링선택트랜지스터의 문턱전압 결정방법
KR20160062498A (ko) * 2014-11-25 2016-06-02 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR102401056B1 (ko) 2015-09-25 2022-05-24 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
US9865311B1 (en) 2016-07-08 2018-01-09 Micron Technology, Inc. Memory device including current generator plate
US9728266B1 (en) 2016-07-08 2017-08-08 Micron Technology, Inc. Memory device including multiple select gates and different bias conditions
KR20190006760A (ko) 2017-07-11 2019-01-21 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6115287A (en) * 1997-11-27 2000-09-05 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device using SOI
US20090294836A1 (en) * 2008-06-03 2009-12-03 Kabushiki Kaisha Toshiba Nonvolatile semiconductor storage device and method for manufacturing same
US20100226195A1 (en) * 2009-03-03 2010-09-09 Macronix International Co., Ltd. Integrated circuit self aligned 3d memory array and manufacturing method
US20110235421A1 (en) * 2010-03-23 2011-09-29 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6404670B2 (en) * 1996-05-24 2002-06-11 Uniram Technology, Inc. Multiple ports memory-cell structure
US6034882A (en) 1998-11-16 2000-03-07 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
WO2002015277A2 (en) 2000-08-14 2002-02-21 Matrix Semiconductor, Inc. Dense arrays and charge storage devices, and methods for making same
US6906361B2 (en) 2002-04-08 2005-06-14 Guobiao Zhang Peripheral circuits of electrically programmable three-dimensional memory
US7081377B2 (en) 2002-06-27 2006-07-25 Sandisk 3D Llc Three-dimensional memory
US6862223B1 (en) 2002-07-05 2005-03-01 Aplus Flash Technology, Inc. Monolithic, combo nonvolatile memory allowing byte, page and block write with no disturb and divided-well in the cell array using a unified cell structure and technology with a new scheme of decoder and layout
US6879505B2 (en) 2003-03-31 2005-04-12 Matrix Semiconductor, Inc. Word line arrangement having multi-layer word line segments for three-dimensional memory array
DE20321085U1 (de) 2003-10-23 2005-12-29 Commissariat à l'Energie Atomique Phasenwechselspeicher, Phasenwechselspeicheranordnung, Phasenwechselspeicherzelle, 2D-Phasenwechselspeicherzellen-Array, 3D-Phasenwechselspeicherzellen-Array und Elektronikbaustein
US6906940B1 (en) 2004-02-12 2005-06-14 Macronix International Co., Ltd. Plane decoding method and device for three dimensional memories
US7378702B2 (en) 2004-06-21 2008-05-27 Sang-Yun Lee Vertical memory device structures
US7315474B2 (en) 2005-01-03 2008-01-01 Macronix International Co., Ltd Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US8824205B2 (en) 2005-04-11 2014-09-02 Micron Technology, Inc. Non-volatile electronic memory device with NAND structure being monolithically integrated on semiconductor
US7420242B2 (en) 2005-08-31 2008-09-02 Macronix International Co., Ltd. Stacked bit line dual word line nonvolatile memory
JP4476919B2 (ja) 2005-12-01 2010-06-09 株式会社東芝 不揮発性記憶装置
JP2008078404A (ja) 2006-09-21 2008-04-03 Toshiba Corp 半導体メモリ及びその製造方法
KR101169396B1 (ko) 2006-12-22 2012-07-30 삼성전자주식회사 비휘발성 메모리 소자 및 그 동작 방법
JP4945248B2 (ja) 2007-01-05 2012-06-06 株式会社東芝 メモリシステム、半導体記憶装置及びその駆動方法
US7382647B1 (en) 2007-02-27 2008-06-03 International Business Machines Corporation Rectifying element for a crosspoint based memory array architecture
US20080285350A1 (en) 2007-05-18 2008-11-20 Chih Chieh Yeh Circuit and method for a three dimensional non-volatile memory
KR20090037690A (ko) 2007-10-12 2009-04-16 삼성전자주식회사 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법
KR20090079694A (ko) 2008-01-18 2009-07-22 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
US8829646B2 (en) 2009-04-27 2014-09-09 Macronix International Co., Ltd. Integrated circuit 3D memory array and manufacturing method

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6115287A (en) * 1997-11-27 2000-09-05 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device using SOI
US20090294836A1 (en) * 2008-06-03 2009-12-03 Kabushiki Kaisha Toshiba Nonvolatile semiconductor storage device and method for manufacturing same
US20100226195A1 (en) * 2009-03-03 2010-09-09 Macronix International Co., Ltd. Integrated circuit self aligned 3d memory array and manufacturing method
US20110235421A1 (en) * 2010-03-23 2011-09-29 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device

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