TWI457750B - 非揮發性記憶體中動態控制操作以限制電力消耗的方法及系統 - Google Patents

非揮發性記憶體中動態控制操作以限制電力消耗的方法及系統 Download PDF

Info

Publication number
TWI457750B
TWI457750B TW100126464A TW100126464A TWI457750B TW I457750 B TWI457750 B TW I457750B TW 100126464 A TW100126464 A TW 100126464A TW 100126464 A TW100126464 A TW 100126464A TW I457750 B TWI457750 B TW I457750B
Authority
TW
Taiwan
Prior art keywords
volatile memory
nvm
current
power
current threshold
Prior art date
Application number
TW100126464A
Other languages
English (en)
Other versions
TW201224736A (en
Inventor
Matthew Byom
Vadim Khmelnitsky
Hugo Fiennes
Arjun Kapoor
Original Assignee
Apple Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Apple Inc filed Critical Apple Inc
Publication of TW201224736A publication Critical patent/TW201224736A/zh
Application granted granted Critical
Publication of TWI457750B publication Critical patent/TWI457750B/zh

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3206—Monitoring of events, devices or parameters that trigger a change in power modality
    • G06F1/3215—Monitoring of peripheral devices
    • G06F1/3225—Monitoring of peripheral devices of memory devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/325—Power saving in peripheral device
    • G06F1/3275—Power saving in memory, e.g. RAM, cache
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/329—Power saving characterised by the action undertaken by task scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0625—Power saving in storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/50—Allocation of resources, e.g. of the central processing unit [CPU]
    • G06F9/5094—Allocation of resources, e.g. of the central processing unit [CPU] where the allocation takes into account power or heat criteria
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Software Systems (AREA)
  • Power Engineering (AREA)
  • Power Sources (AREA)
  • Memory System (AREA)

Description

非揮發性記憶體中動態控制操作以限制電力消耗的方法及系統
本發明可係關於諸如「反及」(NAND)快閃記憶體之非揮發性記憶體中動態控制操作以限制電力消耗。
電子系統正變得愈來愈複雜且併入愈來愈多組件。因而，持續關注此等系統之電力需求。詳言之，因為系統中之許多組件可同時操作，所以系統可遭受電力或電流尖峰。此效應在各種系統組件各自同時執行高電力操作時可為特別顯著的。
快閃記憶體系統(其通常用於消費型電子產品中之大容量儲存器)為關注電力消耗問題之系統的一實例。在大量使用中，快閃記憶體系統可經歷電力位準之升高事件，該等電力事件在本文中被稱為峰值電力事件。峰值電力事件可在正同時存取快閃記憶體中之每一晶粒時發生。使用快閃記憶體系統之系統經設計以處置此等峰值電力事件(亦即，維持充足的電力資源以滿足峰值電力事件之電力需求)。然而，峰值電力事件可為相對少見的，且快閃記憶體系統之平均電力消耗可實質上小於峰值電力。因此，結果，即使並不總是需要升高之電力位準，此等系統仍經設計以儲備有電力之升高位準。
揭示用於使用一電力限制方案來限制一非揮發性記憶體(NVM)之電力消耗的系統及方法，該電力限制方案在時間上分散數個同時非揮發性記憶體操作。此提供一「電流消耗上限限定」，其固定非揮發性記憶體之電流消耗的上限，藉此消除峰值電力事件。
在一實施例中，可藉由自複數個系統源中之至少一者接收適合於在調整一電流臨限值時用作一因數之資料來限制非揮發性記憶體之電力消耗。該電流臨限值可小於能夠由該非揮發性記憶體消耗的一峰值電流且可基於該所接收之資料來調整。可使用一電力限制方案，該電力限制方案限制執行之同時非揮發性記憶體操作之數目，使得該非揮發性記憶體之一累積電流消耗不超過該調整之電流臨限值。在一實施例中，該電力限制方案可為一反應性電力限制方案，該反應性電力限制方案使用由該非揮發性記憶體提供之回饋資料來判定每一非揮發性記憶體操作何時完成。在另一實施例中，該電力限制方案可為一預測性電力限制方案，該預測性電力限制方案預測每一非揮發性記憶體操作將花費多長時間來完成。
在結合隨附圖式考慮以下[實施方式]時，本發明之上述及其他態樣及優點將變得更加顯而易見，在圖式中相同參考字元始終指代相同部分。
圖1為電子器件100之示意圖。在一些實施例中，電子器件100可為或可包括攜帶型媒體播放器(例如，可購自Cupertino,CA之Apple Inc.的iPodTM )、蜂巢式電話(例如，可購自Apple Inc.的iPhoneTM )、口袋型個人電腦、個人數位助理(「PDA」)、桌上型電腦、膝上型電腦及任何其他合適類型之電子器件。
電子器件100可包括系統單晶片(「SoC」)110、非揮發性記憶體(「NVM」)120及電力位準選擇電路130。非揮發性記憶體120可包括基於浮動閘極或電荷捕獲技術之NAND快閃記憶體、NOR快閃記憶體、可抹除可程式化唯讀記憶體(「EPROM」)、電可抹除可程式化唯讀記憶體(「EEPROM」)、鐵電RAM(「FRAM」)、磁阻RAM(「MRAM」)、任何其他已知或未來類型之非揮發性記憶體技術，或其任何組合。NVM記憶體120可包括可組織成「區塊」(其為抹除之最小單位)且經進一步組織成「頁面」(其為最小可程式化及可讀單位)之一或多個晶粒。在一些實施例中，NVM 120可包括多個積體電路，其中每一積體電路可具有多個區塊。來自相應積體電路之區塊(例如，具有相同位置或區塊編號之區塊)可形成「超區塊」。NVM 120之每一記憶體位置(例如，頁面或區塊)可使用實體位址(例如，實體頁面位址或實體區塊位址)來定址。
電力位準選擇電路130可設定一電力位準，該電力位準限制可由NVM 120消耗之電力或電流之最大量。該電力位準可包括電壓位準、電流位準或電壓位準與電流位準兩者。電路130可操作以基於任何數目個因數來選擇電力位準。此等因數可包括(例如)可自電源(例如，可用電池電源)得到的電力、器件100中之各種組件(例如，SoC控制電路112)所需的電力負載，及器件100之溫度。儘管將電路130展示為說明性地連接至SoC 110及NVM 120，但應理解，電路130可連接至器件100之任何組件。下文結合描述性之附圖5來提供電路130之額外細節。
圖1以及之後的圖及各種揭示之實施例有時可就使用快閃記憶體技術而言來進行描述。然而，此不意欲為限制的，且可替代地實施任何其他類型之非揮發性記憶體。電子器件100可包括其他組件，諸如電源供應器或未在圖1中描繪以防止圖過於複雜的任何使用者輸入或輸出組件。
系統單晶片110可包括SoC控制電路112、記憶體114及NVM介面118。SoC控制電路112可控制SoC 110之一般操作及功能以及SoC 110或器件100之其他組件。舉例而言，回應於使用者輸入及/或應用程式或作業系統之指令，SoC控制電路112可向NVM介面118發出讀取或寫入命令以獲得來自NVM 120之資料或將資料儲存於NVM 120中。為清楚起見，SoC控制電路112可請求以供儲存或擷取的資料可被稱為「使用者資料」，即使該資料可能不與使用者或使用者應用程式直接相關聯亦如此。更確切而言，使用者資料可為由SoC控制電路112(例如，經由應用程式或作業系統)產生或獲得的數位資訊之任何合適序列。
SoC控制電路112可包括硬體、軟體及韌體之任何組合，及操作以驅動電子器件100之功能性的任何組件、電路或邏輯。舉例而言，SoC控制電路112可包括在儲存於NVM 120或記憶體114中之軟體/韌體的控制下操作的一或多個處理器。
記憶體114可包括任何合適類型之揮發性或非揮發性記憶體，諸如動態隨機存取記憶體(「DRAM」)、同步動態隨機存取記憶體(「SDRAM」)、雙資料速率(「DDR」)RAM、快取記憶體、唯讀記憶體(「ROM」)或其任何組合。記憶體114可包括可臨時儲存用於程式化至非揮發性記憶體120中或自非揮發性記憶體120讀取之使用者資料的資料源。在一些實施例中，記憶體114可充當用於實施為SoC控制電路112之部分之任何處理器的主記憶體。
NVM介面118可包括經組態以充當SoC控制電路112與NVM 120之間的介面或驅動程式之硬體、軟體及/或韌體的任何合適組合。對於包括於NVM介面118中之任何軟體模組，相應程式碼可儲存於NVM 120或記憶體114中。
NVM介面118可執行允許SoC控制電路112存取NVM 120並管理NVM 120之記憶體位置(例如，頁面、區塊、超區塊、積體電路)及儲存於其中之資料(例如，使用者資料)的多種功能。舉例而言，NVM介面118可解譯來自SoC控制電路112之讀取或寫入命令，執行損耗平均，並產生與NVM 120之匯流排協定相容之讀取及程式化指令。
雖然將NVM介面118及SoC控制電路112展示為單獨模組，但此僅意欲簡化本發明之實施例的描述。應理解，此等模組可共用硬體組件、軟體組件或硬體組件與軟體組件兩者。舉例而言，實施為SoC控制電路112之部分的處理器可執行用於NVM介面118的基於軟體之記憶體驅動程式。因此，SoC控制電路112及NVM介面118之部分有時可共同地被稱為「控制電路」。
圖1說明一電子器件，在該電子器件中，NVM 120可不具有其自身之控制器。在其他實施例中，電子器件100可包括目標器件(諸如，快閃記憶體卡或SD卡)，該目標器件包括NVM 120及NVM介面118之一些或所有部分(例如，下文所論述之轉譯層)。在此等實施例中，SoC 110或SoC控制電路112可充當目標器件之主機控制器。舉例而言，作為主機控制器，SoC 110可向目標器件發出讀取及寫入請求。
圖2A及圖2B為系統之示意圖，該等系統為圖1之實施例100之各種實施例的實例。首先參看圖2A，系統200可包括主機處理器210及至少一非揮發性記憶體(「NVM」)封裝220。主機處理器210及(視情況)NVM封裝220可實施於任何合適之主機器件或系統中，諸如攜帶型媒體播放器(例如，可購自Cupertino,CA之Apple Inc.的iPodTM )、蜂巢式電話(例如，可購自Apple Inc.的iPhoneTM )、口袋型個人電腦、個人數位助理(「PDA」)、桌上型電腦或膝上型電腦。
主機處理器210可包括當前可用或將在未來開發的一或多個處理器或微處理器。或者或另外，主機處理器210可包括能夠控制記憶體系統200之各種操作的任何其他組件或電路(例如，特殊應用積體電路(「ASIC」))或結合能夠控制記憶體系統200之各種操作的任何其他組件或電路(例如，特殊應用積體電路(「ASIC」))操作。在基於處理器之實施中，主機處理器210可執行載入至實施於主機上的記憶體(圖中未展示)中之韌體及軟體程式。記憶體可包括任何合適類型之揮發性記憶體(例如，快取記憶體或隨機存取記憶體(「RAM」)，諸如雙資料速率(「DDR」)RAM或靜態RAM(「SRAM」))。主機處理器210可執行NVM驅動程式212，該NVM驅動程式212可提供使主機處理器210能夠執行用於非揮發性記憶體封裝220之各種記憶體管理及存取功能的供應商特定及/或技術特定指令。主機處理器210可執行(圖1之)SoC 110之功能中的任一者。
主機處理器210亦可執行電力上限限定模組214，該電力上限限定模組214可實施為NVM驅動程式212之部分。電力上限限定模組214可操作為NVM封裝220之電力消耗控制器，且可實施根據本發明之各種實施例的各種電力限制方案。此等電力限制方案可藉由控制可同時存取的晶粒224之數目來限定由NVM封裝220消耗之最高電力。下文較詳細地論述根據本發明之實施例的各種電力限制方案。
NVM封裝220可為球狀柵格陣列(「BGA」)封裝或其他合適類型之積體電路(「IC」)封裝。NVM封裝220可為管理性NVM封裝。詳言之，NVM封裝220可包括耦接至任何合適數目個NVM晶粒224之NVM控制器222。NVM控制器222可包括處理器、微處理器或基於硬體之組件(例如，ASIC)之任何合適組合，且可包括與主機處理器210相同或不同的組件。NVM控制器222可與NVM驅動程式212共用管理及/或存取NVM晶粒224之實體記憶體位置的責任。或者，NVM控制器222可實質上執行NVM晶粒224之全部管理及存取功能。因此，「管理性NVM」可指代包括經組態以對非揮發性記憶體(例如，NVM晶粒224)執行至少一記憶體管理功能的控制器(例如，NVM控制器222)之記憶體器件或封裝。可由NVM控制器222及/或主機處理器210對NVM晶粒224執行的記憶體管理及存取功能可包括發出讀取、寫入或抹除指令及執行損耗平均、壞損區塊管理、廢棄項目收集、邏輯至實體位址映射、SLC或MLC程式化決策、應用錯誤校正或偵測及將資料排入佇列以建立程式化操作。
NVM封裝220可包括電力上限限定模組223，該電力上限限定模組223可由NVM控制器222執行。電力上限限定模組223可具有與電力上限限定模組214相同之操作能力。在一些實施例中，電力上限限定模組214及223兩者可包括於系統200中。在此實施例中，模組214及223可一起工作以實施根據本發明之實施例的電力限制方案。舉例而言，模組214可充當主控器且模組223可充當受控器。在另一實施例中，系統200可包括電力上限限定模組214，但不包括電力上限限定模組223。在又一實施例中，系統200可包括電力上限限定模組223，但不包括電力上限限定模組214。
NVM晶粒224可用以儲存在記憶體系統200斷電時需要留存之資訊。如本文中所使用且取決於上下文，「非揮發性記憶體」可指代可儲存資料之NVM，或可指代包括NVM晶粒之NVM封裝。
現參看圖2B，展示系統250之示意圖，該系統250可為圖1之電子器件100之另一實施例的實例。系統250可具有上文結合圖2A之系統200描述之特徵及功能性中的任一者。詳言之，圖2B中所描繪之組件中之任一者可具有圖2A中之相同名稱組件的特徵及功能性中之任一者，且圖2A中所描繪之組件中之任一者可具有圖2B中之相同名稱組件的特徵及功能性中之任一者。
系統250可包括主機處理器260及非揮發性記憶體封裝270。不同於圖2A之記憶體系統200，NVM封裝270不包括嵌入式NVM控制器，且因此NVM晶粒274可完全由主機控制器260(例如，經由NVM驅動程式262)管理。因此，非揮發性記憶體封裝270可被稱為「原始NVM」。「原始NVM」可指代可完全由在NVM封裝外部實施之主機控制器或處理器(例如，主機處理器260)管理的記憶體器件或封裝。主機處理器260可執行上文結合圖2A之主機處理器210及NVM控制器222論述的其他記憶體管理及存取功能中之任一者。另外，主機處理器260可執行(圖1之)SoC 110之功能中的任一者。
主機處理器260亦可執行電力上限限定模組264，該電力上限限定模組264可實施為NVM驅動程式262之部分。電力上限限定模組264可具有與電力上限限定模組214(圖2A)相同的操作能力。
繼續參看圖2A及圖2B兩者，NVM控制器222(圖2A)及主機處理器260(例如，經由NVM驅動程式262)(圖2B)可各自體現上文結合圖1論述之SoC 110之特徵及功能性，且NVM晶粒224及274可體現可使用本發明之各種實施例確定的各別電力消耗量變曲線(profile)。詳言之，NVM晶粒224(圖2A)及274(圖2B)可各自具有帶峰值之電流量變曲線，其中最高峰值在晶粒正執行其最電力密集操作時發生。在快閃記憶體實施例中，此電力密集操作之實例為感測操作(例如，電流感測操作)，其可在讀取儲存於記憶體單元中之資料時使用。當在程式化之後驗證資料經適當儲存時，可(例如)回應於來自主機處理器及/或NVM控制器之讀取請求而執行此等感測操作。
圖2C展示說明性電流消耗量變曲線290。電流消耗量變曲線290給出驗證型感測操作期間NVM晶粒(例如，NVM晶粒224或274中之一者)之電流消耗的實例。藉由若干峰值(包括峰值292及294)，電流消耗量變曲線290說明驗證型感測操作可帶何種峰值。此等驗證型感測操作可特別受關注，此係因為此等操作可有可能跨越多個NVM晶粒同時發生(亦即，歸因於跨越多個晶粒使用並列寫入)。因此，若未由NVM控制器222(圖2A)或主機處理器260(圖2B)管理，則不同NVM晶粒之峰值可重疊且總的電流總和可為不可接受地高的。此情形可在其他類型之電力密集操作(諸如，抹除及程式化操作)之情況下發生。因此，當同時存取(例如，藉由程式化、讀取、抹除或其組合)每一晶粒時，累積電流消耗量變曲線可顯著高於單一晶粒之電流消耗量變曲線。
圖3為較詳細地展示根據本發明之實施例的NVM封裝之一部分的說明性方塊圖。圖3展示在寫入操作期間資料可如何自資料源310傳送至緩衝器320，且接著自緩衝器320傳送至頁面334中之一者，頁面334駐留於晶粒330之區塊332中的一者中。寫入操作可包括兩個部分：(1)緩衝操作，其為資料自資料源310至緩衝器320之傳送，及(2)程式化操作，其為資料自緩衝器320至晶粒330之傳送。兩個部分可具有時間分量及電力消耗分量。緩衝操作及完全執行其所需之時間在本文中被稱為Tbuff。程式化操作及完全執行其所需之時間在本文中被稱為Tprog。
以時序圖350來說明寫入操作之緩衝部分及程式化部分。圖350展示在時間t0開始並在時間t1結束之寫入操作。緩衝部分可佔據總寫入操作之相對較小的部分(在t0開始並在ti結束)，而程式化部分可佔據寫入操作之相對較大的部分(在ti開始並在t1結束)。圖350亦展示緩衝部分及程式化部分之說明性電力消耗。程式化部分實質上消耗比緩衝部分多的電力。
資料源310可為表示任何資料源之黑箱。舉例而言，資料源可為將資料投送至NVM封裝及投送來自NVM封裝之資料的資料匯流排線。資料源310可接收來自主機處理器(諸如，圖2A及圖2B之主機處理器210或260)的資料。
緩衝器320可為用於臨時儲存資料之任何合適結構。舉例而言，緩衝器320可為暫存器。因為緩衝器320可以比晶粒330快得多的速率接收並儲存資料，所以可使用緩衝器320。因此，緩衝器320使NVM介面能夠將資料分派至各別晶粒以供臨時及快速儲存(於緩衝器320中)，藉此釋放資料線路以用於其他資料傳送。若緩衝器320不存在，則資料線路將為忙碌的直至所有資料被寫入至晶粒330為止。
晶粒330可包括預定數目個實體區塊332且每一區塊可包括預定數目個頁面334。頁面及區塊表示晶粒330中之記憶體單元的實體位置。可使用與駐留該等單元的NVM封裝相關聯之定址電路(圖中未展示)來存取頁面或區塊中之單元。通常，可在任何給定時間存取每一晶粒之僅一個區塊。在一些實施例中，可將一晶粒分成多個平面，其中可同時存取晶粒之每一平面中的區塊。
在一些實施例中，來自兩個或兩個以上晶粒之區塊可虛擬地連結在一起以形成超區塊。區塊無需處於每一晶粒之相同列中來虛擬地連結為超區塊。實際上，可自兩個或兩個以上晶粒隨機地挑選區塊以形成超區塊。在一些實施例中，可自兩個或兩個以上平面挑選區塊，其中可同時存取每一平面中之區塊。超區塊提供操作並列性，藉此使得能夠對位於不同平面中之區塊並列地執行程式化、讀取及抹除操作。在另一實施例中，來自兩個或兩個以上晶粒或平面之頁面可虛擬地連結在一起以形成超頁面。實施於NVM介面中之轉譯層可持續追蹤超區塊或超頁面。
回饋線路340可提供關於晶粒330及/或緩衝器320之操作的資訊。舉例而言，回饋線路340可提供諸如以下各者之回饋資訊：寫入操作之緩衝部分及程式化部分何時完成、程式化一頁面所需之脈衝的數目、電壓信號、電壓範圍，或關於晶粒300之操作的任何其他資訊。應理解，寫入操作之任何部分的時間及電力可向下解析至晶粒、晶粒之區域、區塊或頁面(例如，下部頁面或上部頁面)，且此資訊中之任一者可在回饋線路340上提供。可將回饋線路340中之資訊提供至NVM控制器(例如，NVM控制器222)及/或主機處理器，或更特定言之，提供至電力上限限定模組。
應理解，儘管圖3中論述之NVM操作係關於程式化操作，但其他NVM操作(諸如，讀取及抹除)可展現類似的時序及電力消耗參數。舉例而言，讀取操作可具有讀取部分及緩衝部分。該讀取部分可消耗比緩衝部分多的電力，且其亦可花費較長時間來執行。
圖4A展示由先前技術系統控制的NVM封裝中之所有晶粒的說明性累積電流消耗量變曲線410。量變曲線410可在不使用電力限制方案的系統中產生。結果，電流量變曲線410可包括峰值電流消耗之例子，如由峰值412及414所指示。因為此先前技術系統准許峰值電力事件發生，所以其必須經設計以適應此等事件。此對系統施加不必要的設計約束，藉此迫使其處置達到峰值電流之NVM事件並儲備有充足電力以滿足峰值電流需求。此外，因為峰值電流事件為相對少見的，所以平均電流消耗低於峰值電流(如所展示)。峰值電流與平均電流的此不等導致過量電流耗用被分配至NVM封裝。根據本發明之實施例克服圖4A之缺陷。
圖4B展示由根據本發明之實施例的系統(例如，系統100、系統200或系統250)控制的NVM封裝中之所有晶粒的說明性累積電流消耗量變曲線420。量變曲線420可在使用電力限制或電流限制方案的系統中產生。此方案可限定最高電流消耗，藉此防止瞬時電流超過電流臨限值。藉由限定最高電流，不准許峰值422及424在瞬時消耗與否則在未由電流臨限值限制的情況下其將消耗的電流同樣多的電流。如所展示，峰值422及424可經修平，此係因為同時NVM操作之數目受根據本發明之實施例的電力限制方案限制。因此，防止具有同時操作負載之NVM事件(否則在准許操作而無限制之情況下將超過電流臨限值)同樣地操作且在時間上分散該等事件以確保電流消耗不超過臨限值。下文結合描述性之附圖6至附圖12較詳細地論述用於限制NVM事件之同時操作的技術。
電力限制方案之使用可減少NVM封裝的電力耗用負擔。此可使系統能夠將電力資源分配至系統中之其他組件，此係因為由電力限制方案設定的電流臨限值可設定由NVM封裝汲取之最大電力。在一些實施例中，電力限制方案可取決於各種系統參數而使電流臨限值變化。舉例而言，若系統中之其他組件(諸如，處理器)相對空閒，則可增加NVM封裝之電流臨限值以准許額外同時NVM操作。當其他組件變得相對作用時，可減小NVM之電流臨限值。
圖5展示操作以提供電流臨限值並基於自以下各者接收之輸入而使該電流臨限值動態地變化的電力位準選擇電路510之說明性方塊圖：電力供應監視電路512、負載監視電路514、溫度監視電路516及NVM電力消耗資料518。選擇電路510可將電流臨限值提供至NVM介面(例如，NVM介面118)或NVM封裝(例如，NVM120)。
電力供應監視電路512可監視系統之可用電力位準並將其資料提供至電力位準選擇電路510。舉例而言，電路512可監視電池之能量位準。作為另一實例，電路512可偵測系統是否正接收來自外部源(諸如，膝上型電腦或電力轉換磚(power brick))的電力。此外，當系統正接收外部電力時，電路可向電力位準選擇電路指示正接收多少電力(例如，來自膝上型電腦之500 mAmp或來自電力轉換磚之1 Amp)。負載監視電路514可監視系統內之各種組件(例如，處理器、記憶體、背光、LCD、使用者介面等)之即時負載。電路514亦可基於(例如)存在於系統中之命令佇列來預測組件之負載。溫度監視電路516可監視系統之溫度。
NVM電力消耗資料518可指定可由NVM封裝消耗多少電力。NVM封裝之電力消耗解析(resolution)可自相對特定(例如，上部頁面之電力或電流消耗)變化至相對一般(例如，特定晶粒之電力消耗)。藉由使用此資料，選擇電路510可判定針對給定電流臨限值可執行多少同時NVM操作。資料518可自(例如)NVM封裝供應商或自判定NVM封裝之電力消耗的測試導出。用於判定NVM封裝之電力消耗的測試之實例可見於題為「Peak Power Validation Methods and Systems for Non-Volatile Memory」之於　　　　　 申請之美國專利申請案第　　　　 號(代理人案號P8909US1)中，該案之全部揭示內容以引用之方式併入本文中。
選擇電路510可平衡其所接收之資料並相應地設定電流臨限值。舉例而言，若所供應之電力在預定電力臨限值之上，系統負載在預定負載臨限值之下且溫度在預定溫度臨限值之下，則電路510可選擇相對較高之電流臨限值。作為另一實例，若所供應之電力在預定電力臨限值之下，系統負載在預定負載臨限值之上且溫度在預定溫度臨限值之下，則電路510可選擇相對較低之電流臨限值。應理解，此等實例僅為說明性的且電路510可接收除本文中論述之彼等輸入外的額外輸入作為使電流臨限值動態地變化之因數。
現參看圖6至圖12，論述用於限制NVM操作中之電力消耗的若干種技術。每一技術參考如先前在上文於圖3中論述的緩衝時間及程式化時間。緩衝時間在本文中將被稱為Tbuff且程式化時間在本文中將被稱為Tprog。諸圖中之一些圖將包括對經編號之晶粒的參考。Tbuff及Tprog可附加有晶粒編號(例如，Tprog1)以指示Tbuff及Tprog操作與哪一晶粒相關聯。舉例而言，Tprog1指代晶粒編號1之程式化時間。
圖6展示說明性理想、無電流限制之時序圖610。時序圖610展示兩個晶粒(以編號1及2標記)之Tbuff及Tprog。應理解，可展示額外晶粒，但已省略額外晶粒以避免使圖式過於複雜。如所展示，NVM事件以Tbuff1開始，且緊接在其完成之後，Tprog1及Tbuff2開始。在Tbuff2完成之後，Tprog2開始。此時，電流消耗處於其最高，此係因為Tprog1及Tprog2兩者同時操作。當Tprog1完成時，電流消耗下降，此係因為僅Tprog2正在執行。時序圖610為理想的，此係因為無電流臨限值被強加於NVM操作上，因此允許晶粒1及晶粒2兩者之電流消耗疊加。
圖7展示根據本發明之實施例的說明性電流限制之時序圖710。時序圖710可遵守將同時晶粒操作有效地限於僅一個晶粒的電流臨限值。如所展示，NVM事件以Tbuff1開始，且緊接在其完成之後，Tprog1及Tbuff2開始。與圖6相對比，Tprog2直至Tbuff2及Tprog1完成之後才開始。因此，延遲Tprog2之開始直至Tprog1完成之後限制電流消耗，藉此遵守電流臨限值。提供表示Tprog2(操作於理想模式下)之虛線以用於比較。
圖8A展示根據反應性電力限制方案(根據本發明之實施例)操作之說明性電流限制之時序圖810。在此方案中，假定Tprog操作實質上緊接在Tbuff操作完成之後開始。此方案使用回饋資料來控制每一晶粒之Tbuff及Tprog操作之分派(亦即，開始)。回饋資料可指定(例如)給定晶粒之Tprog何時完成。因此，對於給定電流臨限值，已知可執行多少同時Tprog操作。藉由使用此知識及回饋資料，反應性電力限制方案可針對電流臨限值分派儘可能多的同時操作。
時序圖810以Tbuff1開始，其後接著為Tprog1。在Tprog1完成之後，提供指示Tprog1完成之回饋資料。在接收到此回饋資料之後，反應性電力限制方案可開始Tbuff2，其後緊接著為Tprog2。儘管圖8A中未展示，但由於與接收及處理回饋資料所花費的時間相關聯的任何延遲，在Tprog1完成之後的Tbuff2之開始可存在潛時。
圖8B展示可由根據本發明之實施例之反應性電力限制方案執行的步驟之說明性流程圖。在步驟820處開始，接收電流臨限值。提供回饋迴圈以展示電流臨限值可取決於系統中之各種因數而改變。當接收到不同電流臨限值時，電力限制方案可考慮此差異來在必要時作出適當改變。
在步驟830處，基於所接收之電流臨限值作出關於可執行之同時NVM操作之最大數目(Cmax)的判定。在步驟840處，接收超限(over limit)個經排入佇列之同時NVM操作，其同時操作將超過電流臨限值。在步驟850處，分派經排入佇列之NVM操作的第一集合，該第一集合包括不超過Cmax之數目個操作。該第一集合可考慮尚未報告Tprog完成的任何先前分派之NVM操作。在步驟860處，監視Tprog完成之回饋。在偵測到完成之Tprog後，即可分派經排入佇列之NVM操作中之另一者，如步驟870中所指示。
在步驟880處，作出是否存在任何額外經排入佇列之NVM操作的判定。若判定為是，則程序可迴圈回至步驟860。應理解，可接收可添加至超限個經排入佇列之NVM操作的額外NVM操作，藉此進一步維持限制同時操作之數目的需要。若判定為否，則程序可迴圈回至步驟820。
圖9展示根據管線式反應性電力限制方案(根據本發明之實施例)操作之說明性電流限制之時序圖910。除Tbuff操作可經管線化外，此方案類似於上文結合圖8A及圖8B論述之反應性電力限制方案。然而，Tprog操作實質上並不緊接在Tbuff操作完成之後自動地開始。此方案可藉由消除實質上緊接在Tbuff操作之相應Tprog操作之前執行該Tbuff操作的需要來增加NVM操作之輸送量。亦即，第二晶粒之Tbuff操作可在第一晶粒之Tprog操作之前或期間執行。
時序圖910以Tbuff1開始，且在Tbuff1完成之後，Tprog1及Tbuff2兩者可開始。在Tprog1完成之前Tbuff2完成其操作，但管線反應性方案直到接收到指示Tprog1完成之回饋才准許Tprog2開始。在另一實施例中，Tbuff1及Tbuff2可一起開始，但Tprog2將直到Tprog1完成才開始。
圖10A及圖11A展示根據預測性電力限制方案(根據本發明之實施例)操作之說明性電流限制之時序圖。預測性電力限制方案可預測每一NVM操作將花費多長時間來完成，且因為已知針對給定電流臨限值可執行多少同時Tprog操作，所以預測性電力限制方案可操作以分派儘可能多的同時操作。與反應性電力限制方案相對比，預測性電力限制方案無需依賴於回饋來判定何時可分派後續NVM操作。如其名稱所暗示，預測性電力限制預測給定NVM操作將何時完成並在與彼預測相關聯之時間段結束之後分派NVM操作。
NVM操作之預測可包括兩個部分：(1)緩衝時間預測Tbuff(p)，及(2)程式化時間預測Tprog(p)。Tbuff(p)及Tprog(p)為實際Tbuff及Tprog操作實際上花費多長時間之預測。Tbuff(p)及Tprog(p)之選擇可自保守變化至積極。在其他實施例中，可選擇內容特定預測(例如，用於程式化上部頁面之Tprog(p)可高於用於程式化下部頁面之Tprog(p))。在又一實施例中，可實施使用預測與回饋資訊之混合方法。
現參看圖10A，展示根據保守預測性電力限制方案(根據本發明之實施例)操作之說明性電流限制之時序圖1010。在一實施例中，保守預測可確保針對每一NVM操作配給足夠時間，使得實質上合理地保證實際Tbuff及Tprog時間小於Tbuff(p)及Tprog(p)。在另一實施例中，可選擇保守預測以確保Tbuff(p)大於Tprog。此等方法可提供安全網以預防(例如)Tprog之意外延遲，但以預測比實際上完成操作所需要之時間多的時間為代價。因此，存在可減少同時NVM操作之輸送量之預測性耗用時間的潛在風險。
時序圖1010展示用於兩個晶粒之預測性時序參數，且因為選擇了保守預測性參數，所以假定Tbuff花費比Tprog長的時間來完成。實務上，相反的情形亦成立；Tprog一般總是花費比Tbuff長的時間來完成。如所展示，Tbuff(p1)及Tbuff(p2)經配給比Tprog(p1)及Tprog(p2)長的時間來完成。現參看圖10A及圖10B兩者，時序圖1020展示根據保守預測性電力限制方案操作的兩個晶粒之實際時序參數。Tprog2之開始切斷Tbuff(p2)之完成，但不切斷Tprog1之完成。因此，藉由確保Tbuff(p2)大於Tprog1，不存在Tprog1與Tprog2之重疊，藉此防止NVM操作之不合需要的同時操作。
圖10C展示實施根據本發明之實施例的保守預測性電力限制方案可採取的步驟之說明性流程圖。在步驟1022處開始，接收電流臨限值。提供回饋迴圈以展示電流臨限值可取決於系統中之各種因數而改變。當接收到不同電流臨限值時，藉由預測性電力限制方案施加與不同電流臨限值相關聯的任何限制。在步驟1030處，基於所接收之電流臨限值作出關於可執行之同時NVM操作之最大數目(Cmax)的判定。
在步驟1040處，預測性方案選擇用於NVM操作之預測性時序參數。此等參數可包括Tbuff(p)及Tprog(p)，且可均勻地應用於所有NVM操作。舉例而言，在一實施例中，Tbuff(p)之持續時間可大於Tprog(p)之持續時間。經選擇用於預測性時序參數之實際值可自任何合適源導出。舉例而言，該等參數可基於NVM封裝供應商規格、Tprog及/或Tbuff之平均持續時間或測試資料。在一些實施例中，經選擇用於Tbuff(p)及Tprog(p)之實際值可基於此等NVM操作中之每一者所需的最大持續時間。與基於此等NVM操作之平均持續時間選擇實際值之方法相對比，將最大持續時間用於Tbuff(p)及Tprog(p)可防止先前分派之操作在下一操作開始之前尚未完成的情形。
在步驟1045處，接收超限個經排入佇列之同時NVM操作，其同時操作將超過電流臨限值(若准許全部同時操作)。為易於論述，假定在至少一Tprog操作在進行中的同時接收到經排入佇列之NVM操作。在步驟1050處，作出關於可分派經排入佇列之NVM操作中之多少個操作使得分派之集合不超過Cmax的判定。該判定可考慮已經分派但仍在預測之時序參數(諸如，Tbuff(p))內之任何先前分派之NVM操作。舉例而言，假定可針對選定電流臨限值執行5個同時NVM操作，且一先前分派之NVM操作掛起(outstanding)但不認為已完成，此係因為用於先前分派之操作的預測之時間參數(例如，Tbuff(p))未屆期。在此假定下操作，分派之集合可包括4個經排入佇列之NVM操作。應理解，雖然步驟1050或任何後續步驟正執行，但額外NVM操作可添加至該佇列。
在步驟1055處，將與經排入佇列之NVM操作的分派之集合相關聯的Tbuff(p)參數附加至先前分派之NVM操作之Tbuff(p)參數的末尾。若存在一個以上先前分派之NVM操作，則先前分派之NVM操作序列中的最後者可被切斷NVM操作。換言之，分派之集合之Tbuff(p)參數可在先前所分派之NVM操作之Tprog開始時開始。因此，以此方式附加第一集合之Tbuff(p)參數確保先前分派之NVM操作之Tprog具備充足時間來在分派之集合的Tprog開始之前完成其操作。
在步驟1060處，將先前分派之NVM操作在分派之集合之Tbuff(p)期間程式化至NVM封裝之頁面中。在步驟1070處，作出是否存在任何剩餘經排入佇列之NVM操作的判定。若是，則程序返回至步驟1050。若否，則程序返回至步驟1022。
圖11A展示根據積極預測性電力限制方案操作(根據本發明之實施例)之說明性電流限制之時序圖1100。在一實施例中，積極方案可假定Tbuff對於每一NVM操作實質上為恆定的，且Tprog可取決於一或多個因數而變化。因而，積極方案可將一常數(諸如，通常與緩衝操作相關聯之時間值)附至Tbuff(p)，且該方案可將預測時間之滑動比例尺規(sliding scale)用於Tprog(p)。另外，Tbuff操作可經管線化，且方案一允許便準備Tprog操作。同時NVM操作(若不由此方案限制，則將導致超過電流臨限值之累積電力消耗)之Tprog的開始可在先前分派之NVM操作之Tprog(p)結束時。此與保守預測性方法形成對比，保守預測性方法為在Tbuff(p)結束時開始Tprog。
此方案之積極態樣係由Tprog(p)之滑動比例尺規來提供。需要最小化Tprog(p)，但不最小化至實際Tprog操作超過Tprog(p)的程度。Tprog(p)可基於任何數目個因數而變化。舉例而言，Tprog(p)可基於以下各者而變化：電流臨限值、資料是經程式化至下部頁面抑或上部頁面、晶粒之資料待程式化至的區域、在超限佇列中之NVM操作的數目，或其組合。
舉例而言，由系統消耗之電流可取決於資料是正經程式化至下部頁面抑或上部頁面而變化。因為上部頁面程式化一般花費比下部頁面程式化長的時間，所以用於上部頁面程式化之電流消耗相應地較高。因此，相比用於下部頁面程式化之Tprog(p)，可將較長預測時間指派至用於上部頁面程式化之Tprog(p)。
時序圖1110展示在僅准許一個同時NVM操作之電流臨限值下操作的兩個晶粒之預測性Tbuff(p)及Tprog(p)。如所展示，用以說明緩衝操作之Tbuff(p1)及Tbuff(p2)可經管線化。Tprog(p1)緊接在Tbuff(p1)之後開始，且因為在此實例中僅准許一個同時NVM操作，所以Tprog(p2)切斷Tprog(p1)之預測結束。現參看圖11A及圖11B兩者，時序圖1120展示用於根據積極預測性電力限制方案操作之兩個晶粒的實際時序參數。Tprog1之開始切斷Tbuff(p1)之完成，且Tprog2之開始切斷Tprog(p1)之完成。
圖11C及圖11D分別展示各別積極預測性電力限制方案(根據根據本發明之實施例)之額外說明性時序圖1130及1140。時序圖1130及1140展示在准許僅兩個同時NVM操作之電流臨限值下操作的六個同時NVM操作。另外，時序圖1130及1140展示自一NVM操作至另一NVM操作，預測性Tprog(p)可如何變化(基於任何合適因數，諸如上文論述之彼等因數)。舉例而言，在時序圖1130中，NVM Tprog(p)操作1、3及5經配給比NVM Tprog(p)操作2、4及6少的時間。而如在時序圖1140中，NVM Tprog(p)操作1、3及5經配給比NVM Tprog(p)操作2、4及6多的時間。在時序圖1130及1140中，每一後繼Tprog(p)操作切斷先前Tprog(p)操作之完成。
圖11E展示可由根據本發明之實施例的積極預測性電力限制方案執行之步驟的說明性流程圖。此流程圖在許多方面類似於上文結合圖10C論述之流程圖，其中原理不同之處在於，Tprog操作切斷Tprog(p)預測之結束。
在步驟1142處開始，向每一NVM操作指派用於程式化參數(Tprog(p))之預測時間。此參數可取決於如上文論述之各種因數而變化。在步驟1144處，緩衝與每一NVM操作相關聯之資料，使得資料可用於實質上即刻的程式化。亦即，用於多個NVM操作之資料可儲存於多個各別緩衝器中，但儲存於其中之資料並不自動地程式化至晶粒之頁面中。
在步驟1146處，在先前NVM操作之Tprog(p)結束時起始NVM操作之後續程式化操作的開始。舉例而言，假定後續程式化操作為Tprog2且先前程式化操作Tprog1之預測性Tprog(p1)在時間t1結束。此假定程式化操作Tprog1將到時間t1(其由Tprog(p1)預測)時完成。因此，後續程式化操作Tprog2在時間t1開始。另外，用於程式化操作Tprog2之預測性Tprog(p2)亦在時間t1開始。在步驟1148處，使用經緩衝之資料以執行後續NVM操作之程式化部分。
圖12展示可由使用根據本發明之實施例的電力限制方案之系統實踐的說明性步驟。以步驟1210開始，自複數個源接收適合於在調整電流臨限值時用作因數的資料。該等源可包括監視組件及與彼等組件相關聯之條件的各種監視電路(例如，圖5之電路512、514及516)。源亦可包括指定系統之各種組件的操作參數(例如，NVM封裝峰值電力消耗)之資料。電流臨限值可設定NVM封裝之最大電流消耗，即使該NVM封裝能夠消耗比由該臨限值設定之電力更多的電力亦如此。電流臨限值可小於能夠由NVM消耗之峰值電流。
在步驟1220處，電流臨限值可基於所接收之資料來調整。系統可最初將電流臨限值設定為最小電流臨限值位準。此位準可確保NVM封裝能夠滿足最小效能臨限值。若所接收之資料指示可將額外電力提供至NVM封裝，則可向上調整電流臨限值以利用額外電力。當所接收之資料指示額外電力不再可用時，可相應地向下調整電流臨限值。提供自步驟1220至步驟1210之回饋迴圈以展示可即時調整電流臨限值。
在步驟1230處，電力限制方案用以限制同時NVM操作之數目，使得累積電流消耗不超過調整之電流臨限值。電力限制方案可為本文中論述之電力限制方案中的任一者(例如，反應性電力限制方案或預測性電力限制方案中之一者)。在一些實施例中，系統可在兩個或兩個以上電力限制方案之間切換。
應理解，包括於圖8B、圖10C、圖11E及圖12之流程圖中的步驟僅為說明性的。在不脫離本發明之範疇的情況下，可移除、修改或組合該等步驟中之任一者，且可添加任何額外步驟。
為達成說明且非限制之目的而呈現本發明之所描述的實施例。
100．．．電子器件
110．．．系統單晶片(SoC)
112．．．系統單晶片(SoC)控制電路
114．．．記憶體
118．．．非揮發性記憶體(NVM)介面
120．．．非揮發性記憶體(NVM)
130．．．電力位準選擇電路
200．．．記憶體系統
210．．．主機處理器
212．．．非揮發性記憶體(NVM)驅動程式
214．．．電力上限限定模組
220．．．非揮發性記憶體(NVM)封裝
222．．．非揮發性記憶體(NVM)控制器
223．．．電力上限限定模組
224．．．非揮發性記憶體(NVM)晶粒
250．．．系統
260．．．主機處理器
262．．．非揮發性記憶體(NVM)驅動程式
264．．．電力上限限定模組
270．．．非揮發性記憶體封裝
274．．．非揮發性記憶體(NVM)晶粒
290．．．說明性電流消耗量變曲線
292．．．峰值
294．．．峰值
310．．．資料源
320．．．緩衝器
330．．．晶粒
332．．．晶粒之區塊
334．．．頁面
340．．．回饋線路
350．．．時序圖
410．．．說明性累積電流消耗量變曲線
412．．．峰值
414．．．峰值
420．．．說明性累積電流消耗量變曲線
422．．．峰值
424．．．峰值
510．．．電力位準選擇電路
512．．．電力供應監視電路
514．．．負載監視電路
516．．．溫度監視電路
518．．．非揮發性記憶體(NVM)電力消耗資料
610．．．說明性理想、無電流限制之時序圖
710．．．說明性電流限制之時序圖
810．．．說明性電流限制之時序圖
910．．．說明性電流限制之時序圖
1010．．．說明性電流限制之時序圖
1020．．．時序圖
1110．．．說明性電流限制之時序圖
1120．．．時序圖
1130．．．時序圖
1140．．．時序圖
圖1為根據本發明之各種實施例組態的電子器件之示意圖；
圖2A為包括根據本發明之各種實施例組態的主機處理器及管理性非揮發性記憶體封裝的說明性系統之示意圖；
圖2B為包括根據本發明之各種實施例組態的主機處理器及原始非揮發性記憶體封裝的說明性系統之示意圖；
圖2C為說明根據本發明之各種實施例的NMV封裝之電流消耗量變曲線之曲線圖；
圖3為較詳細展示根據本發明之各種實施例的NMV封裝之一部分的說明性方塊圖；
圖4A展示由先前技術系統控制之NVM封裝中的所有晶粒之說明性累積電流消耗量變曲線；
圖4B展示由根據本發明之各種實施例的系統控制之NVM封裝中的所有晶粒之說明性累積電流消耗量變曲線；
圖5展示根據本發明之各種實施例的電力位準選擇電路之說明性方塊圖；及
圖6至圖12展示與根據本發明之各種實施例的電力限制方案相關聯之若干時序圖及流程圖。
100．．．電子器件
110．．．系統單晶片(SoC)
112．．．系統單晶片(SoC)控制電路
114．．．記憶體
118．．．非揮發性記憶體(NVM)介面
120．．．非揮發性記憶體(NVM)
130．．．電力位準選擇電路

Claims (22)

  1. 一種實施於一系統中的方法，該系統包含具有複數個晶粒之一非揮發性記憶體(NVM)，該方法包含：自複數個系統源中之至少一者接收適合於在調整一電流臨限值時作為一因數的資料，該電流臨限值小於能夠由該非揮發性記憶體消耗之一峰值電流；基於該所接收之資料調整該電流臨限值；使用一電力限制方案，該電力限制方案限制執行之同時非揮發性記憶體操作之數目，使得該非揮發性記憶體之一累積電流消耗不超過該調整之電流臨限值，其中該電力限制方案包含一預測性電力限制方案，該預測性電力限制方案預測每一非揮發性記憶體操作將花費多長時間來完成。
  2. 如請求項1之方法，其中用於使用該電力限制方案之該手段進一步包含：在時間上分散該等同時非揮發性記憶體操作，使得該非揮發性記憶體之一累積電流消耗不超過該調整之電流臨限值。
  3. 如請求項1之方法，其中該電流臨限值係最初設定為用以實現非揮發性記憶體效能之一最小位準的一位準。
  4. 如請求項1之方法，其中用於調整之該手段包含：當該所接收之資料指示額外電流可用時增加該電流臨限值；及當該所接收之資料指示額外電流不可用時減小該電流 臨限值。
  5. 一種電子器件，其包含：非揮發性記憶體(NVM)，其具有複數個晶粒且操作以執行複數個同時非揮發性記憶體操作，每一非揮發性記憶體操作消耗一固定電流量；電力位準選擇電路，其操作以基於自複數個器件源中之至少一者接收之資料而提供一電流臨限值，該電流臨限值小於能夠由該非揮發性記憶體消耗之一峰值電流；及電力上限限定電路，其與該非揮發性記憶體及該電力位準選擇電路以操作方式連通，該電力上限限定電路操作以實施一電力上限限定方案，該電力上限限定方案限制經執行之同時非揮發性記憶體操作之數目，使得該非揮發性記憶體之一累積電流消耗不超過該電流臨限值，其中該電力上限限定方案包含一預測性電力限制方案，該預測性電力限制方案操作以預測每一非揮發性記憶體操作將花費多長時間來完成。
  6. 如請求項5之器件，其中該複數個器件源係選自由以下各者組成之群：電力供應監視電路、負載監視電路、溫度監視電路、一非揮發性記憶體資料源，及其任何組合。
  7. 如請求項5之器件，其中該電力位準選擇電路操作以在最初將該電流臨限值設定為用以實現非揮發性記憶體效能之一最小位準的一位準，或者操作以執行以下動作： 當該所接收之資料指示額外電流可用時增加該電流臨限值；及當該所接收之資料指示額外電流不可用時減小該電流臨限值。
  8. 如請求項5之器件，其中該電力上限限定電路操作以在時間上分散該等同時非揮發性記憶體操作，使得該非揮發性記憶體之一累積電流消耗不超過該調整之電流臨限值。
  9. 一種用於反應性地限制一非揮發性記憶體(NVM)之電力消耗的方法，該方法包含：接收一電流臨限值；基於該電流臨限值判定可執行之同時非揮發性記憶體操作之一最大數目；接收超限個經排入佇列之同時非揮發性記憶體操作，其同時操作將具有一超過該電流臨限值之累積電流消耗；分派經排入佇列之非揮發性記憶體操作之一第一集合，該第一集合包括不超過該最大數目之數個經排入佇列之非揮發性記憶體操作；監視至少部分完成之非揮發性記憶體操作之回饋資料，其中該回饋資料包含一非揮發性記憶體操作之一緩衝部分及一非揮發性記憶體操作之一程式化部分中之至少一者上之資訊；及基於該回饋資料，分派該等經排入佇列之非揮發性記 憶體操作中之另一者。
  10. 如請求項9之方法，其中一經排入佇列之非揮發性記憶體操作包含一緩衝部分及程式化部分，其中該分派包含：實質上緊接在執行該緩衝部分之後執行該程式化部分。
  11. 如請求項9之方法，其中一經排入佇列之非揮發性記憶體操作包含一緩衝部分及一程式化部分，其中該分派包含：執行該緩衝部分；及延遲該程式化部分之執行直至監視到一完成之非揮發性記憶體操作為止。
  12. 如請求項9之方法，其中該非揮發性記憶體為「反及」快閃非揮發性記憶體且該電流臨限值小於能夠由該「反及」快閃非揮發性記憶體消耗之一峰值電流。
  13. 如請求項9之方法，其進一步包含：當監視到一完成之非揮發性記憶體操作時重複一額外經排入佇列之非揮發性記憶體操作的該分派。
  14. 一種用於預測性地限制一非揮發性記憶體(NVM)之電力消耗的方法，該非揮發性記憶體操作以執行非揮發性記憶體操作，該等非揮發性記憶體操作中之每一者包括一緩衝部分及一程式化部分，該緩衝需要時間Tbuff來完全執行，且該程式化部分需要時間Tprog來完全執行，該方法包含： 接收一電流臨限值；基於該電流臨限值判定可執行之同時非揮發性記憶體操作之一最大數目；針對每一非揮發性記憶體操作指派預測性時序參數，該預測性時序參數包括用於一非揮發性記憶體操作之該緩衝部分完全執行的一預測性時間參數Tbuff(p)，其中Tbuff(p)大於Tprog；接收超限個經排入佇列之同時非揮發性記憶體操作，其同時操作將具有一超過該電流臨限值之累積電流消耗；判定該等經排入佇列之非揮發性記憶體操作中之多少個操作可經分派為分派之非揮發性記憶體操作的一後續集合，使得同時非揮發性記憶體操作之數目不超過該最大數目；將該後續集合中之每一非揮發性記憶體操作的該Tbuff(p)附加至一先前分派之非揮發性記憶體操作之該Tbuff(p)的一末尾；及在該後續集合之該Tbuff(p)期間執行該先前分派之非揮發性記憶體操作之該程式化部分。
  15. 如請求項14之方法，其進一步包含：在該後續集合中之每一非揮發性記憶體操作的一各別Tbuff(p)結束時執行該後續集合中之每一非揮發性記憶體操作之該程式化部分。
  16. 如請求項14之方法，其中判定進一步包含將可影響同時 非揮發性記憶體操作之該數目之先前經分派之非揮發性記憶體操作計算在內。
  17. 如請求項14之方法，其中該電流臨限值小於能夠由該非揮發性記憶體消耗之一峰值電流。
  18. 如請求項14之方法，其中在該後續集合之該Tbuff(p)期間執行該先前分派之非揮發性記憶體操作的該程式化部分包含在該先前分派之非揮發性記憶體操作的該Tbuff(p)結束時開始該先前分派之非揮發性記憶體操作之該程式化部分的一開始。
  19. 一種用於預測性地限制一非揮發性記憶體(NVM)之電力消耗的方法，該非揮發性記憶體操作以執行非揮發性記憶體操作，該等非揮發性記憶體操作中之每一者包括一緩衝部分及一程式化部分，該緩衝需要時間Tbuff來完全執行，且該程式化部分需要時間Tprog來完全執行，該方法包含：針對每一非揮發性記憶體操作指派預測性時序參數，該預測性時序參數包括用於一非揮發性記憶體操作之該程式化部分完全執行的一預測性時間參數Tprog(p)；緩衝與每一非揮發性記憶體操作相關聯之資料，使得該資料實質上即刻可用於該非揮發性記憶體操作之一程式化部分；在一先前非揮發性記憶體操作之該Tprog(p)結束時起始一後續非揮發性記憶體操作之該程式化操作之開始，其中Tprog(p)大於Tprog；及 使用該經緩衝之資料來執行該後續操作之該程式化部分。
  20. 如請求項19之方法，其進一步包含：接收一電流臨限值；基於該電流臨限值判定可執行之同時非揮發性記憶體操作之一最大數目；接收超限個經排入佇列之同時非揮發性記憶體操作，其同時操作將具有一超過該電流臨限值之累積電流消耗；及調整該等經排入佇列之非揮發性記憶體操作中之一或多者的該Tprog(p)以確保同時非揮發性記憶體操作之數目不超過該最大數目。
  21. 如請求項19之方法，其中該先前非揮發性記憶體操作之該Tprog(p)為緊接在該後續非揮發性記憶體操作之前指派給該非揮發性記憶體操作之該Tprog(p)。
  22. 如請求項19之方法，其中指派給一非揮發性記憶體操作之一Tprog(p)的一持續時間係基於與該非揮發性記憶體操作相關聯之資料是程式化於一上部頁面中抑或一下部頁面中。
TW100126464A 2010-07-26 2011-07-26 非揮發性記憶體中動態控制操作以限制電力消耗的方法及系統 TWI457750B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US12/843,448 US8555095B2 (en) 2010-07-26 2010-07-26 Methods and systems for dynamically controlling operations in a non-volatile memory to limit power consumption

Publications (2)

Publication Number Publication Date
TW201224736A TW201224736A (en) 2012-06-16
TWI457750B true TWI457750B (zh) 2014-10-21

Family

ID=44483928

Family Applications (2)

Application Number Title Priority Date Filing Date
TW101106785A TWI468929B (zh) 2010-07-26 2011-07-26 一種實施於包含一非揮發性記憶體之一系統中的方法及一電子器件
TW100126464A TWI457750B (zh) 2010-07-26 2011-07-26 非揮發性記憶體中動態控制操作以限制電力消耗的方法及系統

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW101106785A TWI468929B (zh) 2010-07-26 2011-07-26 一種實施於包含一非揮發性記憶體之一系統中的方法及一電子器件

Country Status (7)

Country Link
US (4) US8555095B2 (zh)
JP (1) JP5722728B2 (zh)
KR (2) KR101363844B1 (zh)
CN (1) CN102347078B (zh)
HK (1) HK1166876A1 (zh)
TW (2) TWI468929B (zh)
WO (1) WO2012015793A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI630610B (zh) * 2015-09-04 2018-07-21 高通公司 用於動態地調整記憶體狀態轉換計時器之系統及方法

Families Citing this family (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101005997B1 (ko) * 2009-01-29 2011-01-05 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 그 동작 방법
JP2011227664A (ja) 2010-04-19 2011-11-10 Toshiba Corp メモリシステム
US8555095B2 (en) * 2010-07-26 2013-10-08 Apple Inc. Methods and systems for dynamically controlling operations in a non-volatile memory to limit power consumption
US20120221767A1 (en) 2011-02-28 2012-08-30 Apple Inc. Efficient buffering for a system having non-volatile memory
US8645723B2 (en) 2011-05-11 2014-02-04 Apple Inc. Asynchronous management of access requests to control power consumption
US9477586B1 (en) * 2011-11-03 2016-10-25 Altera Corporation Power-aware memory controller circuitry
US8874828B2 (en) * 2012-05-02 2014-10-28 Apple Inc. Systems and methods for providing early hinting to nonvolatile memory charge pumps
WO2013164869A1 (en) * 2012-05-02 2013-11-07 Hitachi, Ltd. Storage system and control method therefor
KR101961324B1 (ko) * 2012-05-09 2019-03-22 삼성전자주식회사 메모리 장치 및 메모리 장치의 파워 관리 방법
US8854900B2 (en) 2012-07-26 2014-10-07 SanDisk Technologies, Inc. Non-volatile memory and method with peak current control
US9329986B2 (en) 2012-09-10 2016-05-03 Sandisk Technologies Inc. Peak current management in multi-die non-volatile memory devices
GB2507484A (en) * 2012-10-30 2014-05-07 Ibm Limiting the number of concurrent requests in a database system
KR20140088766A (ko) * 2013-01-03 2014-07-11 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
US9443600B2 (en) 2013-03-28 2016-09-13 Intel Corporation Auto-suspend and auto-resume operations for a multi-die NAND memory device to reduce peak power consumption
US9368214B2 (en) 2013-10-03 2016-06-14 Apple Inc. Programmable peak-current control in non-volatile memory devices
US9286959B2 (en) 2013-11-18 2016-03-15 International Business Machines Corporation Low latency memory access control for non-volatile memories
EP2884369B1 (en) 2013-12-16 2018-02-07 Stichting IMEC Nederland Memory control system for a non-volatile memory and control method
US9348380B2 (en) * 2013-12-28 2016-05-24 Samsung Electronics Co., Ltd. Dynamic thermal budget allocation for memory array
US9361951B2 (en) 2014-01-14 2016-06-07 Apple Inc. Statistical peak-current management in non-volatile memory devices
US9286208B2 (en) 2014-02-07 2016-03-15 Kabushiki Kaisha Toshiba Controller controlling an interleave operation, solid-state drive including the controller, and control method controlling an interleave operation
US9575677B2 (en) 2014-04-29 2017-02-21 Sandisk Technologies Llc Storage system power management using controlled execution of pending memory commands
US9582211B2 (en) 2014-04-29 2017-02-28 Sandisk Technologies Llc Throttling command execution in non-volatile memory systems based on power usage
US9547587B2 (en) 2014-05-23 2017-01-17 International Business Machines Corporation Dynamic power and thermal capping for flash storage
US10402319B2 (en) 2014-07-25 2019-09-03 Micron Technology, Inc. Apparatuses and methods for concurrently accessing different memory planes of a memory
US9423961B2 (en) 2014-09-08 2016-08-23 Apple Inc. Method to enhance programming performance in multilevel NVM devices
US10013345B2 (en) * 2014-09-17 2018-07-03 Sandisk Technologies Llc Storage module and method for scheduling memory operations for peak-power management and balancing
WO2016064554A1 (en) * 2014-10-20 2016-04-28 Sandisk Enterprise Ip Llc Storage system power management using controlled execution of pending memory commands
US9847662B2 (en) 2014-10-27 2017-12-19 Sandisk Technologies Llc Voltage slew rate throttling for reduction of anomalous charging current
US9880605B2 (en) 2014-10-27 2018-01-30 Sandisk Technologies Llc Method and system for throttling power consumption
US9916087B2 (en) 2014-10-27 2018-03-13 Sandisk Technologies Llc Method and system for throttling bandwidth based on temperature
US9846541B2 (en) * 2014-12-11 2017-12-19 Toshiba Memory Corporation Memory system for controlling perforamce by adjusting amount of parallel operations
CN105867834A (zh) * 2015-01-22 2016-08-17 深圳市硅格半导体有限公司 存储装置数据整理方法
JP2016167167A (ja) * 2015-03-09 2016-09-15 株式会社東芝 半導体装置及びメモリシステム
KR102450556B1 (ko) 2015-04-17 2022-10-04 삼성전자주식회사 불휘발성 메모리 장치들을 제어할 수 있는 데이터 저장 장치와 이를 포함하는 데이터 처리 시스템
US9875053B2 (en) 2015-06-05 2018-01-23 Western Digital Technologies, Inc. Scheduling scheme(s) for a multi-die storage device
US10289327B2 (en) 2015-06-05 2019-05-14 Western Digital Technologies, Inc. Scheduling scheme(s) for a multi-die storage device
KR102445390B1 (ko) * 2015-09-02 2022-09-21 에스케이하이닉스 주식회사 메모리 컨트롤러 및 이를 포함하는 메모리 시스템
US10599349B2 (en) 2015-09-11 2020-03-24 Samsung Electronics Co., Ltd. Method and apparatus of dynamic parallelism for controlling power consumption of SSDs
US10241701B2 (en) 2015-09-16 2019-03-26 Samsung Electronics Co., Ltd. Solid state memory system with power management mechanism and method of operation thereof
US11216323B2 (en) 2015-09-16 2022-01-04 Samsung Electronics Co., Ltd. Solid state memory system with low power error correction mechanism and method of operation thereof
US9977487B2 (en) 2015-09-22 2018-05-22 Samsung Electronics Co., Ltd. Dynamic non-volatile memory operation scheduling for controlling power consumption of solid-state drives
US9711232B2 (en) 2015-09-22 2017-07-18 Samsung Electronics Co., Ltd. Dynamic non-volatile memory operation scheduling for controlling power consumption of solid-state drives
US10095412B2 (en) * 2015-11-12 2018-10-09 Sandisk Technologies Llc Memory system and method for improving write performance in a multi-die environment
JP6529941B2 (ja) 2016-08-30 2019-06-12 東芝メモリ株式会社 メモリシステム
CN107919143B (zh) * 2016-10-11 2023-03-21 北京忆恒创源科技股份有限公司 固态存储设备及其温度控制方法
US10353602B2 (en) * 2016-11-30 2019-07-16 Lenovo Enterprise Solutions (Singapore) Pte. Ltd. Selection of fabric-attached storage drives on which to provision drive volumes for realizing logical volume on client computing device within storage area network
JP2018136762A (ja) * 2017-02-22 2018-08-30 富士通株式会社 並列処理装置および並列処理装置の起動方法
KR102474460B1 (ko) * 2017-08-23 2022-12-07 삼성전자 주식회사 전자 장치 및 전자 장치의 동작 제어 방법
US10181351B1 (en) * 2017-08-30 2019-01-15 Micron Technology, Inc. Increased NAND performance under high thermal conditions
KR102631350B1 (ko) * 2017-10-12 2024-01-31 삼성전자주식회사 메모리 플레인들을 포함하는 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치의 동작 방법
KR102532206B1 (ko) 2017-11-09 2023-05-12 삼성전자 주식회사 메모리 컨트롤러 및 그것을 포함하는 스토리지 장치
KR102603245B1 (ko) 2018-01-11 2023-11-16 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
CN108052464A (zh) * 2018-01-12 2018-05-18 江苏华存电子科技有限公司 用于分散与降低非易失性储存装置峰值电流与功耗的方法
KR20190109872A (ko) 2018-03-19 2019-09-27 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
US10923199B2 (en) 2019-05-01 2021-02-16 Micron Technology, Inc. Peak current management in a memory array
US11669272B2 (en) * 2019-05-31 2023-06-06 Micron Technology, Inc. Predictive data transfer based on availability of media units in memory sub-systems
CN110209502B (zh) * 2019-06-05 2021-07-20 北京奇艺世纪科技有限公司 一种信息存储方法、装置、电子设备及存储介质
US11164784B2 (en) 2019-08-22 2021-11-02 Micron Technology, Inc. Open-drain transistor monitoring circuit in a multi-chip package to control power
US10884480B1 (en) * 2019-08-22 2021-01-05 Micron Technology, Inc. Current summing monitoring circuit in a multi-chip package to control power
US11237612B2 (en) 2019-08-22 2022-02-01 Micron Technology, Inc. Charge-sharing capacitive monitoring circuit in a multi-chip package to control power
US11314315B2 (en) 2020-01-17 2022-04-26 Samsung Electronics Co., Ltd. Performance control of a device with a power metering unit (PMU)
US11467900B2 (en) * 2020-07-14 2022-10-11 Micron Technology, Inc. Adjusting read throughput level for a data recovery operation
KR20220053177A (ko) 2020-10-22 2022-04-29 삼성전자주식회사 스토리지 장치, 멀티-컴포넌트 장치 및 이의 동작 제어 방법
KR20230097169A (ko) * 2021-06-01 2023-06-30 양쯔 메모리 테크놀로지스 씨오., 엘티디. 메모리 시스템의 전력 관리
CN113490919B (zh) 2021-06-01 2024-02-02 长江存储科技有限责任公司 用于存储器系统的功率管理
CN116301662B (zh) * 2023-05-12 2023-08-01 合肥联宝信息技术有限公司 一种固态硬盘功耗管理方法及固态硬盘

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070168625A1 (en) * 2006-01-18 2007-07-19 Cornwell Michael J Interleaving policies for flash memory
TW200912642A (en) * 2007-08-09 2009-03-16 Ibm Method, apparatus and computer program product providing instruction monitoring for reduction of energy usage and energy reduction when storing data in a memory
US7654466B2 (en) * 2003-09-18 2010-02-02 Panasonic Corporation Semiconductor memory card, semiconductor memory control apparatus, and semiconductor memory control method
US20100049905A1 (en) * 2008-08-25 2010-02-25 Hitachi, Ltd. Flash memory-mounted storage apparatus

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3594626B2 (ja) 1993-03-04 2004-12-02 株式会社ルネサステクノロジ 不揮発性メモリ装置
US5724592A (en) 1995-03-31 1998-03-03 Intel Corporation Method and apparatus for managing active power consumption in a microprocessor controlled storage device
JP3821536B2 (ja) 1997-05-16 2006-09-13 沖電気工業株式会社 不揮発性半導体ディスク装置
US6233693B1 (en) 1998-05-06 2001-05-15 International Business Machines Corporation Smart DASD spin-up
JP2000143360A (ja) 1998-11-11 2000-05-23 Toyo Tanso Kk 層間強化した炭素繊維強化炭素複合材料
US6748493B1 (en) 1998-11-30 2004-06-08 International Business Machines Corporation Method and apparatus for managing memory operations in a data processing system using a store buffer
US6478441B2 (en) 1999-03-25 2002-11-12 Sky City International Limited Hand held light apparatus
US7702831B2 (en) * 2000-01-06 2010-04-20 Super Talent Electronics, Inc. Flash memory controller for electronic data flash card
US6748441B1 (en) 1999-12-02 2004-06-08 Microsoft Corporation Data carousel receiving and caching
US6636976B1 (en) 2000-06-30 2003-10-21 Intel Corporation Mechanism to control di/dt for a microprocessor
JP4694040B2 (ja) 2001-05-29 2011-06-01 ルネサスエレクトロニクス株式会社 半導体記憶装置
GB0123416D0 (en) 2001-09-28 2001-11-21 Memquest Ltd Non-volatile memory control
US6925573B2 (en) 2002-01-02 2005-08-02 Intel Corporation Method and apparatus to manage use of system power within a given specification
US6857055B2 (en) 2002-08-15 2005-02-15 Micron Technology Inc. Programmable embedded DRAM current monitor
US7400062B2 (en) 2002-10-15 2008-07-15 Microsemi Corp. - Analog Mixed Signal Group Ltd. Rack level power management
EP1688866A4 (en) 2003-11-28 2009-03-25 Panasonic Corp RECORDING APPARATUS
US7155623B2 (en) 2003-12-03 2006-12-26 International Business Machines Corporation Method and system for power management including local bounding of device group power consumption
US7305572B1 (en) 2004-09-27 2007-12-04 Emc Corporation Disk drive input sequencing for staggered drive spin-up
JP2006185407A (ja) 2004-12-01 2006-07-13 Matsushita Electric Ind Co Ltd ピーク電力制御方法および装置
JP2006195569A (ja) 2005-01-11 2006-07-27 Sony Corp 記憶装置
US7440215B1 (en) 2005-03-30 2008-10-21 Emc Corporation Managing disk drive spin up
US7444526B2 (en) 2005-06-16 2008-10-28 International Business Machines Corporation Performance conserving method for reducing power consumption in a server system
US7562234B2 (en) 2005-08-25 2009-07-14 Apple Inc. Methods and apparatuses for dynamic power control
US20070211551A1 (en) 2005-11-25 2007-09-13 Yoav Yogev Method for dynamic performance optimization conforming to a dynamic maximum current level
US7512029B2 (en) * 2006-06-09 2009-03-31 Micron Technology, Inc. Method and apparatus for managing behavior of memory devices
US7587559B2 (en) 2006-08-10 2009-09-08 International Business Machines Corporation Systems and methods for memory module power management
US7673160B2 (en) 2006-10-19 2010-03-02 International Business Machines Corporation System and method of power management for computer processor systems
US20080137401A1 (en) * 2006-12-07 2008-06-12 Jan Boris Philipp Memory that limits power consumption
US7545165B2 (en) 2007-01-09 2009-06-09 International Business Machines Corporation System architectures for and methods of scheduling on-chip and across-chip noise events in an integrated circuit
JP4851962B2 (ja) 2007-02-28 2012-01-11 株式会社東芝 メモリシステム
US20110213995A1 (en) * 2007-08-09 2011-09-01 International Business Machines Corporation Method, Apparatus And Computer Program Product Providing Instruction Monitoring For Reduction Of Energy Usage
US7783846B2 (en) * 2007-08-09 2010-08-24 International Business Machines Corporation Method, apparatus and computer program product providing energy reduction when storing data in a memory
US7949888B2 (en) * 2008-01-07 2011-05-24 Apple Inc. Forced idle of a data processing system
US7961544B2 (en) 2008-08-05 2011-06-14 Sandisk Il Ltd. Storage system and method for managing a plurality of storage devices
US8386808B2 (en) 2008-12-22 2013-02-26 Intel Corporation Adaptive power budget allocation between multiple components in a computing system
US20100274933A1 (en) * 2009-04-24 2010-10-28 Mediatek Inc. Method and apparatus for reducing memory size and bandwidth
US20100306451A1 (en) * 2009-06-01 2010-12-02 Joshua Johnson Architecture for nand flash constraint enforcement
US8281227B2 (en) 2009-05-18 2012-10-02 Fusion-10, Inc. Apparatus, system, and method to increase data integrity in a redundant storage system
US8307258B2 (en) 2009-05-18 2012-11-06 Fusion-10, Inc Apparatus, system, and method for reconfiguring an array to operate with less storage elements
WO2011074059A1 (ja) 2009-12-14 2011-06-23 富士通株式会社 演算処理装置、情報処理装置及びその制御方法
US20110173462A1 (en) 2010-01-11 2011-07-14 Apple Inc. Controlling and staggering operations to limit current spikes
US8555095B2 (en) * 2010-07-26 2013-10-08 Apple Inc. Methods and systems for dynamically controlling operations in a non-volatile memory to limit power consumption
US8826051B2 (en) 2010-07-26 2014-09-02 Apple Inc. Dynamic allocation of power budget to a system having non-volatile memory and a processor
US8522055B2 (en) 2010-07-26 2013-08-27 Apple Inc. Peak power validation methods and systems for non-volatile memory

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7654466B2 (en) * 2003-09-18 2010-02-02 Panasonic Corporation Semiconductor memory card, semiconductor memory control apparatus, and semiconductor memory control method
US20070168625A1 (en) * 2006-01-18 2007-07-19 Cornwell Michael J Interleaving policies for flash memory
TW200912642A (en) * 2007-08-09 2009-03-16 Ibm Method, apparatus and computer program product providing instruction monitoring for reduction of energy usage and energy reduction when storing data in a memory
US20100049905A1 (en) * 2008-08-25 2010-02-25 Hitachi, Ltd. Flash memory-mounted storage apparatus

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI630610B (zh) * 2015-09-04 2018-07-21 高通公司 用於動態地調整記憶體狀態轉換計時器之系統及方法

Also Published As

Publication number Publication date
CN102347078A (zh) 2012-02-08
US8495402B2 (en) 2013-07-23
KR20120010992A (ko) 2012-02-06
US9063732B2 (en) 2015-06-23
US20140068296A1 (en) 2014-03-06
KR101560860B1 (ko) 2015-10-19
HK1166876A1 (zh) 2012-11-09
JP5722728B2 (ja) 2015-05-27
US8555095B2 (en) 2013-10-08
KR20120031970A (ko) 2012-04-04
KR101363844B1 (ko) 2014-02-14
US20120023348A1 (en) 2012-01-26
US20120023347A1 (en) 2012-01-26
CN102347078B (zh) 2015-03-18
TW201224736A (en) 2012-06-16
TWI468929B (zh) 2015-01-11
TW201229743A (en) 2012-07-16
US20120023346A1 (en) 2012-01-26
US8583947B2 (en) 2013-11-12
JP2012043420A (ja) 2012-03-01
WO2012015793A1 (en) 2012-02-02

Similar Documents

Publication Publication Date Title
TWI457750B (zh) 非揮發性記憶體中動態控制操作以限制電力消耗的方法及系統
US11216323B2 (en) Solid state memory system with low power error correction mechanism and method of operation thereof
US10831384B2 (en) Memory device with power management
TWI598882B (zh) 用於具有非揮發性記憶體之一系統的電力預算的動態分配
US10802733B2 (en) Methods and apparatus for configuring storage tiers within SSDs
US20180150242A1 (en) Controller and storage device for efficient buffer allocation, and operating method of the storage device
TWI490693B (zh) 混合式非揮發固態記憶體系統之疲乏管理系統與方法
US8555000B2 (en) Data storage device and data storing method thereof
US20110055455A1 (en) Incremental garbage collection for non-volatile memories
US10241701B2 (en) Solid state memory system with power management mechanism and method of operation thereof
JP2013516716A (ja) 電流スパイクを制限するための制御及び食い違い動作
US20070211551A1 (en) Method for dynamic performance optimization conforming to a dynamic maximum current level
TWI802068B (zh) 記憶體效能優化方法、記憶體控制電路單元以及記憶體儲存裝置
JP2023553681A (ja) メモリシステムの電力管理
AU2014100558B4 (en) Controlling and staggering operations to limit current spikes
Yoon et al. Adaptive page packing and storing method for PCM-flash hybrid memory structure

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent