TWI442548B - 半導體裝置 - Google Patents

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Description

半導體裝置
本發明係關於內建不同電位的複數區域的半導體裝置。
一直以來，例如第2000-243978號專利公開公報所揭示地，已知具有以高耐壓化為目的的構造的半導體裝置。具體而言，上述公報係關於提供高可靠性的高耐壓半導體裝置，在高溫偏壓可靠性中不發生pn接合的耐壓惡化。有關上述公報的構成，包括在n型半導體基板上形成的p型擴散區域與n型擴散區域、這些之間的氧化膜上配置的第1層的平板電極、以及層間絕緣膜介於其間再配置的第2層的平板電極。藉由pn接合的正上方配置電容耦合的這些平板電極，謀求pn接合的耐壓改善。
[先行專利文件]
[專利文件1]第2000-243978號專利公開公報
[專利文件2]平成第6-216231號專利公開公報
不過，本申請書的發明者，在IC(積體電路)等的半導體裝置中，有關內建不同電位的複數區域的構成，以提高耐壓為目的進行專心研究，結果得到下述見解。
第10圖係顯示半導體裝置的剖面側面圖，顯示用以說明本發明所欲解決的課題。第10圖中圖示的半導體裝置，包括基板1、絕緣層20、以及電位不同的複數區域3。基板1係包括半導體材料層10、以及SiO2 絕緣膜的絕緣層20，即所謂的SOI(絕緣層上覆矽)晶圓。區域3係在此SOI晶圓上相互絕緣分離的島區域。以下的說明中，為了區別複數區域3，藉由使用附加字k，附加「3(0)、3(1)、…3(k)、3(k+1)、…3(n)、3(n+1)」的符號。
不同電位的區域3(0)～3(n+1)，以溝渠分離互相絕緣分離。於是，紙面中央配置置於浮動狀態中幾乎同一形狀的n個浮動區域3(即區域3(1)～3(n)，以下為了方便說明，也記載為3(k))。如圖所示，假設區域3(0)置於0(V)的電位，區域3(n+1)施加Vn+1 (V)的電壓。於是，如圖所示，分別為區域3(1)置於電位V1 ，區域3(n)置於電位Vn 。遵照與此相同的的規則，例如區域3(k)置於電位Vk 。根據第10圖的構成，區域3(0)與3(n+1)之間的電位差以區域3(k)與3(k+1)之間的電容分割保持，讓全體能夠耐高壓。
不過，本發明者，在使用上述方式的電容分割的提高耐壓方法中，發現下述的問題。
第11圖係電路圖，顯示第10圖的構造的等效電路。
區域3(k)與基板之間的電容為ak、區域3(k)與區域3(k+1)之間的電容為bk 時，成立以下關係：
b1 (V2 -V1 )=b0 V1 +a1 V1
bk (Vk+1 -Vk )=bk-1 (Vk -Vk-1 )+ak Vk 　‧‧‧(1)
在此，ak 、bk 分別為常數a、b時，以下公式成立。
由於
Vk =((αk-1 -βk-1 )V2 +(αβk-1 -βαk-1 )V1 )/(α-β)
V2 =(2+a/b) V1
因此
Vk =V1 (αk -βk )/(α-β)　‧‧‧(3)
在此，由於α>1、β<1，Vk 大約以αk 的比例變大。因此，a、b為常數的狀態下，區域3(k)與區域3(k+1)間的電位差在原理上不可能固定。又，a<<b時，Vk ≒k V1 ，但維持第10圖的構造，由於a/b大致取固定的值，難以達成那樣的狀況。
因此，如利用第10圖所說明的，依排列浮動區域的電容分割方法中，浮動狀態下配置的區域3(k)間的電位差變得不均，往高電位側電位差變大。結果，各溝渠分離加上電壓應力變得不同，恐怕引起全體的絕緣耐壓下降而致可靠性下降。
由於本發明係用以解決上述的課題，以提供可以減輕複數的浮動區域間的電位差不均的半導體裝置為目的。
第1發明係為了達成上述目的的半導體裝置，包括：複數的浮動區域，係在半導體基板面上排列設置的複數浮動區域，各上述浮動區域之間設置絕緣區，包括：第1浮動區域，在上述半導體基板中位於離既定電位的島區域的相對近側；以及第2浮動區域，位於比上述第1浮動區域離上述既定電位的上述島區域的相對較遠側；絕緣層，介於各上述複數的浮動區域與上述半導體基板的半導體材料層之間；以及電容形成部，對於上述第1浮動區域與上述既定電位的上述島區域所夾住的上述絕緣區的電容，或/及，至少包含上述複數的浮動區域中上述第1浮動區域的一個以上的浮動區域中，對相鄰的浮動區域間所夾住的上述絕緣區的各電容，並聯形成外部電容。
第2發明係為了達成上述目的的半導體裝置，包括：複數的浮動區，係在半導體基板面上排列設置的複數浮動區域，各上述浮動區域之間設置絕緣區，包括：第1浮動區域，在上述半導體基板中位於離既定電位的島區域的相對近側；以及第2浮動區域，位於比上述第1浮動區域離上述既定電位的上述島區域的相對較遠側；絕緣層，介於各上述複數的浮動區域與上述半導體基板的半導體材料層之間；以及電容形成部，上述半導體上方或/及上述半導體基板面內，上述複數的浮動區域列的側方，至少包含上述複數的浮動區域中上述第1浮動區域的一個以上的浮動區域作為對象，形成分別耦合上述一個以上的浮動區域的電容。
根據第1發明，由於電容形成部的附加電容，可以減輕各浮動區域間的電位差不均。
根據第2發明，由於電容形成部的附加電容，可以減輕各浮動區域間的電位差不均。
 [第一實施例]
第1圖係有關本發明第一實施例的半導體裝置的剖面側面圖。第一實施例，具體而言，內建不同電位的複數區域的IC(積體電路)中，有關複數的浮動區域，適用本發明的構成。
有關第一實施例的半導體裝置，與第10圖所示的半導體裝置相同，具有基板1、SiO2 (二氧化矽)絕緣膜的絕緣層20、以及電位不同的複數區域3。又，與第10圖所示的半導體裝置相同，有關第一實施例的半導體裝置中，基板1係由具有半導體材料層10及絕緣層的絕緣層20，即所謂的絕緣層上覆矽(SOI)晶圓所製作。區域3係在此SOI晶圓上互相絕緣分離的島區域。
以下的說明中，為了區別複數的區域3，藉由使用附加字k，附加「3(0)、3(1)、…3(k)、3(k+1)、…3(n)、3(n+1)」的符號。又，下述中，與第10圖的等效電路以第11圖表示時相同，有時以區域3(k)與基板間的電容稱作ak，區域3(k)與區域3(k+1)間的電容稱作bk，進行說明。
與第10圖所示的構成相同，根據第一實施例的半導體裝置中，不同電位的區域3(0)至區域3(n+1)，以溝渠分離互相絕緣分離。於是，配置浮動狀態中放置的大致同一形狀的n個區域3(即區域3(1)～3(n)，以下為了方便說明，也記載為浮動區域3(k))。與第10圖的構成相同，根據第一實施例的半導體裝置中，區域3(0)至區域3(n+1)之間的電位差以區域3(k)與區域3(k+1)間的電容分割保持。
如第1圖所示，根據第一實施例的半導體裝置，具有複數個設置於區域3(k)與區域3(k+1)間的外部電容6(k)。外部電容6(k)的實際構造可以是例如形成MOS電容器，再以鋁配線連接。隨著k的增加(即，第1圖的紙面右側愈往紙面左側)，選定愈大的此複數的外部電容6(k)的電容。根據本實施例的構造，可以減輕區域3(k)與區域3(k+1)間之間的電位差不均。
即，式(1)中，假設Vk+1 -Vk =V1 ，為固定值時，由於Vk =kV1 ，下式(4)成立。
由於式(4)以及aj j>0，為了使區域3(k)與區域3(k+1)之間的電位差固定，推測隨著k的增加，bk 一定要取大的值。這點，根據第一實施例的複數的外部電容6(k)，隨著k的增加，由於選定愈大的電容，滿足這樣的條件，可以減輕區域3(k)與區域3(k+1)之間的電位差不均。
又，一般由於在高電位端的區域3(k)與區域3(k+1)之間的電位差擴大，至少在高電位側附加外部電容6(k)是有效的。因此，變形例中，例如，可以只有第1圖的紙面左方側的一個或數個左右的3(n)、3(n-1)…中，設置外部電容6。
[第二實施例]
根據本發明第二實施例的半導體裝置，係應用第一實施例的半導體裝置於半導體元件(具體而言，本實施例為二極體)的高耐壓化。根據此第二實施例的構造，可以抑制各浮動區域間的電位差變化，達成二極體的高耐壓化。
首先說明第二實施例的半導體裝置，第12圖，為了說明第二實施例的半導體裝置所欲解決的課，係顯示半導體裝置的上面圖題。第12圖相當於第10圖所示的剖面圖構造的上面圖。但是，包括含有n型區域(區域80、區域50)及p型區域(區域40)的二極體這點，第12圖所示的構成與第10圖所示的構成不同。又，為了簡化，第12圖中，圖示只有二極體的單側設置浮動區域3(k)，但實際上，第12圖的二極體兩側設置浮動區域3(k)。具體而言，除了第12圖所示的構成，再加上第12圖的紙面下方側設置上下對稱的浮動區域3(k)。根據此構成，排列的浮動區域3(k)之間的電位差可以均一化，在二極體的空乏層中抑制電場集中，可以謀求高耐壓化。
不過，如已說明的，第10圖所示的構成中，浮動區域3(k)中產生了電位差不均。此電位差不均大大地損壞了二極體高耐壓化效果。
在此，第二實施例中，第12圖所示的區域3(0)～區域3(n+1)，適用第一實施例的半導體裝置的構成。即，以第12圖的複數的區域3為對象，與第1圖所示的第一實施例相同，附加複數的外部電容6。根據具有如此構成的第二實施例的半導體裝置，藉由pn接合的兩側配置此浮動區域，緩和從pn接合延伸的空乏層內的電場，可以提高此pn接合的耐壓。
又，第二實施例中，雖以半導體元件的二極體為對象，但關於其他的半導體元件，也可以應用以高耐壓化為目的的第一實施例的構成。
[第三實施例]
本發明第三實施例的半導體裝置，在第一實施例的半導體裝置中，依k的增加以2次涵數增加來調整外部電容的和。根據此構造，各浮動區域3之間的電位差可以大致消失。
式(4)中，當ak =a，ak 為固定時，
bk =b0 +ak(k+1)/2　‧‧‧(5)
因此，bk 對k，以2次涵數的型式增加，選定複數的外部電容6(k)的大小的話，區域3(k)間的電位差可以大致固定。
[第四實施例]
本發明第四實施例的半導體裝置係應用上述第三實施例的構成於第二實施例中說明的第12圖的構成。即，第四實施例的半導體裝置具有包含第12圖所示的區域3(0)～區域3(n+1)的構成、第一實施例的外部電容6(k)的構成、以及第三實施例的「bk 對k，以2次涵數的型式增加」的構成。根據此構成，各浮動區域3(k)間的電位差可以大致固定，可以最大限度高耐壓化pn接合。
[第五實施例]
第2圖係本發明第五實施例的半導體裝置的剖面側面圖。第五實施例的半導體裝置，在上述的第一實施例中的各浮動區域3(k)中，至少在複數的浮動區域3(k)上，與高電位側(Vn+1 )電容耦合，延設電極7。
如第2圖所示的電極7，第2圖中以一條線簡化圖示。不過，實際上，電極7具有既定的厚度，連接區域3(n+1)，且與基板1的表面(浮動區域3的表面)之間有既定的距離，往紙面右側延出。電極7的實際構造，例如可以是在區域3(1)～區域3(n)的上方形成絕緣膜，在此絕緣膜上形成鋁配線，並且此鋁配線連接至區域3(n+1)。本實施例中，電極7延設至區域3(1)的正上方位置。
第3圖係電路圖，顯示本發明第五實施例的半導體裝置構造的等效電路。有關此電路圖，與相同於第10圖所說明的公式表示時，
b1 (V2 -V1 )=b0 V1 +a1 V1 -c1 (Vn+1 -V1 )
bk (Vk+1 -Vk )=bk-1 (Vk -Vk-1 )+ak Vk -ck (Vn+1 -Vk )　‧‧‧(6)
的關係成立。由於式(6)右邊第三項的存在，可以理解bk 的上升比第一實施例緩和。
在此，與第10圖中說明的相同，ak 、bk 、ck 分別為常數a、b、c，且γ=cVn+1 /b。
於是，
從V2 =(2+(a+c)/b)V1 -γ開始
以
Vk =[V1 (αk -βk )-γ{(αk -1)/(α-1)-(βk -1)/(β-1)}]/(α-β)　‧‧‧(7)
顯示，Vk -Vk-1 可以更接近固定值。
一般，在高電位端，區域3(k)與區域3(k+1)間的電位差擴大。因此，延設的電極與其下的浮動區域3之間的絕緣耐壓有限制的情況下，也可以是從高電位側到途中的延設。即，，可以不必如第2圖所示延設電極7至紙面右側。例如，電極7的長度可以延伸至第2圖的紙面左方側的一個或數個左右的區域3(n)、3(n-1)‥的上方為止。
又，電極7的形成，實際上可以只要經由變更光罩圖案而實現。因此，第五實施例的半導體裝置，相較於附加複數個上述第一實施例的外部電容6(k)，具有在製造等方面容易實現的特徵。
又，取代第2圖所示的電極7，在第3圖的等效電路中分別形成電容ck ，各Vn+1 與浮動區域3(k)之間可以插入一個以上的電容元件。
[第六實施例]
第4圖係根據本發明第六實施例的半導體裝置的上面圖。第六實施例的半導體裝置，係第五實施例的構成，具體而言，電極7的構成應用於第12圖所示的構成。符號17在第六實施例中係遵照與第五施例的電極7相同的思想而延設的電極。由於電極17，減輕了各浮動區域3(k)之間的電位差不均，第12圖所說明的二極體中的pn接合可以高耐壓化。
[第七實施例]
第5圖係根據本發明第七實施例的半導體裝置的上面圖。第七實施例的半導體裝置係用以產生與上述第4圖所示的第六實施例的半導體裝置同等的效果的另一方案。第七實施例中，各浮動區域3(k)以側面，與Vn+1 側電容耦合。即，第六實施例中，如第5圖所示，具有Vn+1 的電位的區域3(n+1)，往排列的浮動區域3(k)側延伸。又，由於上述溝渠分離的絕緣耐壓的關係，也可以只有浮動區域3(k)的高電位側的電容耦合，在此情況下也可以得到有益的效果。又，第七實施例的構成，可以以不具有電極7的構成，實現與第六實施例同等的效果。
[第八實施例]
第6圖係根據本發明第八實施例的半導體裝置的上面圖。第八實施例的半導體裝置，相對於第5圖所示的第七實施例的構成，從各浮動區域3(k)再延設電極27，進行電容耦合。本實施例中，如第6圖所示，對應各浮動區域3(1)、…3(k)、…3(n)，各設置一27(1)、…27(k)、…27(n)。根據第八實施例的構成，追加的電容調整範圍更有自由度，變得容易調整電容。又，如上述的絕緣耐壓的情況，只有各浮動區域3(k)中的高電位側(例如，只在第6圖的紙面左方側的一個或數個左右的區域3(n)、3(n-1)、…)的電容耦合也可以得到有益的效果。
[第九實施例]
第7圖係根據本發明第九實施例的半導體裝置的上面圖。第九實施例的半導體裝置，為了隨著k的上升降低ak /ck 值，改善浮動區域3上延設的電極形狀。具體而言，第九實施例中，如第7圖所示，設置電極37，ak 為固定，改變ck 。此第7圖，係與第2圖中延設的電極7從基板1上方往下看時同樣的位置關係，記載電極37。愈往紙面右側，即k愈小，電極37的寬度愈小。特別是本實施例的電極37的形狀係設計為其寬度減少以曲線變化表示。
本實施例的方法，具有原理上不受ak 影響的特徵的優點。即式(6)的右邊的第二項及第三項的和為0時，成立ak /ck =(Vn+1 -Vk )/Vk 　‧‧‧(8)判斷具有k上升的同時，ak /ck 下降的關係，此大致成立時，各浮動區域3(k)幾乎不受bk 的影響。又，如上述，由於絕緣耐壓，只有區域3(k)的高電位側的電容耦合，也得到有益的效果。即，大致如第7圖所示，可以不必延設電極37至紙面右側。電極37的長度可以延伸至第7圖的紙面左方側的一個或數個左右的區域3(n)、3(n-1)‥的上方為止。
[第十實施例]
第8圖係根據本發明第十實施例的半導體裝置的上面圖。第八實施例的半導體裝置，對於第12圖的構成，適用上述第九實施例的構成。又，也有第6圖所示的第八實施例的構成的最適合化的構成。
具體而言，本實施例中，如第8圖所示，對應各浮動區域3(1)、…3(k)、…3(n)，各設置一電極47(1)、…47(k)、…47(n)。如第8圖所示，這些電極47各在區域3(n+1)上延伸不同的長度，選定隨著k的增加而相對變長。特別在本實施例中，各電極47的長度增加率係漸漸增大(換言之，曲線性地增大)，而選定各長度。
又，由於上述的溝渠分離的絕緣耐壓的情況，可以只在浮動區域3(k)的高電位側進行電容耦合。
[第十一實施例]
第9圖係根據本發明第十一實施例的半導體裝置的上面圖。第十一實施例的半導體裝置，k的上升的同時，降低ak 、增加ck 。如第9圖所示，本實施例中，愈往第九圖的紙面右側(區域3(k)的排列中k變愈小側)，區域3(n+1)的寬度(第9圖的紙面上下方向的尺寸)直線性地縮小。另一方面，本實施例中，以區域3(n+1)的寬度減少的反比例，增大第9圖的紙面上方側的0V電位的區域53的寬度。
式(8)中，Vn+1 -Vk 固定時，ak /ck =(n+1-k)/k．．．(9)成立，例如ak n+1-k、ck k時，ak +ck =const。
於是，如第9圖，隨著延設的電極57(k)，構成ak 、ck 的電容變化時，可以容易實現式(9)的狀況。本實施例的構造，由於可以不使用特殊曲線而以大致直線的圖案實現上述條件，具有實際設計、製造極簡單的特徵。
又，上述的各實施例中，浮動區域3(k)對上述第1或 第2發明中的「浮動區域」，基板1對上述第1或第2發明中的「半導體基板」，實現各區域3間的溝渠分離的絕緣區對上述第1或第2發明中的「絕緣區」，各圖中Vn+1 電位的區域3(n+1)對上述第1或第2發明中的「既定電位的島區域」，半導體材料層10對上述第1或第2發明中的「半導體材料層」，以及絕緣層20對上述第1或第2發明中的「絕緣層」，分別相當。
又，上述實施例中，浮動區域3(1)~3(n)相對於上述第1發明中「一個以上的浮動區域」，特別是浮動區域3(n)相當於上述第1發明中「第1浮動區域」。又，上述實施例中，外部電容6相當於上述第1發明中「電容形成部」。
又，變形例的浮動區域3(1)~3(n)中只有一部分為對象設置外部電容6時，此一部分的浮動區域3相當於上述第1發明中的「一個以上的浮動區域」。
又，上述實施例中，浮動區域3(1)~3(n)相當於上述第2發明中的「一個以上的浮動區域」，電極7、17、27、37、47、57以及第七、八、十、十一實施例的區域3(n+1)分別相當於上述第2發明中的「電容形成部」。
又，變形例的第五實施例等的電極構成(電極7~57的延設)、第七實施例等的構成(區域3(n+1)的延出)的應用只到浮動區域3(1)~3(n)的一部分為止時，與電極7等、區域3(n+1)鄰接的一部分的浮動區域3，相當於上述第2發明中的「一個以上的浮動區域」。具體而言，例如，電極7等只在浮動區域3(n)、3(n-1)、3(n-2)的3個上方位置延出，或是第五實施例的區域3(n+1)延出只到浮動區域3(n)、3(n-1)、3(n-2)的3個側面鄰接為止時，這些浮動區域3(n)、3(n-1)、3(n-2)相當於於上述第2發明中的「一個以上的浮動區域」。
又，上述各實施例的各構成中，可以與第12圖所示的二極體和其他半導體元件組合，也可以不使用組合。具體而言，第7、8及9圖分別包含第12圖所示的二極體，但本發明不限於此。也可以不與二極體的構成組合，應用有關第7、8及9圖中的電極37、47、57及區域3(n+1)的各實施例的構成於半導體裝置(具體而言IC)。
又，上述各實施例中，區域3(浮動區域3(1)、…3(k)、…3(n)、島區域3(n+1))、以及半導體基板(半導體材料層10)可以使用具有導電性的各種半導體材料。具體而言，也可以使用矽(Si)以外的各種化合物半導體材料，作為區域3、半導體基板的材料。又，也可以由比矽的頻帶間隙大的寬頻帶間隙半導體形成。寬頻帶間隙半導體，例如有碳化矽(SiC)、氮化鎵材料或鑽石。對高耐壓性的寬頻帶間隙半導體形成的複數浮動區，即使施加高電壓時，由於上述本發明的各實施例的構成可以減輕各浮動區域之間的電位差不均，可以迴避全體的絕緣耐壓下降，有效活用具有寬頻帶間隙半導體的電氣特性。
又，如此的寬頻帶間隙半導體所形成的開關元件、二極體元件，由於耐電壓性高、容許電流密度也高，開關元件、二極體元件可以小型化，藉由使用這些小型化的開關元件、二極體元件，納入這些元件的半導體模組變得可以小型化。又，由於耐熱性也高，因為加熱槽的散熱鰭片可以小型化、水冷部可以空冷化，包含這些構成的半導體模組可以更小型化。還有由於電力損失低，開關元件、二極體元件可以高效率化，進而半導體模組可以高效率化。又，此時，開關元件、二極體元件兩者最好由寬頻帶間隙半導體形成，但也可以其中一方的元件由寬頻帶間隙半導體形成。
又，化合物半導體中也有作成pn接合的材料，例如SiC可以形成pn接合。因此，上述各種實施例中，有關pn接合的高耐壓化的說明構成(第二、四及六實施例的半導體構成)，由於適用於SiC形成的pn接合，可以謀求SiC的pn接合的高耐壓化。同樣地，有關SiC以外的化物半導體材料形成的pn接合，也可以謀求高耐壓化。
1‧‧‧基板
2‧‧‧絕緣膜
3‧‧‧分離的區域
6‧‧‧外部電容
7‧‧‧電極
10‧‧‧半導體材料層
17、27、37、47、57‧‧‧電極
20‧‧‧絕緣層
40‧‧‧P區域
50‧‧‧N- 區域
53‧‧‧電位Vn+1 的區域
80‧‧‧N區域
[第1圖]係根據本發明第一實施例的半導體裝置的剖面側面圖； [第2圖]係根據本發明第五實施例的半導體裝置的剖面側面圖； [第3圖]係顯示有關本發明第五實施例的半導體裝置構造的等效電路的電路圖； [第4圖]係根據本發明第六實施例的半導體裝置的上面圖； [第5圖]係根據本發明第七實施例的半導體裝置的上面圖；[第6圖]係根據本發明第八實施例的半導體裝置的上面圖；[第7圖]係根據本發明第九實施例的半導體裝置的上面圖；[第8圖]係根據本發明第十實施例的半導體裝置的上面圖；[第9圖]係有關本發明第十一實施例的半導體裝置的上面圖；[第10圖]係顯示半導體裝置的剖面側面圖，用以說明本發明欲解決的課題；[第11圖]係顯示第10圖的構造的等效電路的電路圖；以及[第12圖]係顯示半導體裝置的上面圖，用以說明有關本發明第二實施例的半導體裝置欲解決的課題。
1．．．基板
3．．．分離的區域
6．．．外部電容
10．．．半導體材料層
20．．．絕緣層

Claims (16)

  1. 一種半導體裝置，包括：複數的浮動區域，係在半導體基板面上排列設置的複數浮動區域，各上述浮動區域之間設置絕緣區，包括：第1浮動區域，在上述半導體基板中位於離既定電位的島區域的相對近側；以及第2浮動區域，位於比上述第1浮動區域離上述既定電位的上述島區域的相對較遠側；絕緣層，介於各上述複數的浮動區域與上述半導體基板的半導體材料層之間；以及電容形成部，對於上述第1浮動區域與上述既定電位的上述島區域所夾住的上述絕緣區的電容，或/及，至少包含上述複數的浮動區域中上述第1浮動區域的一個以上的浮動區域中，對相鄰的浮動區域間所夾住的上述絕緣區的各電容，並聯形成外部電容。
  2. 如申請專利範圍第1項所述的半導體裝置，其中，上述電容形成部包括：電容元件，一端連接至上述相鄰的浮動區域中一方的浮動區域，且另一端連接至另一方的浮動區域。
  3. 如申請專利範圍第2項所述的半導體裝置，其中，上述電容形成部包括：複數的上述電容元件，上述複數的浮動區域中相鄰浮動區域間至少設置各一電容元件；其中，配置為具有相對大的電容的電容元件位於上述 第1浮動區域側，而具有相對小的電容的電容元件位於上述第2浮動區域側；以及上述複數的上述電容元件，依照上述複數的浮動區域列串聯連接。
  4. 如申請專利範圍第3項所述的半導體裝置，其中，上述複數的上述電容元件，從上述第1浮動區域側愈往上述第2浮動區域側走，選定愈小的電容大小。
  5. 如申請專利範圍第4項所述的半導體裝置，其中，上述複數的上述電容元件，從上述第1浮動區域側隨著往上述第2浮動區域側走，選定的電容大小依二次涵數減少。
  6. 一種半導體裝置，包括：複數的浮動區域，係在半導體基板面上排列設置的複數浮動區域，各上述浮動區域之間設置絕緣區包括：第1浮動區域，在上述半導體基板中位於離既定電位的島區域的相對近側；以及第2浮動區域，位於比上述第1浮動區域離上述既定電位的上述島區域的相對較遠側；絕緣層，介於各上述複數的浮動區域與上述半導體基板的半導體材料層之間；以及電容形成部，上述半導體上方或/及上述半導體基板面內，上述複數的浮動區域列的側方，至少包含上述複數的浮動區域中上述第1浮動區域的一個以上的浮動區域作為對象，形成分別並聯耦合上述一個以上的浮動區域的電容。
  7. 如申請專利範圍第6項所述的半導體裝置，其中， 上述電容形成部包括：上述一個以上的浮動區域的上方延伸的電極，設置於上述半導體基板上，作為電容耦合上述一個以上的浮動區域。
  8. 如申請專利範圍第7項所述的半導體裝置，其中，上述電極從上述第1浮動區域愈往上述第2浮動區域側，與位於下方的浮動區域之間的耦合電容具有愈小的形狀。
  9. 如申請專利範圍第7項所述的半導體裝置，其中，上述電極從上述第1浮動區域愈往上述第2浮動區域側，具有寬度愈窄的形狀。
  10. 如申請專利範圍第6項所述的半導體裝置，其中，上述電容形成部包括：半導體區域，在上述半導體基板的面內，沿著上述複數的浮動區域列，上述複數的浮動區域中兩個以上的浮動區域旁夾住絕緣區延伸。
  11. 如申請專利範圍第10項所述的半導體裝置，其中，上述電容形成部包括：一個以上的電極，分別設置於上述一個以上的浮動區域中，從各浮動區域往上述半導體區的上方延伸。
  12. 如申請專利範圍第11項所述的半導體裝置，包括：複數個上述電極，往上述半導體區的上方延伸的上述一個以上的上述電極；其中，具有的複數個的各上述電極中，愈往上述第1浮動區域側的上述電極，往上述半導體區的上方相對地延 伸得愈長，而愈往上述第2浮動區域側的上述電極，往上述半導體區的上方相對地延伸得愈短。
  13. 如申請專利範圍第6項所述的半導體裝置，其中，上述電容形成部包括：一個以上的電容元件，插入上述既定電位的上述島區域與上述一個以上的各浮動區域之間。
  14. 如申請專利範圍第1項所述的半導體裝置，更包括：半導體元件，在上述半導體基板的上述面中，絕緣區介於其間，設置於上述複數的浮動區域旁，上述第1浮動區域側中具有第1導電型區，且上述第2浮動區域側中具有第2導電型區。
  15. 如申請專利範圍第14項所述的半導體裝置，其中，上述半導體元件包括：二極體，在上述第1浮動區域側具有n型區，且在上述第2浮動區域側具有p型區。
  16. 如申請專利範圍第1項所述的半導體裝置，其中，上述浮動區域以寬頻帶間隙半導體材料形成。
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