KR101329608B1 - 반도체 장치 - Google Patents

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KR101329608B1
KR101329608B1 KR1020110133453A KR20110133453A KR101329608B1 KR 101329608 B1 KR101329608 B1 KR 101329608B1 KR 1020110133453 A KR1020110133453 A KR 1020110133453A KR 20110133453 A KR20110133453 A KR 20110133453A KR 101329608 B1 KR101329608 B1 KR 101329608B1
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토모히데 테라시마
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미쓰비시덴키 가부시키가이샤
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Abstract

복수의 플로팅 영역 사이의 전위차의 불균일을 줄일 수 있는 반도체 장치를 제공한다. 반도체 장치는, 영역 3(k)와 영역 3(k+1)사이에, 외부용량 6(k)을 구비하고 있다. 복수의 외부용량 6(k)은, 그 용량이 k의 증가와 함께 (즉, 도 1의 지면 우측에서 지면 좌측을 향하는 만큼) 커지도록 설정되어 있다. 이 구조에 의해, 영역 3(k)와 영역 3(k+1)사이의 전위차의 불균일을 줄일 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 전위가 다른 복수개 영역을 내장한 반도체 장치에 관한 것이다.
종래, 예를 들면 일본국 공개특허공보 특개 2000-243978호에 개시되어 있는 것과 같이, 고내압화를 목적으로 한 구조를 구비한 반도체 장치가 알려져 있다. 구체적으로는, 해당 공보는, 고온 바이어스 신뢰성에 있어서 ｐｎ접합의 내압열화가 발생하지 않는 신뢰성이 높은 고내압 반도체 장치의 제공에 관한 것이다. 해당 공보에 따른 구성은, ｎ형 반도체 기판 위에 형성된 ｐ형 확산영역 및 ｎ형 확산영역과, 그것들 사이의 산화막 위에 배치된 제1층째의 플레이트 전극과, 또한 층간 절연막을 통해 배치된 제2층째의 플레이트 전극을 구비하고 있다. ｐｎ접합의 바로 위에서 용량결합한 이들의 플레이트 전극의 배치에 의해, ｐｎ접합의 내압개선을 도모하고 있다.
일본국 특개 2000-243978호 일본국 특개평 6-216231호
그러나, 본원 발명자는, ＩＣ(Integrated Circuit)등의 반도체 장치에 있어서, 전위가 다른 복수개 영역을 내장한 구성에 대해서, 내압의 향상을 목적으로 하여 예의 연구를 행한 바, 하기의 지견을 얻었다.
도 10은, 본원발명이 해결하고자 하는 기술적 과제를 설명하기 위해 나타내는 반도체 장치의 단면 측면도를 나타낸다. 도 10에 있어서 도시된 반도체 장치는, 기판(1)과, 절연층(20)과, 전위가 다른 복수개 영역(3)을 구비하고 있다. 기판(1)은, 반도체 재료층(10)과, ＳｉＯ2절연막인 절연층(20)을 구비한 소위ＳＯＩ(Silicon On Insulator)웨이퍼다. 영역(3)은, 이 ＳＯＩ웨이퍼상의 서로 절연 분리된 섬영역이다. 이하의 설명에서는, 복수개 영역(3)을 구별하기 위해서, 첨자k를 사용함으로써, 「3(0), 3(1), ···, 3(k), 3(k+1), ···3(n), 3(n+1)」이라는 부호를 붙인다.
다른 전위를 취하는 영역 3(0)∼3(n+1)은, 트렌치 분리로 서로 절연 분리되어 있다. 그리고, 지면 중앙에는, 플로팅 상태로 놓인 거의 동일 형상의 ｎ개의 플로팅 영역(3) (즉 영역(3)(1)∼3(n)이며, 이하, 설명의 편의상, 영역 3(k)라고도 기재한다)이 배치되어 있다. 도시하는 바와 같이, 영역 3(0)은 0(V)의 전위에 놓여지고, 영역 3(n+1)에는 Ｖｎ+1 (V)의 전압이 인가되는 것으로 한다. 그리고, 도시하는 바와 같이, 영역(3)(1)은 전위V1에, 영역(3)(n)은 전위Ｖｎ에, 각각 놓여지고, 이와 동일한 규칙에 준하여, 예를 들면 영역 3(k)는 전위Ｖｋ에 놓여져 있는 것으로 한다. 도 10의 구성에 의해, 영역 3(0)과 영역 3(n+1) 사이의 전위차를, 영역 3(k)와 영역 3(k+1)사이의 용량분할로 유지하여, 전체적으로 높은 전압에 견딜수 있도록 하고 있다.
그러나, 본원 발명자는, 상기와 같은 방식의 용량분할을 사용하는 내압향상 방법에 있어서, 이하에 서술하는 문제가 있음을 알아냈다.
도 11은, 도 10의 구조의 등가회로를 나타내는 회로도다. 영역 3(k)와 기판간의 용량을 ａｋ로 하고 영역 3(k)와 영역 3(k+1)사이의 용량을 ｂｋ로 하면,
b1(V2-V1)=boV1+a1V1
ｂｋ(Ｖｋ+1-Ｖｋ)=ｂｋ-1(Ｖｋ-Ｖｋ-1)+ａｋＶｋ ···（1)
Figure 112011098801024-pat00001
의 관계가 성립한다.
여기에서, ａｋ, ｂｋ를 각각 정수a, b로 하면, 하기의 식이 성립한다.
Figure 112011098801024-pat00002
여기에서, α> 1, β <1이기 때문에, Ｖｋ는, 대략 αk에 비례해서 커진다. 이 때문에, a, b가 정수인 상태에서는, 영역 3(k)와 영역 3(k+1)사이의 전위차를 일정하게 하는 것은 원리적으로 불가능하다. 또한 a <<b에 있어서는 Ｖｋ≒ｋＶ1이 되지만, 도 10의 구조로는 a/b는 거의 일정한 값을 취하기 때문에, 그러한 상황을 달성하는 것은 곤란하다.
이와 같이, 도 10을 사용하여 설명한 것 같은 플로팅 영역을 정렬한 용량분할에 의한 방법으로는, 플로팅 상태에서 배치한 영역(3)(ｋ)간의 전위차가 불균일하게 되어, 고전위측을 향해서 전위차가 커져버린다. 그 결과, 각 트렌치 분리에 가해지는 전압 스트레스가 다른 것이 되어, 전체적으로 절연 내압의 저하, 나아가서는 신뢰성의 저하를 초래할 우려가 있다.
본 발명은, 상기와 같은 과제를 해결하기 위한 것으로서, 복수의 플로팅 영역 사이의 전위차의 불균일을 경감 할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.
제1 발명은, 상기의 목적을 달성하기 위하여, 반도체 장치로서,
반도체 기판의 면에 나열하여 배치된 복수의 플로팅 영역으로서, 각각의 상기 플로팅 영역 사이에 절연 영역이 배치되고, 상기 반도체 기판에 있어서의 소정 전위의 섬영역에 상대적으로 가까운 측에 위치하는 제1플로팅 영역과, 상기 제1플로팅 영역보다도 상기 소정 전위의 상기 섬영역에 상대적으로 먼 측에 위치하는 제2플로팅 영역을 포함하는 복수의 플로팅 영역과,
상기 복수의 플로팅 영역의 각각과 상기 반도체 기판의 반도체 재료층 사이에 개재하는 절연층과,
상기 제1플로팅 영역과 상기 소정 전위의 상기 섬영역에서 끼워진 상기 절연 영역의 용량에 대하여, 또는/ 및 상기 복수의 플로팅 영역 중 적어도 상기 제1플로팅 영역을 포함하는 하나 이상의 플로팅 영역에 있어서의 인접하는 플로팅 영역 사이에 끼워진 상기 절연 영역의 용량의 각각에 대하여, 병렬로 외부용량을 형성하는 용량 형성부를 구비하는 것을 특징으로 한다.
제2 발명은, 상기의 목적을 달성하기 위하여, 반도체 장치로서,
반도체 기판의 면에 나열하여 배치된 복수의 플로팅 영역으로서, 각각의 상기 플로팅 영역 사이에 절연 영역이 배치되고, 상기 반도체 기판에 있어서의 소정 전위의 섬영역에 상대적으로 가까운 측에 위치하는 제1플로팅 영역과, 상기 제1플로팅 영역보다도 상기 소정 전위의 상기 섬영역에 상대적으로 먼 측에 위치하는 제2플로팅 영역을 포함하는 복수의 플로팅 영역과,
상기 복수의 플로팅 영역의 각각과 상기 반도체 기판의 반도체 재료층 사이에 개재하는 절연층과,
상기 반도체 기판의 윗쪽에 있어서 또는/ 및 상기 반도체 기판의 면내에 있어서의 상기 복수의 플로팅 영역 열의 옆쪽에 있어서, 상기 복수의 플로팅 영역 중 적어도 상기 제1플로팅 영역을 포함하는 하나 이상의 플로팅 영역을 대상으로 하여, 상기 하나 이상의 플로팅 영역 각각에 결합하는 용량을 형성하는 용량 형성부를 구비하는 것을 특징으로 한다.
제1 발명에 의하면, 용량 형성부에 의한 용량의 부가에 의해, 각 플로팅 영역 사이의 전위차의 불균일을 줄일 수 있다.
제2 발명에 의하면, 용량 형성부에 의한 용량의 부가에 의해, 각 플로팅 영역 사이의 전위차의 불균일을 줄일 수 있다.
도 1은 본 발명의 실시형태 1에 의한 반도체 장치의 단면 측면도다.
도 2는 본 발명의 실시형태 5에 의한 반도체 장치의 단면 측면도다.
도 3은 본 발명의 실시형태 5에 의한 반도체 장치의 구조의 등가회로를 나타내는 회로도다.
도 4는 본 발명의 실시형태 6에 의한 반도체 장치의 평면도다.
도 5는 본 발명의 실시형태 7에 의한 반도체 장치의 평면도다.
도 6은 본 발명의 실시형태 8에 의한 반도체 장치의 평면도다.
도 7은 본 발명의 실시형태 9에 의한 반도체 장치의 평면도다.
도 8은 본 발명의 실시형태 10에 의한 반도체 장치의 평면도다.
도 9는 본 발명의 실시형태 11에 의한 반도체 장치의 평면도다.
도 10은 본원발명이 해결하고자 하는 기술적 과제를 설명하기 위해 나타내는 반도체 장치의 단면 측면도다.
도 11은 도 10의 구조의 등가회로를 나타내는 회로도다.
도 12는 본 발명의 실시형태 2에 의한 반도체 장치가 해결하려고 하는 과제를 설명하기 위해 나타내는 반도체 장치의 평면도다.
실시형태 1.
도 1은, 본 발명의 실시형태 1에 의한 반도체 장치의 단면 측면도를 도시한 도면이다. 실시형태 1은, 구체적으로는, 전위가 다른 복수개 영역을 내장한 ＩＣ(Integrated Circuit;집적회로)에 있어서의 복수의 플로팅 영역에 대해서, 본 발명에 따른 구성을 적용하는 것이다.
실시형태 1에 의한 반도체 장치는, 도 10에 도시한 반도체 장치와 같이, 기판(1)과, ＳｉＯ2절연막인 절연층(20)과, 다른 전위의 복수개 영역(3)을 구비하고 있다. 또한 도 10에 도시한 반도체 장치와 같이, 실시형태 1에 의한 반도체 장치에 있어서, 기판(1)은, 반도체 재료층(10)과 절연층인 절연층(20)을 구비한 소위ＳＯＩ(Silicon On Insulator)웨이퍼로 제작된 것이며, 영역(3)은, 이 ＳＯＩ웨이퍼상의 서로 절연 분리된 섬영역이다.
이하의 설명에 있어서, 복수개 영역(3)을 구별하기 위해서, 첨자k를 사용함으로써, 「3(0), 3(1), ···, 3(k), 3(k+1), ···3(n), 3(n+1)」이라는 부호를 붙인다. 한편, 하기에 있어서는, 도 10에 관한 등가회로를 도 11에서 나타냈을 때와 같이, 영역 3(k)와 기판간의 용량을 ａｋ로 칭하고, 영역 3(k)와 영역 3(k+1)사이의 용량을 ｂｋ로 칭해서 설명을 행하는 경우가 있다.
도 10에 나타낸 구성과 같이, 실시형태 1에 의한 반도체 장치에 있어서도, 다른 전위를 취하는 영역 3(0)내지 3(n+1)은, 트렌치 분리로 서로 절연 분리되어 있다. 그리고, 플로팅 상태로 놓인 거의 동일형상의 ｎ개의 영역(3) (즉 영역(3)(1)∼3(n)이며, 이하, 설명의 편의상, 플로팅 영역 3(k)라고도 기재한다)이 배치되어 있다. 도 10의 구성과 같이, 실시형태 1에 의한 반도체 장치에 있어서도, 영역 3(0)과 영역 3(n+1) 사이의 전위차를, 영역 3(k)와 영역 3(k+1)사이의 용량분할로 유지하고 있다.
도 1에 나타내는 바와 같이, 실시형태 1에 의한 반도체 장치는, 영역 3(k)와 영역 3(k+1)사이에 배치된 외부용량 6(k)을, 여러개 구비하고 있다. 외부용량 6(k)의 실제의 구조는, 예를 들면 ＭＯＳ커패시터를 형성해서 알루미늄 배선에 의해 접속시킨 것으로 할 수 있다. 이 복수의 외부용량 6(k)은, 그 용량이 k의 증가와 함께 (즉, 도 1의 지면 오른쪽에서 지면 좌측을 향하는 만큼) 커지도록 설정되고 있다. 본 실시형태에 따른 구조에 의해, 영역 3(k)와 영역 3(k+1)사이의 전위차의 불균일을 줄일 수 있다.
즉, 식(1)에 있어서, Ｖｋ+1-Ｖｋ=V1로 하여 일정값을 취할 경우, Ｖｋ=ｋＶ1이기 때문에, 하기의 식(4)가 성립한다.
Figure 112011098801024-pat00003
식(4)와 ａｊｊ> 0에 의해, 영역 3(k)와 영역 3(k+1) 사이의 전위차를 일정하게 하기 위해서는, ｂｋ가 k의 증가와 함께 큰 값을 취하지 않으면 안되는 것을 알수 있다. 이 점, 실시형태 1에 따른 복수의 외부용량 6(k)은, 용량이 k의 증가와 함께 커지도록 설정되고 있으므로, 그러한 조건을 만족시켜서 영역 3(k)와 영역 3(k+1) 사이의 전위차의 불균일을 줄일 수 있다.
이때, 일반적으로, 고전위단에서 영역 3(k)와 영역 3(k+1)사이의 전위차가 확대하므로, 적어도 고전위측에 외부용량 6(k)을 부가하는 것이 효과적이다. 따라서, 변형 예로서, 예를 들면 도 1의 지면 좌측 방향측의 하나 또는 몇 개정도의 영역(3)(n), 3(n-1), ··에 대해서만, 외부용량(6)을 형성해도 된다.
실시형태 2.
본 발명의 실시형태 2에 의한 반도체 장치는, 실시형태 1에 의한 반도체 장치를, 반도체소자 (구체적으로는, 본 실시예에서는 다이오드)의 고내압화에 응용한 것이다. 이 실시형태 2에 의한 구조에 의해, 각 플로팅 영역간의 전위차의 변화를 억제할 수 있어, 다이오드의 고내압화를 달성 할 수 있다.
도 12는, 실시형태 2에 의한 반도체 장치의 설명에 앞서, 실시형태 2에 의한 반도체 장치가 해결하려고 하는 과제를 설명하기 위해 나타내는 반도체 장치의 평면도다. 도 12는, 도 10에 나타낸 단면도의 구조에 관한 평면도에 상당한다. 단, ｎ형 영역(영역 80, 영역 50) 및 ｐ형 영역(영역 40)을 포함하는 다이오드가 포함되어 있는 점에서, 도 12에 나타내는 구성은 도 10에 나타낸 구성과 다르다. 또한 간략화를 위해 도 12에서는 다이오드의 한 쪽에만 플로팅 영역 3(k)이 배치되도록 도시를 하고 있지만, 실제로는, 도 12의 다이오드의 양측에 플로팅 영역 3(k)이 배치되는 것으로 한다. 구체적으로는, 도 12에 도시하는 구성에 더해, 도 12의 지면 아래쪽에도, 상하 대칭이 되도록 플로팅 영역 3(k)이 배치되는 것으로 한다. 이러한 구성에 의해, 나열된 플로팅 영역 3(k) 사이의 전위차를 균일화 할 수 있고, 다이오드의 공핍층 안에 있어서의 전계집중을 억제하여, 고내압화를 도모할 수 있다.
그러나, 이미 설명한 바와 같이, 도 10에 나타낸 구성에 있어서는, 플로팅 영역 3(k)에 있어서 전위차의 불균일이 생기게 된다. 이 전위차의 불균일은, 다이오드 고내압화 효과를 크게 손상시킨다.
그래서, 실시형태 2에서는, 도 12에 나타내는 영역 3(0)∼영역 3(n+1)에 대해서, 실시형태 1에 의한 반도체 장치의 구성을 적용하는 것으로 했다. 즉, 도 12에 있어서의 복수개 영역(3)을 대상으로 하여, 도 1에 나타낸 실시형태 1과 마찬가지로, 복수의 외부용량(6)을 부가한다. 이러한 구성을 구비하는 실시형태 2에 따른 반도체 장치에 의하면, ｐｎ접합의 양측에 이 플로팅 영역을 배치함으로써 ｐｎ접합으로부터 퍼지는 공핍층 안의 전계를 완화하여, 이 ｐｎ접합의 내압을 향상시킬 수 있다.
한편, 실시형태 2에서는 반도체소자로서 다이오드를 대상으로 했지만, 다른 반도체 소자에 대해서도 고내압화를 목적으로 하여 실시형태 1에 따른 구성을 적용해도 좋다.
실시형태 3.
본 발명의 실시형태 3에 의한 반도체 장치는, 실시형태 1에 의한 반도체 장치에 있어서, 외부용량의 합을, k의 증가에 따라 2차 함수로 증가하도록 조정한 것이다. 이 구조에 의해, 각 플로팅 영역(3) 사이의 전위차를 거의 없앨 수 있다.
식(4)에 있어서, ａｋ=a로 하는 것과 같이 ａｋ가 일정한 경우에는,
ｂｋ＝ bo＋ａｋ(k+1)/2···(5)
가 된다. 따라서, ｂｋ를 k에 대하여 2차 함수의 형태로 증가시키도록 복수의 외부용량 6(k)의 크기를 설정하면, 영역(3)(ｋ)간의 전위차를 거의 일정하게 할 수 있다.
실시형태 4.
본 발명의 실시형태 4에 의한 반도체 장치는, 전술한 실시형태 3에 의한 구성을, 실시형태 2에서 설명한 도 12에 따른 구성에 적용한 것이다. 즉, 실시형태 4에 따른 반도체 장치는, 도 12에 나타내는 영역 3(0)∼영역 3(n+1)을 포함하는 구성과, 실시형태 1에 따른 외부용량 6(k)의 구성과, 실시형태 3에 따른 「ｂｋ를 k에 대하여 2차 함수의 형태로 증가시킨다」라는 구성을 구비하고 있다. 이 구성에 의하면, 각 플로팅 영역 3(ｋ)간의 전위차를 거의 일정하게 할 수 있고, ｐｎ접합을 최대한으로 고내압화 할 수 있다.
실시형태 5.
도 2는, 본 발명의 실시형태 5에 의한 반도체 장치의 단면 측면도다. 실시형태 5에 의한 반도체 장치는, 전술한 실시형태 1에 있어서의 각 플로팅 영역 3(k)에 대해서, 적어도 복수의 플로팅 영역 3(k)위에, 고전위측 (Ｖｎ+1)과 용량결합하도록, 전극(7)을 연장하여 배치한 것이다.
도 2에 나타내는 전극(7)은, 도 2에 있어서는 하나의 선으로서 간략화해서 도시하고 있다. 그러나, 실제로는, 전극(7)은 소정의 두께를 가지고, 영역 3(n+1)과 접속하고, 기판(1)의 표면(플로팅 영역(3)의 표면) 사이에 소정의 거리를 갖고 지면 오른쪽으로 연장하여 나와 있다. 전극(7)의 실제 구조로서는, 예를 들면 영역 3(1)∼3(n) 위에 절연막을 형성하고, 이 절연막 위에 알루미늄 배선을 형성하여, 이 알루미늄 배선을 영역 3(n+1)에 접속시킨 것으로 할 수 있다. 본 실시예에서는 전극(7)은 영역 3(1)의 바로 위의 위치까지 연장하여 배치할 수 있다.
도 3은, 본 발명의 실시형태 5에 의한 반도체 장치의 구조의 등가회로를 나타내는 회로도다. 이 회로도에 대해서, 도 10에서 설명한 것고 동일하게 식으로 표현하면,
b1(V2-V1)=boV1+a1V1-c1(Ｖｎ+1-V1)
ｂｋ(Ｖｋ+1-Ｖｋ)=ｂｋ-1(Ｖｋ-Ｖｋ-1)+ａｋＶｋ-ｃｋ(Ｖｎ+1-Ｖｋ) ··(6)
의 관계가 성립한다. 식(6)의 우변 제3항의 존재에 의해, ｂｋ의 상승이 실시형태 1보다도 완화되는 것을 알 수 있다.
여기에서, 도 10에서 설명한 것과 같이, ａｋ, ｂｋ, ｃｋ를 각각 정수 a, b, c로 하고 γ = ｃＶｎ+1/b로 한다.
그렇게 하면,
Figure 112011098801024-pat00004
V2= (2+ (a+c)/b)V1-γ로부터,
Ｖｋ= [V1(αk-βk)-γ {(αk-1)/ (α-1)- (βk-1)/ (β-1)}]/ (α-β) ···(7)
이라고 나타내고, Ｖｋ-Ｖｋ-1을 보다 일정한 값에 다가가게 할 수 있다.
일반적으로, 고전위단에서 영역 3(k)와 영역 3(k+1)사이의 전위차가 확대한다. 이 때문에, 연장하여 배치된 전극과 그 아래의 플로팅 영역(3) 사이의 절연 내압의 제한이 있는 경우에는, 고전위측에서 중간까지 연장하여 배치해도 된다. 즉, 전극(7)을, 도 2에 나타내는 만큼, 지면 우측까지 연장하여 배치하지 않아도 된다. 예를 들면 전극(7)의 길이를, 도 2의 지면 왼쪽의 하나 또는 몇 개 정도의 영역(3)(n), 3(n-1) ··의 윗쪽까지 연장시키는 것으로만 해도 된다.
또한 전극(7)의 형성은, 실제, 마스크 패턴의 변경에 의해서만 실현하는 것이 가능하다. 따라서, 실시형태 5에 의한 반도체 장치는, 전술한 실시형태 1에 따른 외부용량 6(k)를 복수부가하는 구성에 비해, 제조 등의 면에서 실현이 용이하다는 특징도 가지고 있다.
이때, 도 2에 나타낸 전극(7) 대신에, 도 3의 등가회로에 있어서의 용량ｃｋ를 각각 형성하도록, Ｖｎ+1과 플로팅 영역 3(k)의 각각 사이에 하나 이상의 용량소자를 삽입해도 된다.
실시형태 6.
도 4는, 본 발명의 실시형태 6에 의한 반도체 장치의 평면도다. 실시형태 6에 의한 반도체 장치는, 실시형태 5에 의한 구성, 구체적으로는 전극 7에 의한 구성을, 도 12에 나타낸 구성에 대하여 적용한 것이다. 부호 17은, 실시형태 6에 있어서, 실시형태 5의 전극 7과 같은 사상에 준해서 연장하여 배치된 전극이다. 전극 17에 의해, 각 플로팅 영역 3(k)의 사이의 전위차의 불균일이 경감되어, 도 12에서 설명한 다이오드에 있어서의 ｐｎ접합을 고내압화 할 수 있다.
실시형태 7.
도 5는, 본 발명의 실시형태 7에 의한 반도체 장치의 평면도다. 실시형태 7에 의한 반도체 장치는, 상기 도 4에 나타낸 실시형태 6에 의한 반도체 장치와 동일한 효과를 내기 위한 별도의 안이다. 실시형태 7에 있어서는, 각 플로팅 영역 3(k)의 측면에서 Ｖｎ+1측과 용량결합하도록 한 것이다. 즉, 실시형태 6에 있어서는, 도 5에 나타내는 바와 같이, Ｖｎ+1의 전위를 갖는 영역 3(n+1)을 나열된 플로팅 영역 3(k)의 옆쪽으로 연장하고 있다. 한편, 전술의 트렌치 분리의 절연 내압의 관계로부터, 플로팅 영역 3(k)의 고전위측에 대해서만 용량결합해도 되며, 그 경우에도 유익한 효과를 얻을 수 있다. 또한 실시형태 7에 따른 구성은, 실시형태 6과 동등한 효과를, 전극 7을 갖지 않는 구성으로 실현할 수 있다는 특징도 가지고 있다.
실시형태 8.
도 6은, 본 발명의 실시형태 8에 의한 반도체 장치의 평면도다. 실시형태 8에 의한 반도체 장치는, 도 5에서 나타낸 실시형태 7의 구성에 대하여, 또한 각 플로팅 영역 3(k)로부터 전극 27을 연장하여 배치하고, 용량결합을 행한 것이다. 본 실시예에서는 도 6에 나타내는 바와 같이 각 플로팅 영역(3)(1), ···3(k), ···, 3(n)에 따라, 전극 27(1), ···, 27(k), ···, 27(n)이 한개씩 배치된다. 실시형태 8에 따른 구성에 의하면, 추가되는 용량의 조정 범위에 대해서 더욱 더 자유도가 있어, 용량의 조정이 용이하게 된다. 한편, 전술한 바와 같은 절연 내압의 사정에 의해, 플로팅 영역 3(k) 중 고전위측만 (예를 들면 도 6의 지면 좌측의 하나 또는 몇 개정도의 영역(3)(n), 3(n-1), ··에 대해서만)의 용량결합에서도 유익한 효과를 얻을 수 있다.
실시형태 9.
도 7은, 본 발명의 실시형태 9에 의한 반도체 장치의 평면도다. 실시형태 9에 의한 반도체 장치는, k의 상승과 함께 ａｋ/ｃｋ의 값을 저하시키도록, 플로팅 영역(3) 위에 연장 배치하도록 하는 전극의 형상을 개선한 것이다. 구체적으로는, 실시형태 9에서는, 도 7에 나타내는 바와 같이ａｋ를 일정하게 하여 ｃｋ를 변화시킨 전극 37을 배치하고 있다. 이 도 7은, 도 2의 연장하여 배치된 전극 7을 기판(1)윗쪽에서 내려다봤을 때와 같은 위치 관계로, 전극 37을 기재한 것이다. 지면 우측으로 갈 수록, 즉, k가 작아질 수록 전극 37의 폭이 작아지고 있다. 특히, 본 실시예의 전극 37의 형상은, 그 폭의 감소가 곡선적인 변화를 나타내도록 설계되어 있다.
본 실시형태에 따른 방법은, 원리적으로 ｂｋ의 영향을 받지 않는는 특징적인 장점이 있다. 즉, 식(6)의 우변 제2항과 제3항의 합을 0으로 하면,
ａｋ/ｃｋ= (Ｖｎ+1-Ｖｋ)/Ｖｋ ···（8)
이 되고, k의 상승과 함께 ａｋ/ｃｋ가 저하하는 관계가 있음을 알고, 이것이 거의 성립하면 각 플로팅 영역 3(k)는 ｂｋ의 영향을 거의 받지 않는다.
또한, 상기한 바와 같이 절연 내압에 의해 영역 3(k)의 고전위측에 대해서만 용량결합해도 유익한 효과를 얻을 수 있다. 즉, 도 7에 나타내는 만큼 전극 37을 지면 우측까지 연장 배치하지 않아도 된다. 전극 37의 길이를, 도 7의 지면 좌측의 하나 또는 몇 개정도의 영역(3)(n), 3(n-1), ··의 윗쪽으로 연장시키는 정도로만 해도 된다.
실시형태 10.
도 8은, 본 발명의 실시형태 10에 의한 반도체 장치의 평면도다. 실시형태 8에 의한 반도체 장치는, 도 12의 구성에 대하여 전술한 실시형태 9에 따른 구성을 적용한 것이다. 또한 도 6에 나타낸 실시형태 8에 상기 구성을 최적화한 구성이기도 한다.
구체적으로는, 본 실시예에서는 도 8에 나타내는 바와 같이 각 플로팅 영역3(1), ···3(k), ···, 3(n)에 따라, 전극 47(1), ···, 47(k), ···, 47(n)이 한개씩 설치된다. 도 8에 나타내는 바와 같이 이들 전극 47의 하나하나는 영역 3(n+1)위에 다른 길이로 연장되고 있으며, k의 증가에 따라 상대적으로 길어지도록 정해져 있다. 특히, 본 실시예에서는 각 전극 47의 길이의 증가율이 서서히 증대하도록(바꿔 말하면 곡선적으로 증대하도록), 각각의 길이를 정하고 있다.
이때, 상기한 바와 같이 트렌치 분리의 절연 내압의 사정에 의해, 플로팅 영역 3(k)의 고전위측에 대해서만 용량결합을 행해도 된다.
실시형태 11.
도 9는, 본 발명의 실시형태 11에 의한 반도체 장치의 평면도다. 실시형태 11에 따른 반도체 장치는, k의 상승과 함께 ａｋ를 저하시키고, ｃｋ를 증가시킨 것이다. 도 9에 나타내는 바와 같이 본 실시예에서는 도 9의 지면 우측으로 갈 수록(영역 3(k)의 줄에 있어서 k가 작아지는 측만큼), 영역 3(n+1)의 폭(도 9의 지면 상하방향의 치수)을 직선적으로 작게 하고 있다. 한편, 본 실시예에서는 영역 3(n+1)의 폭의 감소에 역비례하도록, 도 9의 지면 위쪽의, 0V의 전위의 영역 53의 폭을 증대시키고 있다.
식(8)에 있어서, Ｖｎ+1-Ｖｋ가 일정한 경우에는,
ａｋ/ｃｋ= (n+1-k)/k ···（9)
가 성립하고, 예를 들면 ａｋ∝n+1-k, ｃｋ∝k로 하면, ａｋ+ｃｋ=ｃｏｎｓｔ가 된다.
그래서, 도 9와 같이 , 연장하여 배치된 전극 57(k)과 함께 ａｋ, ｃｋ의 용량변화를 구성하면, 식(9)의 상황을 용이하게 실현 할 수 있다. 본 실시형태에 따른 구조는, 상기 조건을 특수한 곡선을 사용하지 않고 거의 직선 패턴으로 실현 할 수 있으므로, 실제의 설계, 제조가 극히 간단해진다는 특징도 있다.
또한, 전술한 각 실시형태에 있어서는, 플로팅 영역 3(k)가, 상기 제1 또는 제2 발명에 있어서의 「플로팅 영역」에, 기판(1)이, 상기 제1 또는 제2 발명에 있어서의 「반도체 기판」에 각 영역(3)의 사이의 트렌치 분리를 실현하고 있는 절연 영역이, 상기 제1 또는 제2 발명에 있어서의 「절연 영역」에, 각 도면에 있어서 Ｖｎ+1의 전위가 된 영역 3(n+1)이, 상기 제1 또는 제2 발명에 있어서의 「소정 전위의 섬영역」에 반도체 재료층(10)이, 상기 제1 또는 제2 발명에 있어서의 「반도체 재료층」에 절연층(20)이, 상기 제1 또는 제2 발명에 있어서의 「절연층」에 각각 상당한다.
또한 전술한 실시예에서는, 플로팅 영역 3(1)∼3(n)이, 상기 제1 발명에 있어서의 「하나 이상의 플로팅 영역」에 상당하고, 특히 플로팅 영역3(n)이 상기 제1 발명에 있어서의 「제1플로팅 영역」에 상당하고 있다. 또한 전술한 실시예에서는, 외부용량 6이, 상기 제1 발명에 있어서의 「용량 형성부」에 상당하고 있다.
한편, 변형 예로서 플로팅 영역3(1)∼3(n)의 일부만을 대상으로 하여 외부용량 6을 설정할 경우에는, 그 일부의 플로팅 영역(3)이 상기 제1 발명에 있어서의 「하나 이상의 플로팅 영역」에 상당한다.
또한 전술한 실시예에서는, 플로팅 영역3(1)∼3(n)이, 상기 제2 발명에 있어서의 「하나 이상의 플로팅 영역」에 상당하고, 전극 7, 17, 27, 37, 47, 57 및 실시형태 7, 8, 10, 11에 따른 영역 3(n+1)이, 각각 상기 제2 발명에 있어서의 「용량 형성부」에 상당하고 있다.
한편, 변형 예로서, 실시형태 5등의 전극구성(전극 7∼57의 연장 배치)이나 실시형태 7등의 구성(영역 3(n+1)의 연장)의 적용을 플로팅 영역 3(1)∼3(n)의 일부로만 한정할 경우에는, 전극(7)등이나 영역 3(n+1)과 인접하는 일부의 플로팅 영역(3)이, 상기 제2 발명에 있어서의 「하나 이상의 플로팅 영역」에 상당한다. 구체적으로는, 예를 들면 전극(7)등이 플로팅 영역 3(n), 3(n-1), 3(n-2)의 3개의 윗쪽위치로만 뻗어 나오거나, 또는, 실시형태 5에 따른 영역 3(n+1)의 뻗어 나옴이 플로팅 영역 3(n), 3(n-1), 3(n-2)의 3개의 측면에 인접하는 것만으로 한정되어 있을 경우에는, 이들 플로팅 영역3(n), 3(n-1), 3(n-2)이, 상기 제2 발명에 있어서의 「하나 이상의 플로팅 영역」에 상당한다.
또한, 전술한 각 실시예에 있어서의 각 구성은, 도 12에서 나타낸 다이오드 그 외의 반도체 소자와의 조합이어도 되고, 조합하지 않고 사용해도 된다. 구체적으로는, 도 7, 도 8 및 도 9는 각각 도 12에서 나타낸 다이오드를 포함하고 있지만, 본 발명은 이것에 한정되는 것은 아니다. 다이오드의 구성과 조합하지 않고, 도 7, 도 8 및 도 9에 있어서의 전극 37, 47, 57 및 영역 3(n+1)에 관한 각 실시 형태의 구성을, 반도체 장치(구체적으로는, ＩＣ)에 적용해도 된다.
이때, 전술한 각실시예에 있어서, 영역 3(플로팅 영역(3)(1) ···3(k) ···3(n), 섬영역 3(n+1)),및 반도체 기판(반도체 재료층(10))은, 도전성을 갖는 각 종의 반도체 재료를 사용할 수 있다. 구체적으로는, 영역(3)이나 반도체 기판의 재료로서, 규소(Ｓｉ)이외의 각종의 화합물 반도체 재료를 사용해도 된다. 또한 규소에 비해 밴드갭이 큰 와이드 밴드 갭 반도체에 의해 형성해도 된다. 와이드 밴드 갭 반도체로서는, 예를 들면 탄화 규소(ＳｉＣ), 질화갈륨계 재료또는 다이아몬드가 있다. 내전압성이 높은 와이드 밴드 갭 반도체로 형성된 복수의 플로팅 영역에 대하여 고전압이 인가되는 경우라도, 전술한 본 발명의 각 실시 형태에 따른 구성에 의해 각 플로팅 영역 사이의 전위차의 불균일을 줄일 수 있기 때문에, 전체적으로 절연 내압의 저하를 회피해서 와이드 밴드 갭 반도체가 갖는 전기적 특성을 유효하게 활용 할 수 있다.
또한, 이러한 와이드 밴드 갭 반도체에 의해 형성된 스위칭 소자나 다이오드 소자는, 내전압성이 높고, 허용 전류밀도도 높기 때문에, 스위칭 소자나 다이오드 소자의 소형화가 가능하며, 이들 소형화된 스위칭 소자나 다이오드 소자를 사용함으로써, 이것들의 소자를 짜 넣은 반도체 모듈의 소형화가 가능해 진다. 또 내열성도 높기 때문에, 히트싱크의 방열 핀의 소형화나, 수냉부의 공냉화가 가능하므로, 그것들의 구성을 포함하는 반도체 모듈에 대해서 더욱 더 소형화가 가능하게 된다. 또한 전력손실이 낮기 때문에, 스위칭 소자나 다이오드 소자의 고효율화가 가능하며, 나아가서는 반도체 모듈의 고효율화가 가능하게 된다. 한편, 그 경우에는, 스위칭 소자나 다이오드 소자의 양쪽이 와이드 밴드 갭 반도체에 의해 형성되는 것이 바람직하지만, 어느 한쪽의 소자가 와이드 밴드 갭 반도체에 의해 형성되어도 된다.
또한, 화합물반도체에 있어서도 ｐｎ접합을 만들 수 있는 재료가 있으며, 예를 들면 ＳｉＣ에서는 ｐｎ접합을 형성하는 것이 가능하다. 따라서, 상기 각종 실시예에 있어서 ｐｎ접합의 고내압화에 관하여 설명한 구성(실시형태 2, 4 및 6에 의한 반도체 장치의 구성)을, ＳｉＣ로 형성한 ｐｎ접합에 적용 함으로써, ＳｉＣ에 의한 ｐｎ접합의 고내압화를 도모할 수 있다. 이와 마찬가지로, ＳｉＣ이외의 화합물 반도체 재료로 형성한 ｐｎ접합에 관해서도 고내압화를 도모할 수 있다.
1 : 기판 2 :절연막
3 : 분리된 영역 6 : 외부용량
7, 17, 27, 37, 47, 57 : 전극
10 : 반도체 재료층
20 : 절연층 40 : P영역
50 : N-영역 53 : 전위Ｖｎ+1의 영역
80 : N영역

Claims (16)

  1. 반도체 기판의 면에 나열하여 배치된 복수의 플로팅 영역으로서, 각각의 상기 플로팅 영역 사이에 절연 영역이 배치되고, 상기 반도체 기판에 있어서의 소정 전위의 섬영역 측에 위치하는 제1플로팅 영역과, 상기 제1플로팅 영역보다도 상기 소정 전위의 상기 섬영역으로부터 먼 측에 위치하는 제2플로팅 영역을 포함하는 복수의 플로팅 영역과,
    상기 복수의 플로팅 영역의 각각과 상기 반도체 기판의 반도체 재료층 사이에 개재하는 절연층과,
    상기 제1플로팅 영역과 상기 소정 전위의 상기 섬영역에 끼워진 상기 절연 영역의 용량, 및, 상기 복수의 플로팅 영역 중 적어도 상기 제1플로팅 영역을 포함하는 하나 이상의 플로팅 영역에 있어서의 인접하는 플로팅 영역 사이에 끼워진 상기 절연 영역의 용량 중 적어도 한쪽에 대하여, 병렬로 외부용량을 형성하는 용량 형성부를 구비하고,
    상기 용량 형성부가, 복수의 용량소자를 포함하며,
    상기 용량소자 중, 상기 제1플로팅 영역측에 제1의 용량을 갖는 용량소자가 위치하고, 상기 제2플로팅 영역측에 상기 제1의 용량보다도 작은 제2의 용량을 갖는 용량소자가 배치된 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 용량소자가, 상기 인접하는 플로팅 영역 중 한쪽의 플로팅 영역에 일단이 접속하고, 다른 쪽의 플로팅 영역에 타단이 접속하는 것을 특징으로 하는 반도체 장치.
  3. 제 2항에 있어서,
    상기 용량소자가, 상기 복수의 플로팅 영역에 있어서의 인접하는 플로팅 영역 사이에 적어도 하나씩 배치되며,
    상기 복수의 상기 용량소자가 상기 복수의 플로팅 영역의 열에 따라 직렬로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제 3항에 있어서,
    상기 복수의 상기 용량소자는, 상기 제1플로팅 영역측에서 상기 제2플로팅 영역측으로 갈 수록 용량의 크기가 작아지도록 설정된 것을 특징으로 하는 반도체 장치.
  5. 제 4항에 있어서,
    상기 복수의 상기 용량소자는, 상기 제1플로팅 영역측에서 상기 제2플로팅 영역측으로 감에 따라 용량의 크기가 이차함수에 따라 감소하도록 설정된 것을 특징으로 하는 반도체 장치.
  6. 반도체 기판의 면에 나열하여 배치된 복수의 플로팅 영역으로서, 각각의 상기 플로팅 영역 사이에 절연 영역이 배치되고, 상기 반도체 기판에 있어서의 소정 전위의 섬영역 측에 위치하는 제1플로팅 영역과, 상기 제1플로팅 영역보다도 상기 소정 전위의 상기 섬영역으로부터 먼 측에 위치하는 제2플로팅 영역을 포함하는 복수의 플로팅 영역과,
    상기 복수의 플로팅 영역의 각각과 상기 반도체 기판의 반도체 재료층 사이에 개재하는 절연층과,
    상기 반도체 기판의 윗쪽, 및, 상기 반도체 기판의 면내에 있어서의 상기 복수의 플로팅 영역의 열의 옆쪽 중 적어도 한쪽에 있어서, 상기 복수의 플로팅 영역 중 적어도 상기 제1플로팅 영역을 포함하는 하나 이상의 플로팅 영역을 대상으로 하여, 상기 하나 이상의 플로팅 영역 각각에 결합하는 용량을 형성하는 용량 형성부를 구비하고,
    상기 용량 형성부는, 상기 제1플로팅 영역과 상기 소정 전위의 상기 섬영역에 끼워진 상기 절연 영역의 용량, 및, 상기 하나 이상의 플로팅 영역에 있어서의 인접하는 플로팅 영역 사이에 끼워진 상기 절연 영역의 용량 중 적어도 한쪽에 대하여, 병렬로 외부용량을 형성하는 것이며,
    상기 제1플로팅 영역에서 상기 제2플로팅 영역측으로 갈수록 상기 용량 형성부와 상기 플로팅 영역 사이의 결합 용량이 작아지는 것을 특징으로 하는 반도체 장치.
  7. 제 6항에 있어서,
    상기 용량 형성부는, 상기 반도체 기판 위에 배치되어 상기 하나 이상의 플로팅 영역에 용량으로서 결합하도록 상기 하나 이상의 플로팅 영역의 윗쪽을 연장하는 전극을 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제 7항에 있어서,
    상기 전극은, 상기 제1플로팅 영역에서 상기 제2플로팅 영역측으로 갈 수록폭이 좁아지는 형상을 갖는 것을 특징으로 하는 반도체 장치.
  9. 제 6항에 있어서,
    상기 용량 형성부가,
    상기 반도체 기판의 면내에 있어서, 상기 복수의 플로팅 영역의 열에 따라, 상기 복수의 플로팅 영역 중 두개 이상의 플로팅 영역의 이웃을 절연 영역을 끼워서 연장하는 반도체 영역을 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제 6항에 있어서,
    상기 용량 형성부가, 상기 하나 이상의 플로팅 영역에 각각 배치되어 각 플로팅 영역에서 상기 반도체 영역의 윗쪽으로 연장하는 하나 이상의 전극을 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제 10항에 있어서,
    상기 반도체 영역의 윗쪽으로 연장하는 상기 하나 이상의 상기 전극을, 여러개 구비하고,
    여러개 구비된 각각의 상기 전극 중, 상기 제1플로팅 영역측의 상기 전극이 상기 반도체 영역의 윗쪽으로 연장하며, 상기 제2플로팅 영역측의 상기 전극 만큼 상기 반도체 영역의 윗쪽으로 짧게 연장하고 있는 것을 특징으로 하는 반도체 장치.
  12. 제 6항에 있어서,
    상기 용량 형성부가, 상기 소정 전위의 상기 섬영역과 상기 하나 이상의 플로팅 영역의 각각의 사이에 삽입된 하나 이상의 용량소자를 포함하는 것을 특징으로 하는 반도체 장치.
  13. 제 1항에 있어서,
    상기 반도체 기판의 상기 면에 있어서 절연 영역을 사이에 두고 상기 복수의 플로팅 영역의 이웃에 배치되어, 상기 제1플로팅 영역측에 제1도전형 영역을 갖고, 상기 제2플로팅 영역측에 제2도전형 영역을 갖는 반도체 소자를 더 포함하는 것을 특징으로 하는 반도체 장치.
  14. 제 13항에 있어서,
    상기 반도체 소자가, 상기 제1플로팅 영역측에 ｎ형 영역을 갖고, 상기 제2플로팅 영역측에 ｐ형 영역을 갖는 다이오드를 포함하는 것을 특징으로 하는 반도체 장치.
  15. 제 1항에 있어서,
    상기 플로팅 영역은, 와이드 밴드 갭 반도체 재료로 형성되어 있는 것을 특징으로 하는 반도체 장치.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9278346B2 (en) * 2012-07-25 2016-03-08 Clariant Corporation Hydrodeoxygenation catalyst
US9229588B2 (en) 2012-09-28 2016-01-05 Blackberry Limited Touch-sensitive display

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6750506B2 (en) * 1999-12-17 2004-06-15 Matsushita Electric Industrial Co., Ltd. High-voltage semiconductor device
US7417296B2 (en) * 2004-04-21 2008-08-26 Mitsubishi Denki Kabushiki Kaisha Dielectric isolation type semiconductor device
US20100163987A1 (en) * 2008-12-26 2010-07-01 Rohm Co., Ltd. Semiconductor device

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5204545A (en) * 1989-11-22 1993-04-20 Mitsubishi Denki Kabushiki Kaisha Structure for preventing field concentration in semiconductor device and method of forming the same
JP2556175B2 (ja) * 1990-06-12 1996-11-20 三菱電機株式会社 半導体装置における電界集中防止構造
JP2883779B2 (ja) 1993-01-20 1999-04-19 松下電工株式会社 半導体装置
JP3796998B2 (ja) 1999-02-19 2006-07-12 松下電器産業株式会社 高耐圧半導体装置
JP4030257B2 (ja) * 2000-08-14 2008-01-09 株式会社ルネサステクノロジ 半導体集積回路装置
SE0004377D0 (sv) * 2000-11-29 2000-11-29 Abb Research Ltd A semiconductor device and a method for production thereof
JP4275880B2 (ja) * 2001-11-07 2009-06-10 株式会社日立製作所 半導体装置及びそれを用いた電子装置
JP4204895B2 (ja) * 2003-05-12 2009-01-07 三菱電機株式会社 半導体装置
JP4863665B2 (ja) * 2005-07-15 2012-01-25 三菱電機株式会社 半導体装置およびその製造方法
JP2007278358A (ja) * 2006-04-04 2007-10-25 Bridgestone Corp 流体輸送用チューブ及びその製造方法
JP4895890B2 (ja) * 2007-03-29 2012-03-14 三菱電機株式会社 横型高耐圧素子を有する半導体装置の製造方法
US7960772B2 (en) * 2007-04-26 2011-06-14 Peregrine Semiconductor Corporation Tuning capacitance to enhance FET stack voltage withstand
JP2010118548A (ja) * 2008-11-13 2010-05-27 Mitsubishi Electric Corp 半導体装置
US8071461B2 (en) * 2008-12-04 2011-12-06 Freescale Semiconductor, Inc. Low loss substrate for integrated passive devices

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6750506B2 (en) * 1999-12-17 2004-06-15 Matsushita Electric Industrial Co., Ltd. High-voltage semiconductor device
US7417296B2 (en) * 2004-04-21 2008-08-26 Mitsubishi Denki Kabushiki Kaisha Dielectric isolation type semiconductor device
US20100163987A1 (en) * 2008-12-26 2010-07-01 Rohm Co., Ltd. Semiconductor device

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