TWI435802B - Metal polyimide composite, method for manufacturing the same, and method for manufacturing the same - Google Patents

Description

被覆有金屬之聚醯亞胺複合體、該複合體之製造方法及電子電路基板之製造方法

本發明係關於一種作為可撓性印刷基板、TAB(Tape Automated Bonding，捲帶自動接合)、COF(Chip on Film，薄膜覆晶封裝)等電子零件之構裝材料使用之被覆有金屬之聚醯亞胺複合體、該複合體之製造方法及電子電路基板之製造方法。

於聚醯亞胺膜積層以銅為主所構成之金屬導體層的FCCL(Flexible Copper Clad Laminate，可撓性覆銅積層板)，於電子產業中廣泛使用為電路基板之材料。其中，於聚醯亞胺膜與金屬層之間不具接著劑層之無接著劑可撓性積層體(特別是二層積層體)，隨著電路配線寬度之微距化而受到矚目。

以無接著劑可撓性積層體、特別是因應微距化之無接著劑可撓性積層體之製造方法而言，主要係進行所謂之金屬噴敷法，其係於聚醯亞胺膜上以濺鍍、CVD、蒸鍍等乾式法，事先形成與聚醯亞胺之接著良好之材料所構成之防護塗層(tie coat)及下一步驟之電鍍中作為陰極兼電流導體之金屬晶種層(metal seed layer)，接著以電鍍進行作為電路基板之導體層之金屬層之製膜(參照專利文獻1)。

於該金屬噴敷法，為了提高金屬層與聚醯亞胺膜之密合力，係於形成金屬層之前，將聚醯亞胺膜表面藉由電漿處理，以進行除去表面之污染物質及提昇表面粗度為目的之改質(參照專利文獻2及專利文獻3)。

一般而言，於聚醯亞胺膜上以濺鍍等乾式法事先形成金屬層之際，藉由中間層材料的選擇，可改良密合性及蝕刻性(參照專利文獻4)。

又，將聚醯亞胺膜表面化學性蝕刻以使表面粗化，於其底層與再於其上形成銅之蒸鍍層之TAB或FPC(Flexible Printed Circuit，可撓性印刷電路)所使用之附有金屬膜之聚醯亞胺膜已被提出(參照專利文獻5)。

被覆有金屬之聚醯亞胺複合體，當作為COF(Chip on Film)等電子零件之構裝材料使用時，將聚醯亞胺上之金屬層局部除去以製作電路圖案後，於形成有電路圖案之銅層之上，再施以鍍錫，並再於鍍錫層上，施以防焊劑、樹脂密封等之處理，但該鍍錫層會產生剝離的問題。該剝離，係於電鍍之銅層與鍍錫層之間產生克肯達耳孔洞(Kirkendall voids)之一大原因。關於克肯達耳孔洞，於後詳細說明。

電鍍銅層，通常係以複數之電解槽來形成，於電解槽與電解槽之間，銅層之電鍍電流條件當然會產生很大的變動。電鍍電流條件產生很大變動的部分，其雜質容易增加且濃縮，而成為之鍍銅層之界面。克肯達耳孔洞，特別係於鄰近該鍍銅層界面與鍍錫層之部分產生，故當使用多槽之電鍍槽進行鍍敷時，至少會產生與電鍍槽數目相當數量之克肯達耳孔洞。

作為解決該等問題之方法，曾被提出如下方法：於以複數之電解槽形成之鍍銅被膜，以相同之電解槽形成由表層起至少為鍍錫層之3倍之範圍之銅層(參照專利文獻6)。而於該專利文獻6，有進行剝離原因係克肯達耳孔洞之分析。

然而，於該場合，係僅針對被覆於鍍銅層之最上層部之錫之問題。然而，當形成銅之電路、被覆錫層時，不僅於銅之最上層、於側面亦形成錫層之被覆。又，如後述，即使以相同電解槽亦會產生銅層界面，故不能稱為充分解決之方法。

因此，仍未解決此時所產生之在多層構成之銅層(於專利文獻6之實施例為9層)與錫層之接合界面所產生之克肯達耳孔洞的問題。又，僅最上層為厚層之銅層，因必須使其他銅層變薄，故存在銅層平衡失調的問題。

由以上可知，需要多數電鍍槽之迂迴曲折式之電鍍並不適當，而以儘可能減少電鍍槽之數目較佳。為了以較少電鍍槽得到同樣之所需厚度之鍍銅層，必須提高電鍍電流密度，而以桶式電鍍法為有效。桶式電鍍法，係將以無電鍍或乾式法形成防護塗層及金屬晶種層之聚醯亞胺薄膜，環繞於浸漬於電鍍槽之桶表面，於其之表面進行鍍銅之方法，由於不會受到成為陰極之膜行進中之翹曲或晃動等外部干擾而可拉近陽極與陰極間之距離，且可經常性固定控制，故可提高電流密度。又，藉由拉近陽極與陰極間之距離，可簡單地提昇電鍍電解液之流速，且於提高電流密度上亦有效果。因此，桶式電鍍法，適用於防止雜質之增加及濃縮化、而減少伴隨之克肯達耳孔洞。

然而，該桶式電鍍法亦有問題。為了提昇電鍍之電鍍速度必須提昇電流密度，但於電鍍開始初期於聚醯亞胺表面所形成之金屬晶種層，由於其之厚度限制故無法承受大電流。因此，係將設置成與桶相對向之陽極，分割成複數個區域而獨立地進行各區域之電流密度的控制。

其結果，每改變對陽極之供電量(電流量)，即形成不同之鍍銅層，而於該鍍銅層界面之雜質會濃縮及增加。以往，因考量生產效率，而配置多數之陽極，且採用4區域以上之供電方式，故銅層為4個以上。

又，亦曾被提出如下方法：於桶環繞被鍍敷材，並於相對向的位置設置陽極以進行鍍敷之際，使1個陽極與鍍敷桶之間隔與各鍍敷之範圍相異，或者，於陽極與鍍敷桶之間配置尺寸不同之篩網(參照專利文獻7)。乍看之下，似可藉由減少鍍敷槽，而抑制雜質的增加及克肯達耳孔洞的產生。

然而，該方法，對每個陽極進行電流密度控制相當麻煩，以作為1個陽極之程度而言為不實際的想法。其係因為不但供液方法不明，若配置篩網等，則鍍敷液之流速會紊亂，而無法確保均一之流速。亦即，於專利文獻1，篩網等會成為阻礙，而無法控制鍍敷液的流速，難以確保於平行於桶旋轉軸方向之電鍍量之均一性。該方法，具有發生克肯達耳孔洞更之前的問題，亦即具有關於鍍敷之均一性之問題，為非實際之方法。又，於該技術甚至未提到克肯達耳孔洞之問題。

由以上可知，於以往技術，無法稱為可根本解決銅層與錫層之間所產生之克肯達耳孔洞之問題的方法。

專利文獻1：日本專利第3258296號公報。

專利文獻2：日本專利第3173511號公報。

專利文獻3：日本特表2003-519901號公報。

專利文獻4：日本特開平6-120630號公報。

專利文獻5：日本特開平6-210794號公報。

專利文獻6：日本特開2007-214519號公報。

專利文獻7：日本特開2007-204848號公報。

本發明之課題在於提供一種被覆有金屬之聚醯亞胺複合體、該複合體之製造方法及電子電路基板之製造方法，該被覆有金屬之聚醯亞胺複合體，可防止無接著劑可撓性積層體(特別是二層可撓性積層體)之剝離、特別是可有效抑制由銅層與鍍錫之界面的剝離。

有鑑於上述課題，本發明係提供以下之發明。

1)一種被覆有金屬之聚醯亞胺複合體，其具有於聚醯亞胺表面以無電鍍或乾式法形成之防護塗層及金屬晶種層、與進一步於其上以電鍍所形成之銅或銅合金層，其中：該銅或銅合金鍍層，係具備3層～1層之銅或銅合金層；

當銅或銅合金層為3層～2層時，於該銅或銅合金層之界面具有雜質之濃縮部；

而當銅或銅合金層為1層時，不具雜質之濃縮部。

2)如上述1)所記載之被覆有金屬之聚醯亞胺複合體，其中，該防護塗層，係由鎳、鉻、鈷、鎳合金、鉻合金、鈷合金之任一者所構成，該金屬晶種層，係銅或銅合金。又，本發明係提供：

3)一種被覆有金屬之聚醯亞胺複合體之製造方法，其係於聚醯亞胺膜表面以無電鍍或乾式法形成防護塗層及金屬晶種層後，再於其之上藉電鍍形成3～1層之銅或銅合金層，其中：當銅或銅合金層為3層～2層時，於該銅或銅合金層之界面具有雜質之濃縮部，而當銅或銅合金層為1層時，於該銅或銅合金層之界面不具雜質之濃縮部。

再者，本發明係提供：

4)如3)所記載之被覆有金屬之聚醯亞胺複合體之製造方法，其係於聚醯亞胺膜表面以無電鍍或乾式法形成防護塗層及金屬晶種層後，將形成有上述防護塗層及金屬晶種層之聚醯亞胺膜環繞於鍍敷用桶以進行電鍍之際，將電鍍區域分為1～4區域，來形成銅或銅合金之電鍍層。

5)如3)或4)所記載之被覆有金屬之聚醯亞胺複合體之製造方法，其係以1～2槽進行電鍍。

6)一種電子電路基板之製造方法，係使用上述1)或2)之被覆有金屬之聚醯亞胺複合體，以蝕刻形成銅或銅合金之電路後，於該銅或銅合金之電路施以鍍錫。

藉由以上，本發明之被覆有金屬之聚醯亞胺複合體、同複合體之製造方法及電子電路基板之製造方法，可防止無接著劑可撓性積層體(特別是，二層可撓性積層體)之剝離、特別是可有效抑制由銅層與鍍錫之界面的剝離，而具有可提高密合力之優異效果。

接著，說明本發明之具體例。又，以下之說明係為了讓人易於理解本發明而寫成，因此發明之本質並不限於該說明中。亦即，亦包含本發明所含之其他樣態或變形。

又，本發明，不僅鍍銅，亦包含鍍銅合金之情況，但為了便於說明而有僅以鍍銅說明的情形。於該情形，係包含銅合金。

本發明之基本在於：於聚醯亞胺膜之至少一面，以濺鍍法形成金屬層、並於其表面進一步形成銅或銅合金層所構成之金屬導體層，藉此，製作無接著劑可撓性積層體。

最初，藉由將聚醯亞胺膜表面進行電漿處理，進行表面之污染物質之除去與表面之改質。

接著，於該聚醯亞胺膜之表面，形成一般稱為防護塗層之5～300nm之濺鍍金屬層。通常該濺鍍金屬層，係選自鎳、鉻、鈷、鎳合金、鉻合金、鈷合金之任一種。一般而言，聚醯亞胺膜可使用12.5μm～50μm者，但其因應電路基板之需求，其之厚度並無特別限制。

通常，係使用宇部興產製Upilex、DuPont-Toray公司製Kapton、Kaneka公司製Apical等，但其亦無特別限制。

該防護塗層，係具有提昇金屬層與聚醯亞胺之密合強度、提高耐熱、耐濕環境下之安定性的功能。

接著，於該防護塗層上以濺鍍形成成為金屬晶種層之銅層150～500nm。該濺鍍銅層，係成為下一步驟之電鍍步驟中之陽極兼電流導體。

接著，於上述之金屬晶種層上，形成銅或銅合金所構成之電鍍層。於鍍敷裝置，係使用圖1所示之電鍍裝置。

該電鍍裝置，具有：電鍍槽、局部(約一半)浸漬於電鍍槽之鍍敷用桶、環繞裝置(將被鍍敷之聚醯亞胺膜環繞於鍍敷用桶表面)、電流供給裝置(供給電流於聚醯亞胺膜之鍍敷面)、及與桶相對向之1個或複數之陽極。作為一型態，可如下所述：該等陽極為所謂不溶性陽極，用以鍍銅之銅離子供給，係另外將溶解有銅並調整過銅濃度之電解液供給至電解槽來進行。

本發明所使用之銅或銅合金鍍敷裝置，係1～2槽式。當為2槽式時，於A室(槽)，具有區域1～4；於B室(槽)，亦同樣地具有區域5～8。1槽式，僅有A室而容易理解。

又，以往由於重視鍍敷的效率，故即使作為2槽時，亦增加區域數，使鍍敷層為4階段以上。

於該等區域，每個都以與桶相對向之方式設置有陽極。電鍍液之送液方法，係由電鍍槽之下部供給，而由電鍍槽之上部溢流。該供液方法，必須可控制流速，而可形成均一之鍍敷層。又，各陽極區域之電流，可獨立地調整。

又，使用如此之2槽鍍敷裝置之鍍敷的初期階段，亦即於區域1與區域2，幾乎未進行對上述濺鍍金屬層之銅或銅合金鍍敷，而僅形成極少量之鍍敷。又，B室亦同樣地，暫時暴露於大氣之被鍍敷材幾乎無法立即鍍敷，亦即，於區域5、6於環繞之初期，亦不形成鍍敷。因此，於如此之2槽式之電鍍裝置，係於區域3、4與區域7、8進行鍍敷。

以往，係採用將多數之鍍敷槽並列，以迂迴曲折式連續地將聚醯亞胺膜反覆地浸漬於鍍敷槽以進行鍍敷的方式。以往之大部分的情形，係以該方式形成鍍銅層。藉此，因鍍敷段數不會受到限制，故視鍍敷槽之數目可多層鍍敷。

如此之迂迴曲折式之鍍敷，因於各鍍敷槽之滯留時間短，故為了達成既定厚度，通常係形成10層以上之鍍敷層(參照上述專利文獻7)。

於COF(Chip on Film)等電子零件，將如此所製造之被覆有金屬之聚醯亞胺複合體藉蝕刻液蝕刻而形成導電性之電路。而於該銅電路上施以鍍錫，並再被覆防焊劑或樹脂等。於該場合，銅之電路層與鍍錫層之間之剝離或錫層之裂痕會成為問題。

其可推測其中之一大原因為上述所說明之克肯達耳孔洞。觀察銅之電路層與鍍錫層之間之剝離部位的結果，觀察到空隙。該錫層，不僅形成於銅電路之上表面，亦形成於電路之側面，故僅銅電路之上表面無法解決問題。再者，該克肯達耳孔洞的產生，雜質增加與濃縮亦被推測為其原因。

鍍銅層之界面附近存在多數之結晶晶界、雜質，故一般認為銅結晶之晶格排列不完全。該等不完全晶格排列，會大幅加速銅的擴散，故於鍍銅層界面附近之銅與錫之相互擴散中，銅之擴散速度大幅超過錫之擴散速度，而於鍍銅層界面附近欠缺銅。

因此，於鍍銅層界面附近，於銅擴散後產生多數之原子空孔。該等原子空孔，被鍍銅層界面附近之晶格排列不完全之部分捕捉而聚集之空隙，即為克肯達耳孔洞。所以，克肯達耳孔洞的產生與雜質的增加並非無關。

克肯達耳孔洞，一般認為其於室溫不容易產生，但因鍍錫後之80～150℃左右之熱處理、防焊劑、密封樹脂等之處理步驟之150～160℃左右之熱處理，而以上述機制進行擴散，而產生克肯達耳孔洞。該等熱處理於配線基板之製造步驟上為不可欠缺，只要存在有界面不連續部分，此問題即無法避免。

實際上，產生克肯達耳孔洞之部位，亦即不連續之鍍敷界面，與被連續鍍敷之部分相比，會觀察到微小結晶粒之存在、一般認為起因於鍍敷之際之添加劑之C、O、S、Cl及H之濃度高等之現象，而證明上述之克肯達耳孔洞產生機制。又，於銅層之連續鍍敷部，如後述，幾乎未確認到克肯達耳孔洞的發生。

銅之電路層與鍍錫層之間之剝離或錫層之裂痕產生，不僅受到克肯達耳孔洞，亦受到銅之電路層整體之雜質之增加與濃縮很大的影響。於被均勻地鍍銅的部分，幾乎未確認到雜質。然而，如上述之反覆多次之鍍銅，每增加鍍銅層，其之層間即出現界面部，而於該界面部，推測起因於添加劑之C、O、S、Cl及H會成為雜質而濃縮。

以往之迂迴曲折式之連續鍍銅步驟，途中鍍敷層會暴露於大氣中數次(通常為10次以上)，故形成例如10層以上之鍍銅層，於其之間會產生界面部，於該界面部分，空氣中之氧會吸附於鍍敷層，而更增加。

因此，極力減少鍍銅層界面，將使得成為鍍銅界面層之脆弱部的減少、以及鍍銅層整體之雜質的減少成為可能。因此，可更有效地抑制銅之電路層與鍍錫層之間之剝離或錫層之破裂。

如上述，當銅層數愈少、即銅層界面愈少，則雜質之濃縮部與克肯達耳孔洞會愈少。伴隨與此，雜質之總量亦有減少的傾向。亦即，於2槽桶式之鍍銅裝置，一但鍍敷面暴露於大氣，而再進行鍍敷時，會形成銅層之界面(不連續層)，且空氣中之氧等氣體成分會進入，故於2槽桶式難以完全地抑制克肯達耳孔洞。

然而，雖然雜質被濃縮、或產生克肯達耳孔洞，但不一定全部會產生錫層之龜裂或剝離，因此於有效率地形成鍍銅層之際，重要的是如何減少雜質之量及克肯達耳孔洞之量。

再者，於上述迂迴曲折式之鍍敷裝置，雜質之濃縮部或克肯達耳孔洞，會隨著其之槽數目或形成之鍍銅層(10層以上)而產生，故可說顯然不佳。

由以上可知，本發明，係提供一種被覆有金屬之聚醯亞胺複合體之製造裝置，其係具備電鍍槽、局部(約一半)浸漬於電鍍槽之鍍敷用桶、環繞裝置(係將被鍍敷之聚醯亞胺膜環繞於鍍敷用桶)、電流供給裝置(係供給電流於聚醯亞胺膜之鍍敷面)、及與桶相對向之1個或複數之陽極之桶式鍍敷裝置，其中，將鍍敷區域分為3～1區域，將銅或銅合金層作成3～1層，並且，提供一種被覆有金屬之聚醯亞胺複合體之製造方法及裝置，其於個別之銅或銅合金層間，使界面數為2～0。

又，於該場合，為了有效率地進行鍍敷，較佳為將區域3與區域4之間之距離(或區域7與區域8之間之距離)：L調整為陽極與被鍍敷體之距離：d的2倍以下、更佳為1/2以下。

藉由以上，可儘可能減少鍍錫之銅層與錫層之不連續界面，而抑制雜質之進入及濃縮化、進而抑制其所導致之克肯達耳孔洞的產生，而本發明，特別以抑制其之根本原因之進入銅之雜質的減低與濃縮為目的。

又，以極力減少銅或銅合金電鍍之槽為佳。其原因如上述，因為會產生不可避免之不連續界面之故。因此，提供以1～2槽進行之較佳條件。

實施例

接著，根據實施例及比較例進行說明。又，本實施例係僅為一例，並不僅限於該例。亦即，包含本發明所含之其他樣態或變形。

(實施例1)

使用於聚醯亞胺膜之材料，並無特別限制。例如，已上市之產品有宇部興產製Upilex、DuPont-Toray製Kapton、Kaneka公司製Apical等，任一聚醯亞胺膜皆可適用於本發明。本發明並不限定於該等特定之品種。於本實施例及比較例，係使用宇部興產製Upilex-SGA作為聚醯亞胺膜。

首先，於最初將聚醯亞胺膜安裝於真空裝置內進行真空排氣後，以電漿進行聚醯亞胺膜之表面改質處理。

接著，於上述經電漿處理之聚醯亞胺膜表面，藉由濺鍍形成25nm之保護塗層(Ni-20wt%Cr)。接著，以濺鍍形成300nm之金屬晶種層(銅層)。其亦可藉由無電鍍形成，但於本實施例則係以濺鍍實施。

再者，於上述之金屬晶種層表面，使用圖1所示之桶型2槽式電鍍裝置，使用硫酸銅鍍敷槽進行電鍍，藉此形成銅所構成之金屬導體層(合計厚度約8μm)，以製作二層可撓性積層體。於該場合，為了減少區域數，於A室，將區域3與區域4之陽極電氣連接，並使區域3與區域4之間之距離：L，調整為陽極與被鍍敷體之距離：d之約1/2左右，以形成鍍銅層。

銅層之形成結果，係如上述，於A室之區域1與區域2，僅形成些微之鍍敷層。又，於B室，於區域5與區域6亦未形成鍍敷層。銅層主要係形成於區域3＋區域4、區域7、區域8。其結果示於表1。

如表1所示，於區域3＋區域4形成3.90μm、於區域7形成2.07μm、於區域8形成2.20μm之鍍銅層。另外，於區域1為0.05μm、於區域2為0.27μm、於區域5與區域6為0μm。

如此所得之銅層之截面係示於圖2。該銅層之截面，係浸漬於NH₃ ：29%、H₂ O₂ ：1%水溶液15秒以化學研磨者。

於區域3＋區域4係成為約2個區域程度之厚度，於其他之區域7、區域8所形成之銅層之厚度，並沒有很大的差異，可知形成均一之層。

於A室與B室間、亦即區域3＋區域4與區域7間，僅為一般之鍍敷界面，未觀察到特別醒目之界面層。

接著，蝕刻該銅層以形成電路，再於該銅電路之上，浸漬於日鑛金屬製AT-501之鍍錫槽50℃-3分鐘，形成約0.3μm之鍍錫層。該鍍錫後，退火120℃×12小時，觀察其之截面。該截面，同樣地浸漬於NH₃ ：29%、H₂ O₂ ：1%水溶液15秒以化學研磨。該結果係示於圖3。

如該圖3所示，於各層(3層)之界面部(2個)，確認到微小之克肯達耳孔洞。於銅層之正上方無克肯達耳孔洞。與以往之10階段銅層所產生之多量(至少產生於10層之界面)克肯達耳孔洞相比，可知其非常優異。

此處，進行D-SIMS分析以觀察克肯達耳孔洞產生部位之銅界面部，可知添加劑成分之C、O、S、Cl及H被濃縮。其結果示於圖12。

該雜質之濃縮部之波峰，於本實施例1觀察到2個。由圖10可知，上述雜質之存在部位與克肯達耳孔洞產生部位一致，得知其促使克肯達耳孔洞產生。

於含界面部之銅層，各雜質之總量亦減少，可確認出雜質含量之減低與克肯達耳孔洞產生之減少有關聯。

由以上可知，銅層之界面部之雜質的減低，使得克肯達耳孔洞之產生減少，其結果，可有效抑制由銅層與鍍錫之界面之剝離，具有提高密合力之重要功能。

(實施例2)

接著，與實施例1同樣地，使用圖1所示之桶型2槽式電鍍裝置，為了減少區域數，於A室，將區域3與區域4電氣連接，並使區域3與區域4之間之距離：L，調整為陽極與被鍍敷體之距離：d之約1/2左右，於B室，將區域7與區域8電氣連接，並使區域7與區域8之間之距離：L，調整為陽極與被鍍敷體之距離：d之約1/2左右，以形成鍍銅層。

銅層之形成結果，係如上述，於A室之區域1與區域2，僅形成些微之鍍敷層。又，於B室，於區域5與區域6亦未形成鍍敷層。其係與實施例1相同。

以上之結果，銅層主要係形成於區域3＋區域4、區域7＋區域8。其結果係示於表2。如表2所示，於區域3＋區域4形成3.90μm、於區域7＋區域8形成4.27μm之鍍銅層。

另外，於區域1為0.05μm、於區域2為0.27μm、於區域5與區域6為0μm。

如此所得之銅層之截面係示於圖4。該銅層之截面，係浸漬於NH₃ ：29%、H₂ O₂ ：1%水溶液15秒以化學研磨者。

於區域3＋區域4係成為約2個區域程度之厚度，於其他之區域7＋區域8亦成為約2個區域程度之厚度，該等銅層之厚度，並沒有很大的差異，可知形成均一之層。於A室與B室間、亦即區域3＋4與區域7＋8間，僅為一般之鍍敷界面，未觀察到特別醒目之界面層。

接著，蝕刻該銅層以形成電路，再於該銅電路之上，浸漬於日鑛金屬製AT-501之鍍錫槽50℃-3分鐘，形成約0.3μm之鍍錫層。該鍍錫後，退火120℃×12小時，觀察其之截面。該截面，同樣地浸漬於NH₃ ：29%、H₂ O₂ ：1%水溶液15秒以化學研磨。該結果係示於圖5。

如該圖5所示，於各層(2層)之界面部(1個)與下層(與金屬晶種層之界面部)，確認到1個微小之克肯達耳孔洞。於銅層之正上方無克肯達耳孔洞。

與以往之10階段銅層所產生之多量(至少產生於10層之界面)克肯達耳孔洞相比，可知其非常優異。又，與實施例1相比，可知減少鍍銅層之不連續層，而更減少了克肯達耳孔洞數。

與實施例1同樣地，進行D-SIMS分析以觀察克肯達耳孔洞產生部位之銅界面部，其結果可知添加劑成分之C、O、S、Cl及H被濃縮。其結果示於圖13。該雜質之濃縮部之波峰，於本實施例2觀察到1個。由圖13可知，上述雜質之存在部位與克肯達耳孔洞產生部位一致，得知其促使克肯達耳孔洞產生。

於含界面部之銅層，各雜質之總量亦減少，可確認出雜質含量之減低與克肯達耳孔洞產生之減少有關聯。

由以上可知，銅層之界面部之雜質的減低，使克肯達耳孔洞之產生減少，其結果，可有效抑制由銅層與鍍錫之界面之剝離，具有提高密合力之重要功能。

(實施例3)

接著，除了實施例2之鍍敷條件之外，關閉區域1與區域2之電流來形成鍍銅層。為了關閉區域1與區域2之電流，區域1與區域2，係設置以相同形狀之絕緣物質所製作之偽陽極取代一般之陽極。

銅層之形成結果，於A室之區域1與區域2，未形成鍍敷層。又，同樣地於B室，於區域5與區域6亦未形成鍍敷層。

以上之結果，銅層係於區域3＋區域4、區域7＋區域8形成。其結果係示於表3。如表3所示，於區域3＋區域4形成4.25μm、於區域7＋區域8形成4.25μm之鍍銅層。

另外，於區域1與區域2為0μm、於區域5與區域6為0μm。

如此所得之銅層之截面係示於圖6。該銅層之截面，係浸漬於NH₃ ：29%、H₂ O₂ ：1%水溶液15秒以化學研磨者。

於區域3＋區域4係成為約2個區域程度之厚度，於其他之區域7＋區域8亦成為約2個區域程度之厚度，該等銅層之厚度，並沒有很大的差異，可知形成均一之層。

於A室與B室間、亦即區域3＋4與區域7＋8間，僅為一般之鍍敷界面，未觀察到特別醒目之界面層。

接著，蝕刻該銅層以形成電路，再於該銅電路之上，浸漬於日鑛金屬製AT-501之鍍錫槽50℃-3分鐘，形成約0.3μm之鍍錫層。該鍍錫後，退火120℃×12小時，觀察其之截面。該截面，同樣地浸漬於NH₃ ：29%、H₂ O₂ ：1%水溶液15秒以化學研磨。該結果係示於圖7。

如該圖7所示，於各層(2層)之界面部、及下層(與金屬晶種層之界面部)與銅層之正上方之任一位置皆未觀察到克肯達耳孔洞。與以往之10階段銅層所產生之多量(至少產生於10層之界面)克肯達耳孔洞相比，可知其非常優異。又，與實施例2相比，可知減少鍍銅層之不連續層，而更減少了克肯達耳孔洞數。

與實施例1同樣地，進行D-SIMS分析以觀察銅界面部。其結果示於圖14。該雜質之濃縮部之波峰，於本實施例3僅於中央部觀察到些微。而於含界面部之銅層，雜質量減少，可確出認雜質含量之減低與克肯達耳孔洞產生之減少有關聯。

由以上可知，銅層之界面部之雜質的減低，使克肯達耳孔洞之產生減少，其結果，可有效抑制由銅層與鍍錫之界面之剝離，具有提高密合力之重要功能。

(實施例4)

接著，使用桶型1槽式電鍍裝置，為了減少區域數，僅以1室，且僅以1區域形成鍍銅層。亦即，銅層僅為1層。

以上之結果，銅層係以1區域形成。將該結果示於表4。如該表4所示，以1區域形成8.50μm之鍍銅層。

如此所得之銅層之截面係示於圖8。該銅層之截面，係浸漬於NH₃ ：29%、H₂ O₂ ：1%水溶液15秒以化學研磨者。

接著，蝕刻該銅層以形成電路，再於該銅電路之上，浸漬於日鑛金屬製AT-501之鍍錫槽50℃-3分鐘，形成約0.3μm之鍍錫層。該鍍錫後，退火125℃×10.5小時，觀察其之截面。該截面，同樣地浸漬於NH₃ ：29%、H₂ O₂ ：1%水溶液15秒以化學研磨。該結果係示於圖9。

如該圖9所示，僅於下層(與金屬晶種層之界面部)，確認到1個微小之克肯達耳孔洞，於銅層之正上方亦無克肯達耳孔洞。與以往之10階段銅層所產生之多量(至少產生於10層之界面)克肯達耳孔洞相比，可知其非常優異。又，與實施例1相比，可知減少鍍銅層之不連續層，而更減少了克肯達耳孔洞數。

與實施例1同樣地，進行D-SIMS分析以觀察克肯達耳孔洞產生部位之銅界面部。其結果示於圖15。該雜質之濃縮部之波峰，於本實施例4並未觀察到。而於含界面部之銅層，雜質量減少，可確認出雜質含量之減低與克肯達耳孔洞產生之減少有關聯。

由以上可知，銅層之界面部之雜質的減低，使克肯達耳孔洞之產生減少，其結果，可有效抑制由銅層與鍍錫之界面之剝離，具有提高密合力之重要功能。

(比較例1)

接著，關於將聚醯亞胺膜連續地導入以往之10個鍍銅槽，於聚醯亞胺膜表面形成迂迴曲折式之10階段之銅層的情形，與實施例1同樣地，顯示調查克肯達耳孔洞的結果。於該場合，一階段之平均厚度為約0.5μm，而作成10階段之銅層約形成50μm之銅層。

如此所得之銅層之截面係示於圖10。該銅層之截面，係浸漬於NH₃ ：29%、H₂ O₂ ：1%水溶液15秒以化學研磨者。其他條件係與實施例1相同。

接著，蝕刻該銅層以形成電路，再於該銅電路之上，浸漬於日鑛金屬製AT-501之鍍錫槽50℃-3分鐘，形成約0.3μm之鍍錫層。該鍍錫後，退火125℃×10.5小時，觀察其之截面。該截面，同樣地浸漬於NH₃ ：29%、H₂ O₂ ：1%水溶液15秒以化學研磨。該結果係示於圖11。

如該圖11所示，於銅箔之上層面及各銅層之界面，確認到多數微小之克肯達耳孔洞。

如此，於10階段之銅層所產生多量之(至少產生於10層之界面)克肯達耳孔洞，顯著較多，而於銅層與錫層之間產生剝離。

與實施例1同樣地，進行D-SIMS分析以觀察克肯達耳孔洞產生部位之銅界面部。其結果，於10階段以上之銅層間，添加劑成分之C、O、S、Cl及H被濃縮。其結果示於圖16。

該雜質之濃縮部之波峰，由圖16可知，上述雜質之存在部位與克肯達耳孔洞產生部位一致，得知其係克肯達耳孔洞之產生顯著增加之原因。

於含界面部之銅層，各雜質之總量亦顯著增加，於銅層之界面部之雜質的增加，可知係使克肯達耳孔洞之產生增加、且使銅層整體之雜質含量增加的原因，其結果，可知其成為由銅層與鍍錫之界面剝離、使密合力降低之原因。

產業上之可利用性

本發明之被覆有金屬之聚醯亞胺複合體、該複合體之製造方法及該複合體之製造裝置，可防止無接著劑可撓性積層體(特別是二層可撓性積層體)之剝離、特別是可有效抑制由銅層與鍍錫之界面的剝離，而具有可提高密合力之優異效果，故適用於作為可撓性印刷基板、TAB、COF等電子零件之構裝材料使用之無接著劑可撓性積層體。

圖1，係桶型式之2槽式電鍍裝置之概略說明圖。

圖2，係實施例1所示之具備3層銅層之聚醯亞胺層上之銅箔截面之顯微鏡照片。

圖3，係將實施例1之3階段鍍銅層蝕刻以形成電路，接著於該銅電路上形成鍍錫層，再於該鍍錫後進行退火，觀察其之截面所顯示之界面之截面之顯微鏡照片。

圖4，係實施例2所示之具備2層銅層之聚醯亞胺層上之銅箔截面之顯微鏡照片。

圖5，係將實施例2之2階段鍍銅層蝕刻以形成電路，接著於該銅電路上形成鍍錫層，再於該鍍錫後進行退火，觀察其之截面所顯示之界面之截面之顯微鏡照片。

圖6，係實施例3所示之具備1層銅層之聚醯亞胺層上之銅箔截面之顯微鏡照片。

圖7，係將實施例3之2階段鍍銅層蝕刻以形成電路，接著於該銅電路上形成鍍錫層，再於該鍍錫後進行退火，觀察其之截面所顯示之界面之截面之顯微鏡照片。

圖8，係實施例4所示之具備1層銅層之聚醯亞胺層上之銅箔截面之顯微鏡照片。

圖9，係將實施例4之1階段鍍銅層蝕刻以形成電路，接著於該銅電路上形成鍍錫層，再於該鍍錫後進行退火，觀察其之截面所顯示之界面之截面之顯微鏡照片。

圖10，係顯示比較例1所示之10階段之銅層界面層之顯微鏡照片。

圖11，係將比較例1所示之10階段鍍銅層蝕刻以形成電路，接著於該銅電路上形成鍍錫層，將該鍍錫層進行後退火，觀察其之截面所顯示之界面之截面之顯微鏡照片。

圖12，係顯示實施例1所示之具備3層銅層(界面部2)之聚醯亞胺層上之銅層之以D-SIMS之雜質分析結果之圖。

圖13，係顯示實施例2所示之具備2層銅層(界面部1)之聚醯亞胺層上之銅層之以D-SIMS之雜質分析結果之圖。

圖14，係顯示實施例3所示之具備2層銅層(界面部1)之聚醯亞胺層上之銅層之以D-SIMS之雜質分析結果之圖。

圖15，係顯示實施例4所示之具備銅層(界面部0)之聚醯亞胺層上之銅層之以D-SIMS之雜質分析結果之圖。

圖16，係顯示比較例1所示之具備10層以上銅層(界面部10以上)之聚醯亞胺層上之銅層之以D-SIMS之雜質分析結果之圖。

Claims (9)

1. 一種被覆有金屬之聚醯亞胺複合體，其具有於聚醯亞胺膜表面以無電鍍或乾式法形成之防護塗層及金屬晶種層、與進一步於其上以電鍍所形成之銅或銅合金層，其中：該銅或銅合金鍍層，係具備3層~1層之銅或銅合金層；當該銅或銅合金層為3層~2層時，於該銅或銅合金層之界面具有雜質之濃縮部；當銅或銅合金層為1層時，不具雜質之濃縮部。
2. 如申請專利範圍第1項之被覆有金屬之聚醯亞胺複合體，其中，該防護塗層，係由鎳、鉻、鈷、鎳合金、鉻合金、鈷合金之任一者所構成，該金屬晶種層，係銅或銅合金。
3. 一種被覆有金屬之聚醯亞胺複合體之製造方法，其係於聚醯亞胺膜表面以無電鍍或乾式法形成防護塗層及金屬晶種層後，再於其上藉電鍍形成3~1層之銅或銅合金層，其中：當該銅或銅合金層為3層~2層時，於該銅或銅合金層之界面具有雜質之濃縮部；當銅或銅合金層為1層時，於該銅或銅合金層之界面不具雜質之濃縮部。
4. 如申請專利範圍第3項之被覆有金屬之聚醯亞胺複合體之製造方法，其係於聚醯亞胺膜表面以無電鍍或乾式法形成防護塗層及金屬晶種層後，將形成有該防護塗層及金屬晶種層之聚醯亞胺膜環繞於鍍敷用桶以進行電鍍之 際，將電鍍區域分為1~4區域，來形成銅或銅合金之電鍍層。
5. 如申請專利範圍第3或4項之被覆有金屬之聚醯亞胺複合體之製造方法，其係以1~2槽進行電鍍。
6. 一種電子電路基板之製造方法，係使用申請專利範圍第1或2項之被覆有金屬之聚醯亞胺複合體，以蝕刻形成銅或銅合金之電路後，於該銅或銅合金之電路施以鍍錫。
7. 如申請專利範圍第3項之被覆有金屬之聚醯亞胺複合體之製造方法，其係於聚醯亞胺膜表面以無電鍍或乾式法形成防護塗層及金屬晶種層後，將形成有該防護塗層及金屬晶種層之聚醯亞胺膜環繞於鍍敷用桶以進行電鍍之際，以自該聚醯亞胺膜之搬入方向朝搬出方向依序將電鍍區域設為第1~第4區域之4個鍍敷區域，且第3區域與第4區域電氣連接，而形成該銅或銅合金之電鍍層。
8. 如申請專利範圍第7項之被覆有金屬之聚醯亞胺複合體之製造方法，其包含於將配置於該第3區域之陽極與配置於該第4區域之陽極之間的距離設為L，該聚醯亞胺膜與該陽極間之距離設為d之情形時，使用L為d之1/2以下之電鍍槽，而使該銅或銅合金層形成之步驟。
9. 如申請專利範圍第3、7、8項中任一項之被覆有金屬之聚醯亞胺複合體之製造方法，其包含形成鍍敷厚度為2.07~8.50μm之該銅或銅合金層之步驟。