TWI435444B - 以奈米配線為基礎的被動式像素影像感測器 - Google Patents

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Description

以奈米配線為基礎的被動式像素影像感測器
實施例係關於奈米配線裝置，更特定言之係關於奈米配線結構影像感測器。
用互補金氧半導體(CMOS)所實施之影像感測器係已知且廣泛用於曾經為CCD圖像裝置所支配之許多應用中。由於市場上對高解析度圖像裝置之需求的增加，已持續地努力藉由採用CMOS製程之新進步所允許之較小幾何形製程而將CMOS圖像裝置之像素大小按比例縮小。典型CMOS主動式像素感測器(APS)包括一三電晶體(3-T)像素或一四電晶體(4-T)像素。歸因於作為讀出電路元件而非偵測元件之電晶體之面積，像素之偵測面積通常小於物理像素尺寸。光電偵測器面積與像素面積的百分比比率係稱作光學充填因數。未使用一微透鏡之一小像素APS之一典型充填因數為大約30%。雖然CMOS APS具有許多超過CCD之優點，但是其性能極大地受限於低充填因數。
但是，被動式像素具有擁有一較高充填因數之優點，因為其等包括較少非偵測組件。
目前大多數CMOS圖像裝置使用微透鏡，微透鏡需要額外製程以藉由將光束聚焦在光電偵測器上而提高充填因數。然而，隨著像素大小縮小超過2微米×2微米，藉由使用微透鏡而取得的充填因數的提高變得非常小。因此，像素大小的縮小導致光學充填因數的減小及低的量子效率(QE)。
除充填因數問題以外，光在向下到達光電偵測器之表面前須穿透多個厚的介電層。在介於層之間之各介面上，光歸因於折射率變化而被反射。此外，光能在此等厚層傳輸期間被損耗。此光傳輸損耗與層的數量及層的厚度成比例。多個介電層係歸因於CMOS製造要求而形成。通常，現代CMOS製程採用5至6個金屬層用於影像感測器製造。由於各介電層加上金屬層之厚度大約為1.0微米，故此導致5微米至6微米厚之介電層之沈積。在光電偵測器上方不存在金屬層之處充填介電層以使各堆疊層平坦化。
因此，歸因於傳輸損耗的光能損耗變得明顯。此外，存在歸因於厚的介電層的另一嚴重問題。當一像素間距小至2.0微米或甚至更小時，光電偵測器寬度可為1微米或更小。隨後，堆疊高度與光電偵測器上方之金屬層之開口窗之大小之縱橫比高於6。在此情況中，當光以除垂直於成像平面之外的角度入射時，一光束很容易被金屬覆層阻擋。若採用一微透鏡，縱橫比變得更高且導致更嚴重的光陰影效應。隨著像素大小變得更小，光陰影變得更嚴重。因此，像素信號嚴重減弱，導致不可接受的訊雜比(SNR)。
困擾影像感測器之另一問題係串擾。串擾係在一傳輸系統之一像素或通道中所傳輸之一信號在另一像素或通道中產生一不需要之效應之一現象。對於光學感測器，存在至少兩種類型之串擾：(1)光串擾，(2)電串擾。當各像素未光隔離時發生光串擾。由於當光以一成角度方向入射時或當光被金屬層或介電層介面反射時光屏蔽金屬層僅阻擋從垂直方向入射之光，因此像素中之散射光可以容易地穿過透明介電層進入一相鄰像素。此效應稱作導光效應。當像素大小接近光之波長時亦發生光串擾。繞射導致到達鄰近光電二極體而非所要光電二極體之光之數量急劇增加。當光子所產生之電子穿過矽基板進入鄰近像素時發生電串擾。
因此，存在藉由引入新型像素架構而克服此等問題之強烈需要。新架構較佳須保持CMOS相容性以方便製造。
近來，一種奈米級技術已出現且開創了以CMOS技術中不可行之方式設計新穎結構及組合材料之一新的可能性。因此，藉由採用奈米級技術，特定言之奈米配線而具有小像素以及良好的光學充填因數、低光串擾及高QE係有利。
藉由在一半導體基板上所形成之影像感測器之一被動式像素或被動式像素陣列中實施一奈米配線結構光電偵測器而達成許多技術進步。此像素方法提供一種具有小像素大小、高光學充填因數、低光學串擾及高QE之影像感測器。
根據本發明，像素包括一直立奈米配線結構光電偵測器及形成在半導體基板中之一開關電晶體。奈米配線係一種從基板伸出且適合於從上方進行光子吸收之一非常窄及長的圓柱形半導體元件。
根據本發明，奈米配線結構光電偵測器係用一輕度摻雜之n型或p型半導體所形成，該輕度摻雜之n型或p型半導體係塗佈有一絕緣層及一導體層，發揮一垂直光閘極之作用。
根據其他實施例，奈米配線結構光電偵測器係形成為許多變化之光電二極體，包含一軸向p-n或p-i-n二極體、一同軸p-n或p-i-n二極體。在各情況中，一通路電晶體係形成在半導體基板中。
根據另一實施例，一轉移閘極(TX)或一開關電晶體係形成在奈米配線結構光電偵測器之同一主體上。此外，光電偵測器加上開關電晶體之總佔用面積大小與像素大小相同。因此，可將本實施例之一像素製作得非常小。
根據其他實施例，奈米配線結構光電偵測器係形成為許多變化之光電二極體，包含一軸向p-n或p-i-n二極體、一同軸p-n或p-i-n二極體。在各情況中，一轉移閘極(TX)係位於奈米配線結構光電偵測器之同一主體上。
在另一態樣中，裝置係經組態以偵測大小約為500奈米或更小之物體。在另一實施例中，裝置係經組態以偵測大小約為100奈米或更小之物體。在另一態樣中，奈米配線包括矽。在另一態樣中，介於奈米配線之間的間隔被充填SiO2 。在另一態樣中，介於奈米配線之間之間隔被充填空氣或真空。在另一態樣中，像素陣列係配置為一便士圓形圖案。在另一態樣中，像素陣列圖案包括等邊三角形。在另一態樣中，主動式奈米配線光電二極體包括一p-i-n接面。在另一態樣中，奈米配線光電二極體包括一周邊電路元件。在另一態樣中，裝置進一步包括一光學成像系統。
在另一態樣中，裝置進一步包括一垂直光閘極及具有低於奈米配線之折射率之折射率之介電材料，該介電材料係圍繞奈米配線沈積以在垂直光閘極與奈米配線之間形成一電容器。在另一態樣中，垂直光閘極係經組態以控制奈米配線中的電位，形成垂直方向及水平方向之一電位梯度。在一態樣中，各像素包括一淺溝渠隔離區域，該淺溝渠隔離區域係經組態以使像素彼此電隔離。在一態樣中，各像素進一步包括一銦錫氧化物(ITO)層且其中一偏壓電壓係透過ITO層施加至像素。
在一態樣中，像素包括基板中之一垂直PIN奈米配線結構及一光電二極體。在一態樣中，該垂直p-i-n奈米配線結構包括一純質奈米配線核心、該純質奈米配線核心頂部之一p+層及該純質奈米配線核心下方之基板中之一n-區。在一態樣中，像素係經組態使得施加至像素之一負偏壓使奈米配線中的電荷空乏並在奈米配線中產生將電荷掃至基板之一電位梯度。在一態樣中，奈米配線係進一步塗佈有一材料，該材料係經組態以沿著奈米配線向下引導光並減少像素之間之光串擾。
在一態樣中，垂直p-i-n奈米配線結構包括由一純質層所圍繞之一n-核心，該純質層係被一p+層所圍繞。在一態樣中，像素係經組態使得基板係電接地，且施加至像素之一負偏壓可使奈米配線及基板中之電荷空乏。在一態樣中，奈米配線係用兩個電場組件組態，一電場組件係朝向奈米配線之一中心引導且另一電場組件係朝向基板引導。在一態樣中，奈米配線中的電荷朝向奈米配線之中心移動且隨後朝向基板移動。
在一態樣中，各像素包括一垂直光閘極及放置在奈米配線光電二極體上之一開關。在一態樣中，像素陣列係組態為列及行且基板包括經組態以連接奈米配線成行之一n+層。在一態樣中，基板中之n+層係組態為一信號線。在一態樣中，像素係經組態使得當開關關閉時在開關下方形成一電位障，使得奈米配線中由光子所產生之電荷可積累。在一態樣中，奈米配線係與基板電隔離但未與基板光隔離。在一態樣中，當開關開啟時，奈米配線中的電荷流至基板。
在一態樣中，像素包括一垂直p-i-n奈米配線結構及一奈米配線開關。在一態樣中，該垂直p-i-n奈米配線結構包括一純質奈米配線核心、該純質奈米配線核心頂部之一p+層及奈米配線下方之基板中之一n+區，該基板具有p摻雜。在一態樣中，奈米配線包括介於該開關與該純質奈米配線核心之間之一n-層。在一態樣中，該n+層具有帶一孔之一實質環形形狀，該孔係經組態以提供從純質奈米配線至p摻雜基板之間之一電路徑。在一態樣中，該n+區具有一實質長方形形狀。在一態樣中，該垂直p-i-n奈米配線結構包括由一純質層所圍繞之一n-核心，該純質層係由一p+層所圍繞。
在一態樣中，該垂直p-i-n奈米配線結構包括一純質奈米配線核心、該純質奈米配線核心頂部之一p+層及奈米配線下方之一n+區，其中該n+區係位於基板上之一絕緣層上之一金屬帶上。在一態樣中，該n+區與該金屬帶具有一歐姆接觸。在一態樣中，基板包括矽、一III-V半導體及II-VI半導體、或塑膠。在一態樣中，像素不包括基板中之一光電二極體。在一態樣中，該垂直p-i-n奈米配線結構包括由一純質層所圍繞之一n-核心，該純質層係由一p+層所圍繞，該垂直PIN結構進一步包括奈米配線下方之一n+區，其中該n+區係位於基板上之一絕緣層上之一金屬帶上。在一態樣中，基板包括矽、一III-V半導體及II-VI半導體、或塑膠。
另一實施例係關於一種成像方法，其包括獲得包括一像素陣列之一奈米配線感測器陣列，該等像素包括一主動式奈米配線光電二極體及一基板；放置一物體與該奈米配線感測器陣列接觸；將該物體及感測器暴露至電磁輻射；及偵測該物體之一影像。在一態樣中，該奈米配線感測器包括至少一光源。
在本文所揭示之實施例中，核心較佳包括一奈米配線波導。該奈米配線元件較佳係組態為一光電二極體、一電荷儲存電容器或其等之組合。更佳言之，該核心包括一波導，該波導包括一半導體材料。裝置可進一步包括該核心中圍繞該波導之一鈍化層。裝置可進一步包括該核心中圍繞該波導之一金屬層。裝置可進一步包括圍繞該鈍化層之一金屬層。裝置較佳不包括彩色濾光器或IR濾光器。奈米配線光導管可為圓形、非圓形或圓錐形。若裝置具有一核心及包覆，則較佳該核心具有一核心折射率(n1 )且該包覆具有一包覆折射率(n2 )，其中n1 >n2 或n1 =n2 。
在一些實施例中，裝置可進一步包括至少一對金屬接點，該等金屬接點之至少一者係接觸至奈米配線波導。奈米配線較佳係經組態以透過核心及包覆按一所選擇之波長分離入射至該奈米配線波導之一電磁輻射光束之波長，而無需一彩色濾光器或IR濾光器。在一實施例中，該奈米配線波導係經組態以轉化透過該波導傳輸之電磁輻射之能量並產生電子電洞對。在一實施例中，該波導包括一p-i-n接面，該p-i-n接面係經組態以偵測在該波導中所產生之光電荷。
在一些實施例中，裝置可進一步包括奈米配線波導上方之一透鏡結構或一光學耦合器，其中該光學耦合器係可操作地耦合至奈米配線。該光學耦合器較佳包括一彎曲表面以將電磁輻射透過通道傳送至該奈米配線內。
在一些實施例中，裝置可進一步包括圍繞奈米配線波導之一堆疊，該堆疊包括嵌入介電層中之金屬層，其中該等介電層具有比包覆低之一折射率。該堆疊之一表面較佳包括一反射表面。
一被動式或主動式奈米配線波導具有一截止波長，該截止波長係波導可傳播之最低頻率。核心之半導體波導之直徑作為波導之截止波長之控制參數。在一些實施例中，奈米配線之截面可為圓形以發揮一圓形波導之功能，該圓形波導之特點為下列參數：(1)核心半徑(Rc )；(2)核心折射率(n1 )；及(3)包覆折射率(n2 )。此等參數通常決定可透過波導傳播之光之波長。一波導具有一截止波長λct 。具有長於該截止波長之波長之入射電磁輻射之部分不會受到核心的限制。因此，發揮截止波長為綠光之一波導之作用之一奈米配線將不傳播藍光穿過核心，且發揮截止波長為紅色之一波導之作用之一奈米配線將不透過核心傳播藍光及綠光。
核心可藉由吸收受限制光及產生電子電洞對而作為一光電二極體。因此，核心中截止波長為綠光之一主動式波導不會傳播藍光但亦吸收受限制之綠光並產生光電荷。
在下文詳細描述中，參考形成本文之一部分之隨附圖式。在圖式中，類似符號通常表示類似組件，除非上下文中另有規定。詳細描述、圖式及申請專利範圍中所描述的闡釋性實施例並不意味著限制。可在不脫離本文所提出之標的物之精神或範圍的情況下使用其他實施例並進行其他變更。
下表中總結圖式中所繪示之元件之符號。
術語奈米配線指的是具有奈米量級，舉例而言100奈米或更小之一厚度或直徑及一無限制之長度之一結構。一主動式奈米配線通常能夠將光子轉化為激子。奈米配線可包含金屬材料(例如，Ni、Pt、Au)、半導體材料(例如，Si、InP、GaN等)及絕緣材料(例如，SiO2 、TiO2 )。分子奈米配線係由重複的有機或無機分子單元所構成。奈米配線可展現1000或更大之縱橫比(長寬比)。如此，可將它們稱作一維材料。奈米配線的實例包含無機分子奈米配線(Mo6 S9-x Ix 、Li2 Mo6 Se6 )，其可具有0.9奈米之一直徑且可為數百微米長。其他實例係基於半導體(諸如InP、Si、GaN等)、介電質(例如，SiO2 、TiO2 )或金屬(例如，Ni、Pt)。
一主動式-像素感測器(APS)，通常亦寫作主動式像素感測器，係由含有一像素感測器陣列之一積體電路所組成，各像素含有一光電偵測器及一主動式放大器。一被動式像素感測器為無自帶放大器之一像素感測器。
術語激子指的是電子電洞對。
一主動式元件為具有電控制電子及/或電洞流能力(電控制電或光，或反之亦然)之任何類型之電路組件。無法藉由另一電信號而控制電流之組件稱作被動式元件。電阻器、電容器、電感器、變壓器及甚至二極體皆被視作被動式元件。在本文所揭示之實施例中，主動式元件包含但不限於一主動式奈米配線、一主動式波導、電晶體、矽控制整流器(SCR)、發光二極體及光電二極體。
一波導係設計用於在藉由其物理邊界而決定之一方向上限制並引導所選擇之波長之電磁輻射之一系統或材料。所選擇之波長較佳為波導之直徑之一函數。一主動式波導為具有電控制電子及/或電洞流(電控制電或光，或反之亦然)之能力之一波導。舉例而言，主動式波導之此能力係為何可將主動式波導視為「主動」且在一主動元件類屬範圍內之一原因。
一光導管係用於限制及傳輸射至該光導管上之一電磁輻射之一元件。光導管可包含一核心及一包覆。核心可為一奈米配線。光導管可經組態以透過核心及包覆按一所選擇之波長分離入射至光導管之一電磁輻射光束之波長，其中核心係經組態以作為用於傳輸高至所選擇之波長之波長之一通道及用於偵測透過核心傳輸之波長中高至所選擇之波長之波長一主動式元件。一核心及一包覆通常為光導管之互補組件且係經組態以透過核心及包覆按一經選擇之波長分離入射至光導管之一電磁輻射光束之波長。
一光閘極係在一光電子裝置中所使用之一閘極。通常，光閘極包括一金屬氧化物半導體(MOS)結構。光閘極在光電二極體之積累期間控制光子所產生之電荷之累積並在積累結束時控制電荷之轉移。一光電二極體包括一pn接面，但是可將一光閘極放置在任何類型之半導體材料上。一垂直光閘極為一新結構。通常，光閘極係水平放置在平坦光電二極體裝置上。然而，在一奈米配線裝置中，光閘極可在一垂直方向上形成。即光閘極可定向為直立覆蓋奈米配線之側表面。
一轉移閘極係一像素中所使用之一開關電晶體之一閘極。轉移閘極的作用係將電荷從一裝置之一側轉移到另一側。在一些實施例中，轉移閘極係用於將電荷從光電二極體轉移到感測節點(或浮動擴散區)。一重設閘極係用於重設一裝置之一閘極。在一些實施例中，重設閘極係由一n+區所形成之感測節點。重設指的是恢復至藉由一特定電壓而設定之原始電壓位準。在一些實施例中，重設汲極(RD)之電壓係用作一重設位準之電壓。
一浮動電容器係相對於基板浮動之一電容器。通常，一電容器由兩個電極及其等之間之一絕緣體組成。通常，該等電極兩者係連接至其他裝置或信號線。在一像素中，該等電極之一者通常不可連接至一結構。此未連接的隔離區域形成相對於基板之浮動電容器。換言之，該隔離區域包括浮動之一電極。基板包括通常接地之另一電極。其等之間之一空乏區包括絕緣體。
一源極隨耦器放大器係一共用汲極電晶體放大器。即源極節點追隨與閘極節點相同之相位之一電晶體放大器。電晶體之閘極終端作為輸入，源極係輸出且汲極係(輸入及輸出)兩者共用。一淺層係實體位於基板表面附近之一摻雜層。舉例而言，在離子植入時可藉由使用極低能量而有意形成非常淺之一p+層。一淺層之接面深度通常為0.01微米~0.2微米。相比之下，一深層可深達數微米至數十微米。
一純質半導體(亦稱作一未摻雜半導體或i型半導體)係無任何明顯摻雜劑物種存在之一純淨半導體。
可藉由下列兩種設計之至少一者偵測由此產生之激子：
(1)一核心係由一三層(半導體、絕緣體及金屬)所組成，因此形成一電容器以收集光所致之載子所產生之電荷。製造接點至金屬及半導體以控制及偵測所儲存的電荷。核心可藉由生長一奈米配線並圍繞該奈米配線沈積一絕緣層及一金屬層而形成。
(2)具有在核心配線中誘致一電位梯度之一PIN接面之一核心。該核心中之該PIN接面可藉由在其生長為一PIN接面的同時生長一奈米配線及摻雜奈米配線核心並使用作為任何裝置之部分之各種金屬層在合適點接觸該PIN接面而形成。
光敏元件通常包括一光電二極體，但不限於僅一個光電二極體。通常在使用一合適摻雜劑的同時將該光電二極體摻雜至從約每立方厘米1×1016 個至1×1018 個摻雜劑原子之一濃度。
介電材料包含但不限於(在真空中量測)具有從約4至約20之一介電常數之矽之氧化物、氮化物及氮氧化物。通常亦包含且亦不限於具有從約20至至少約100之一介電常數之更高介電常數閘極介電材料。此等更高介電質常數介電材料可包含但不限於氧化鉿、矽酸鉿、氧化鈦、鈦酸鋇鍶(BST)及鋯鈦酸鉛(PZT)。
含有介電材料之層可使用適於其組成材料之方法而形成。非限制性方法實例包含熱或電漿氧化或氮化方法、化學氣相沈積方法(包含原子層化學氣相沈積方法)及物理氣相沈積方法。
含金屬層可發揮電極之作用。非限制性實例包含特定金屬、金屬合金、金屬矽化物及金屬氮化物，以及經摻雜之多晶矽材料(即具有從每立方厘米約1×1018 個至約1×1022 個摻雜劑原子之一摻雜劑濃度)及多晶金屬矽化物(即經摻雜之多晶矽/金屬矽化物堆疊)材料。可使用數種方法之任一者沈積含金屬層。非限制性實例包含化學氣相沈積方法(亦包含原子層化學氣相沈積方法)及物理氣相沈積方法。含金屬層可包括一經摻雜之多晶矽材料(通常具有1000埃至1500埃之範圍中之一厚度)。
可在互連金屬化層內使用之個別金屬化互連凸塊及金屬化互連層可包括半導體製造業界習知之數種金屬化材料之任一者。非限制性實例包含特定金屬、金屬合金、金屬氮化物及金屬矽化物。最常見的是鋁金屬化材料及銅金屬化材料，如下文更詳細之敘述，其等之任一者通常包含一阻障金屬化材料。金屬化材料之類型可依照在一半導體結構內之大小及位置而變化。較小及下層金屬化特徵通常包括含銅導體材料。較大及上置金屬化特徵通常包括含鋁導體材料。金屬化層通常包括銅金屬化材料及鋁金屬化材料。亦可使用其他金屬及合金。
可使用濕化學蝕刻方法、乾電漿蝕刻方法或其等之組合方法將介電層及金屬化層圖案化。若需要非常小的尺寸，則乾電漿蝕刻方法以及電子束蝕刻通常較佳，只要它們在形成圖案化介電層及金屬化層之系列時提供增強的側壁輪廓控制。可以不同方式改良實施例之光導管之波導性質。波導核心具有一第一有效折射率n1 且圍繞波導之至少一部分之包覆中之材料具有一第二有效折射率n2 ，且藉由確保第一折射率大於第二折射率n1 >n2 ，提供良好的波導性質至光導管。可進一步藉由在波導核心上引入光學主動式包覆層而改良波導性質。奈米配線核心係用作一波導且亦用作一奈米結構PD，該奈米結構PD亦可作為一主動式電容器。根據實施例之奈米結構PD非常適合進行批量生產且所描述之方法可調整規模用於工業之用途。
奈米配線技術提供選擇在習知塊狀層技術中不可行之材料及材料組合之可能性。這可用於根據實施例之奈米結構PD中以提供偵測習知技術中無法達到之精確界定波長區之光之PD。根據實施例之設計允許在奈米配線內包含異質結構以及不同摻雜區域，促進電性質及/或光性質之最佳化。
可以不同方式改良實施例之光導管之波導性質。波導核心具有一第一有效折射率n1 且圍繞波導之至少一部分之一包覆中之材料具有一第二有效折射率n2 且藉由確保第一折射率高於第二折射率n1 >n2 ，提供良好的波導性質至光導管。可進一步藉由在波導核心上引入光學主動式包覆層而改良波導性質。奈米配線核心係用作一波導且亦用作一奈米結構PD，該奈米結構PD亦可作為一主動式電容器。根據實施例之奈米結構PD非常適合進行批量生產且所描述之方法可調整規模用於工業之用途。
根據實施例之一奈米結構PD包括一直立奈米配線。針對此申請案之目的，一直立奈米配線應解釋為以某一角度從基板伸出之一奈米配線，舉例而言，該直立奈米配線係從基板生長出來，較佳為汽液固(VLS)生長之奈米配線。與基板之角度通常為基板及奈米配線中之材料、基板之表面及生長條件之結果。藉由控制此等參數，可產生僅指向一方向(舉例而言垂直方向)或有限組之方向之奈米配線。舉例而言，由來自元素週期表III、V及IV欄之元素所構成之閃鋅礦及鑽石半導體奈米配線及基板，此等奈米配線可生長在[111]方向且隨後生長在任何{111}基板表面之垂直方向。給定為介於垂直於表面與奈米配線之軸方向之間之角度之其他方向包含70,53°{111}、54,73°{100}及35,27°及90°(兩者皆至{110})。因此，奈米配線界定一方向或有限組之方向。
在一實施例中，生長具有經精確界定之直徑之奈米配線之能力係用於使與奈米結構PD所限制及轉化之光之波長相關之奈米配線或至少波導之波導性質最佳化。選擇奈米配線之直徑以有利地與所要光之波長保持一致。奈米配線之尺寸較佳使針對所產生之光之特定波長而最佳化之一均勻光學腔可沿著奈米配線提供。核心奈米配線必須足夠寬以擷取所要之光。經驗法則為直徑必須大於λ/2nw ，其中λ為所要光之波長且nw 為奈米配線之折射率。作為一實例，在一矽奈米配線中，約60奈米之一直徑僅適於限制藍光且80奈米之直徑適於限制藍光及綠光兩者。45奈米之一直徑適於限制UV光。
本文所揭示之實施例之矽奈米配線可按如下方式製作。提供一基板，該基板包括具有二氧化矽表面之矽。可使用表面處理將該表面改質以促進金奈米顆粒之吸附。在此經該改質表面上，可藉由沈積一金層而形成金奈米顆粒，之後移除除金奈米顆粒之所要位置之外的區段上方之金層。金奈米顆粒可經表面處理以提供空間穩定性。換言之，經繫栓、空間穩定的金奈米顆粒可用作奈米配線之進一步合成之晶種，其中金奈米顆粒係吸附至經改質的矽基板上。二苯基矽烷(DPS)分解形成矽原子。矽原子附著至金奈米顆粒且當矽原子在金奈米顆粒中達到飽和時，從金奈米顆粒晶種中結晶出一矽奈米配線。應注意留在背側表面上的金顆粒的厚度及大小決定奈米配線之直徑。
舉例而言，可藉由電漿增強型汽液固生長生長一矽奈米配線。生長矽奈米配線之其他方法可採用汽液固(VLS)生長機制。奈米配線亦可為藉由使用四氯化矽(SiCl4 )作為前驅氣體之VLS生長機制而合成之磊晶生長Si-NW，其需要超過800℃之溫度。在此情況中，氣體鹽酸(反應管中SiCl4 分解之一副產品)可蝕刻Si表面上之氧化層，形成一乾淨的Si晶體表面用於磊晶NW生長。亦可藉由有意地將HCl引入SiH4 /H2 系統而選擇性地生長磊晶矽。可使用Si(111)及Si(100)表面上之SiH4 之鎵/金(Ga/Au)奈米顆粒催化化學氣相沈積(CVD)而達成Si-NW之磊晶生長。
本文所揭示之實施例之矽奈米配線可按如下方式製作。提供一基板，該基板包括具有二氧化矽表面之矽。可使用表面處理將該表面改質以移除一個氧化物層以促進金奈米顆粒或金合金奈米顆粒如AuGa之吸附。在此經改質表面上，一Si基板較佳具有{111}平面(Au係用於在引入SiH4 時形成Si-Au共晶點並生長Si奈米配線)，可藉由沈積一金層而形成金奈米顆粒，之後移除除金奈米顆粒之所要位置之外的區段上方之金層。舉例而言，可藉由電漿增強型汽液固生長而生長矽奈米配線。在一第一步驟中，可藉由一標準電子束微影(EBL)製程或使用預製催化劑膠體之自組裝而在基板之頂部沈積一催化劑顆粒(通常為金或金合金)。亦可使用用於沈積催化劑之其他製程，諸如無電極電鍍。
生長後奈米配線之直徑通常藉由催化劑顆粒之面積而決定。因此，可藉由沈積具有一合適大小之一催化劑顆粒而合成具有一所要直徑之奈米配線。此步驟通常決定奈米配線像素之功能性，因為奈米配線直徑應具有合適之截面面積以允許具有特定波長之光之傳輸且應足夠長以允許光吸收及激子(電子電洞對)的產生。
在可適當條件下從催化劑顆粒生長一單個奈米配線。使用矽作為一實例，舉例而言可在650℃之溫度及200 mTorr之壓力下使用汽液固(VLS)製程在有SiH4 存在的情況下生長一適當奈米配線。低於450℃之溫度適合於CMOS電路及奈米配線合成之整合相容性。許多研究者已能夠在430℃或甚至低於400℃之溫度下藉由使用一些特殊技術，舉例而言使用鋁催化劑或電漿增強型生長合成矽奈米配線。在VLS製程期間，可藉由分別引入B2 H6 、H2 及PH3 摻雜矽奈米配線以產生p+ -i(純質)-n+ 結構。
奈米配線與相應塊狀材料相比具有更高的表面體積比。因此奈米配線之表面狀態在其等之電子性質及光性質中發揮更重要的作用。然而，可在奈米配線合成之後藉由表面鈍化而使奈米配線表面狀態之影響最小化。通常，可用在奈米配線之表面上與矽懸盪結合反應之一單層材料而達成表面鈍化。這在反應後形成穩定結合而達成。鈍化有利地對於奈米配線之物理尺寸幾乎無影響，因為它僅一單層厚。
之後的步驟係關於覆蓋奈米配線之經n或p摻雜之一磊晶層之形成或圍繞奈米配線之介電層之一者或多者之形成。可使用氣相磊晶(VPE)(化學氣相沈積之一改良)生長覆蓋奈米配線之磊晶n或p摻雜層。亦可使用分子束磊晶、液相磊晶(MBE及LPE)及固相磊晶(SPE)。在此等製程之每一者中，可在磊晶層生長製程期間將一摻雜物添加入磊晶生長之層中。
若需要，可藉由化學氣相沈積(CVD)、原子層沈積(ALD)、氧化或硝化而製作圍繞奈米配線之一等形介電質塗層。隨後，可藉由電漿增強型化學氣相沈積、旋塗或濺鍍，視需要使用一初始原子層沈積而在等形介電質塗層上形成經摻雜之玻璃介電層。可藉由化學機械平坦化或其他蝕刻方法回蝕該經沈積之經摻雜玻璃介電層。
圖2係根據一實施例之一被動式像素之一示意圖。根據本實施例之該被動式像素包含一光電二極體及一開關電晶體。當在一光電二極體中吸收光子能時，產生電子及電洞電荷。在電子及電洞中，少數電荷載子係積累在該光電二極體中所形成之電位阱中。少數電荷之累積持續直至一開關電晶體開啟。
開啟轉移閘極使積累的電荷傾流至輸出節點。輸出信號為在一短時間週期內流動之電流形式。該時間週期很短，因為光電二極體中所儲存的電荷量有限。當至輸出節點之電荷轉移完成時，光電二極體中的電位阱變空。即，光電二極體處於一重設狀態。
當開關電晶體關閉時，電荷積累重新開始。電荷係經積累以積聚信號以使信號變大。無積累的情況下，信號通常太小而無法使用。此外，由於像素的讀出操作係週期的而非連續的，故轉移閘極的運作及輸出信號之取樣應同步。
參考圖3可理解同步操作。圖3圖解說明一簡化之被動式像素陣列裝置方塊圖。如所繪示，該被動式像素陣列包括m×n個像素。但是，陣列可包括n列及m行，其中m與n不同。通常，一行中之各像素輸出係連接至一行信號匯流排。在一實施例中，各行信號匯流排係連接至一跨阻抗放大器(TIA)。該TIA將光電流信號轉化為一電壓信號。在一實施例中，一列中之各轉移閘極係連接至藉由一垂直驅動器而驅動之一單個匯流排線。
現說明像素陣列之運作方法。開始時，一轉移閘極驅動器(TGD)啟動Y1使得第一列中之像素群組得以啟用以將第一列中之電荷傾至行信號匯流排。該TIA將電流信號轉化為一電壓信號。當讀出完成時，Y1停用。隨後Y2啟用。此程序重複直至最後一列中之像素群組藉由Yn而啟用。以此方式，在一垂直方向上掃描該m×n像素陣列。在水平方向上，可使用一多工開關陣列(未繪示)掃描該TIA之各輸出。
圖4圖解說明具有一奈米配線及一垂直光閘極之像素之一實施例之一截面圖(a)及俯視圖(b)。在本實施例中，存在兩個光電二極體組件、一奈米配線光電二極體及塊狀或基板光電二極體。光子係被吸收在n-奈米配線及n-塊狀二極體中。但是，本實施例之像素無法分開兩個光電二極體之間之信號。
奈米配線及塊狀光電二極體包括允許在一反向偏壓條件下簡單地空乏之n-摻雜區。可藉由在基板上施加具有一垂直光閘極及一接地偏壓之一負電壓(-V)而建立一反向偏壓條件。n+輸出節點通常為正偏壓。此通常有助於進一步空乏n-區。圍繞奈米配線邊緣之p+區用於抑制積累期間所產生之洩漏電流。洩漏電流通常係由於塊狀光電二極體區域之邊緣及表面附近存在之表面缺陷而產生。
在本實施例中，沈積折射率比奈米配線之核心材料低之一介電材料以在垂直光閘極(VPG)與奈米配線之間形成一電容器。介電層亦有助於將光束朝向塊狀二極體引導。
像素亦包含一淺溝渠隔離(STI)。STI係可用於界定正對於薄閘極氧化物所處之主動區之場區域之標準CMOS製程之一部分。即，STI可用於電隔離像素之組件。作為STI的替代，矽之局部氧化或LOCOS可用於分開像素中的組件。
在本實施例中，一垂直光閘極(VPG)偏壓係透過包括像素之頂部之一銦錫氧化物(ITO)層而施加。VPG提供兩種功能。首先，VPG可用於控制奈米配線中的電位。此使得一電位梯度能夠在垂直方向及水平方向形成於奈米配線中。其次，VPG使得奈米配線及塊狀光電二極體可空乏。
ITO層作為一導電層以供應偏壓電壓至VPG。ITO的沈積製程溫度相對較低(通常200℃~400℃)。低沈積溫度有助於防止損壞基板中已經製造的CMOS裝置。ITO具有一進一步優點，即其光學透明。
圖5圖解說明具有垂直p-i-n奈米配線及一塊狀光電二極體之像素之一實施例。本實施例包含兩個光電二極體組件。奈米配線光電二極體係形成為一垂直p-i-n二極體。其在奈米配線之頂部具有一p+層且在底部(基板中)具有一n-區。奈米配線的其他部分係塗佈有一種介電材料，通常為一種氧化物材料。隨後，所產生的結構可被一金屬或導體材料圍繞使得光可沿著奈米配線向下引導而不產生相鄰奈米配線之間的光學串擾。n-區發揮塊狀二極體之功能。即n-區吸收穿透奈米配線而來的光。
一負偏壓(標注為-V)空乏純質(未摻雜)奈米配線及n-區。此外，一垂直電場係產生在奈米配線中。奈米配線之純質區域中之垂直電場將光子所產生之電荷掃向電位阱所處之n-區。
圖6圖解說明具有一同軸p-i-n奈米配線之像素之一實施例。奈米配線光電二極體係形成為一同軸或同心p-i-n二極體。其在外殼上具有p+且在核心具有n-且具有夾在其等間之一純質層。
一負偏壓(標注為-V)係透過ITO層施加至p+層。p-基板係經接地偏壓(0V)使得純質層、奈米配線之n-區及塊體中的n-區可空乏。n+輸出節點通常為正偏壓。此有助於進一步空乏n-區。
在本實施例中，同軸奈米配線中存在兩個電場組件。一組件為朝向奈米配線中心引導之一電場。另一者係向下引導。即朝向基板。存在兩個電場組件，因為奈米配線之核心中之n-區具有比純質層低之一電阻率。在具有一無限電阻率之一絕緣體極端情況中，最高電場組件可介於兩個電極之間。即朝向本實施例之組態之奈米配線之中心。建立垂直電場組件，即便電位梯度並不陡。這是因為奈米配線很長且基板係接地。
歸因於這兩個電場組件，奈米配線中的電荷傾向於先移入核心中且隨後在核心中移向底部。這通常有利因為奈米配線之表面通常不完美。即通常在奈米配線表面上存在缺陷。若電荷移動接近表面，它們可能因缺陷而經歷誘捕。但是核心中的電荷轉移避免這個問題。
可藉由採用原子層沈積(ALD)或化學氣相沈積(CVD)製程技術進行純質層及p+層的沈積。
圖7圖解說明具有一奈米配線、一垂直光閘極及一奈米配線開關電晶體之像素之一實施例之一截面圖(a)及俯視圖(b)。在此像素結構中，一開關電晶體係形成在奈米配線中。由於光電二極體及開關電晶體兩者係放置在垂直站立之相同奈米配線中，故其佔用面積大小與像素大小相同。因此，根據本實施例之一像素可製作得非常小。
如圖7b所示，本實施例在像素陣列之垂直(行)方向上具有一條紋形式之一n+層。由於n+層具有低電阻率，故可在不使用任何額外金屬線的情況下製作一信號線。這通常簡化本實施例的裝置製造。
當閘極關閉時，在閘極下方形成一電位障使得光子所產生之電荷能夠積累在奈米配線中，而電荷不移入基板中之n+區。當閘極關閉時，奈米配線係與基板電隔離。然而，奈米配線通常未與基板光隔離。因此，光可到達n+區及基板p-sub，在底部(基板)二極體處產生電荷。
但是，無法使用塊狀二極體中所產生的電荷，因為n+區係與按陣列之行接地之像素。因此，在讀出奈米配線信號前，須重設n+區。可藉由位於各行中之TIA之重設操作而達成重設。當閘極打開時，奈米配線中所積累的電荷係傾入n+區，因為電位障可藉由施加一合適偏壓電壓至閘極而移除。隨後TIA將來自像素電荷流的電流信號轉化為一電壓信號。
圖8繪示具有一垂直p-i-n奈米配線光電二極體及一奈米配線開關電晶體之像素之一實施例之一截面圖(a)及俯視圖(b)。奈米配線具有一垂直p-i-n結構，該垂直p-i-n結構在奈米配線的頂部部分上具有一p+層且在底部具有n+及n-層。當閘極關閉時，一電位障形成在閘極下方使得光子所產生之電荷可積累在奈米配線中而不移入奈米配線底部之n+區。在閘極關閉期間，電荷係聚集在閘極上方之n-層中，因為n-層係最低電位(最高電壓)存在的位置。這是因為電荷具有移向電位最低之處之一趨勢。若奈米配線不具備一n-層，則電荷的聚集區無法精確界定。
當閘極開啟時，垂直方向上之一電場使得閘極上方之n-層中所累積之電荷漂移入n+區。這產生一像素輸出電流。
圖8b圖解說明n+層之形狀。圓形形狀之孔之原因係提供從基板p-sub至純質奈米配線之一路徑。這有助於在閘極下方建置一電位障，因為可從基板p-sub供應一反向偏壓。
圖9繪示具有一垂直p-i-n奈米配線光電二極體及一奈米配線開關電晶體之像素之一實施例之一截面圖。除n+區之形狀外，本實施例中所有內容皆與圖8a所繪示之實施例相同。在本實施例中，n+區具有一簡單條紋狀圖案，而無附加的環形圖案。
圖10繪示具有一同軸p-i-n奈米配線光電二極體及一奈米配線開關電晶體之像素之一實施例之一截面圖。奈米配線具有一同軸或同心形狀p-i-n結構。即奈米配線在外殼上具有一p+層且在核心中具有一n-區，一純質層係夾在兩者間。當閘極關閉時，在閘極下方形成一電位障。光子所產生之電荷可積累在奈米配線中而不移入底部的n+區。
當閘極開啟時，垂直方向上之一電場使得閘極上方之n-層中所累積之電荷漂移入n+區。這產生作為一像素輸出之一電流。同軸p-i-n結構有助於改良電荷轉移而不因奈米配線中的表面缺陷而經歷捕獲。這是因為朝向核心引導之電場產生至奈米配線核心之一電荷轉移路徑。
圖11繪示具有一金屬帶狀線上之一垂直p-i-n奈米配線及一奈米配線開關之像素之一實施例之一截面圖。在此結構中，奈米配線係形成在一金屬帶頂部，該金屬帶係放置在經絕緣之基板上。在金屬頂部，具有一<111>定向之一n+材料係沈積或結合以與金屬具有一歐姆接觸。隨後，形成一純質型奈米配線。奈米配線之頂部部分係塗佈有一p+摻雜材料從而可形成一垂直p-i-n二極體。可透過ITO層將一負偏壓電壓施加至p+層。底部金屬帶可透過一TIA而正偏壓。這導致一反向偏壓，使奈米配線空乏。
本實施例之像素運作與圖9所示之結構相同。但是，此結構具有數個超過該實施例之優點。舉例而言，使用本實施例，在選擇基板材料時具有更大自由。即，基板不一定為矽。舉例而言，基板可為一III-V半導體、一II-VI半導體或一塑膠。的確，在本實施例中，基板可為能夠為像素提供機械支撐之任何材料。即因為基板係與像素電隔離，故基板無須具有導電之能力。此外，奈米配線及基板可包括不同材料。舉例而言，基板可包括矽，而奈米配線可包括一III-V材料或II-IV材料。由於不存在塊狀二極體，故若n+層非常薄，則無須重設n+二極體。換言之，即便無一塊狀二極體，金屬頂部上之n+層仍變成一寄生塊狀二極體。若n+層之厚度很小，則n+層中產生的電流非常小。
圖12繪示具有一金屬帶狀線上之一同軸p-i-n奈米配線光電二極體及一奈米配線開關之一被動式像素之一實施例之一截面圖。除本實施例具有一同軸p-i-n奈米配線結構外，本實施例中所有內容皆與圖11所繪示之實施例相同。
圖13圖解說明一感測器陣列之一實施例。圖13圖解說明一便士圓形圖案，其中像素係配置為並排之一交錯圖案。亦可使用配置像素陣列之其他方式。實例包含但不限於六邊形圖案、拜耳圖案及半正則圖案。個別奈米配線感測器較佳位於各像素之中心。藉由將奈米配線感測器放置為一緊密堆積組態，可產生一高密度感測器陣列。
圖14a及14b圖解說明類似於圖4所繪示之實施例之一被動式像素之一實施例，但是在本實施例中，奈米配線係被兩個或兩個以上同心介電層圍繞。在一態樣中，奈米配線缺少一同心金屬層。在另一態樣中，奈米配線係被兩個或兩個以上同心介電層及一同心金屬層圍繞。在本實施例中，該兩個或更多同心介電層執行圖5所示之實施例中之金屬所執行之光引導功能。因此，本實施例之一態樣無一金屬層。
在另一態樣中，兩個或兩個以上同心介電層之連續同心介電層具有隨半徑增加而降低之折射率。即具有較大半徑之同心介電層與具有較小半徑之同心介電層相比具有較低的折射率。在另一態樣中，鄰近同心介電層具有交替的較高及較低的折射率。本申請案所涉及的所有參考之全文以引用的方式併入本文中。
上述詳細描述已經由使用圖式、流程圖及/或實例說明裝置及/或製程之各種實施例。就此等圖式、流程圖及/或實例含有一或多個功能及/或操作而言，業內人士應瞭解此等圖式、流程圖或實例內的各功能及/或操作可藉由寬範圍之硬體、軟體、韌體或實際上其等之任一組合而個別及/或共同地實施。在一實施例中，本文所述之標的物之數個部分可經由專用積體電路(ASIC)、場可程式化閘極陣列(FPGA)、數位信號處理器(DSP)或其他整合格式而實施。但是，熟習此項技術者瞭解本文所揭示之實施例之一些態樣可整體或部分等效地在積體電路中實施、實施為在一或多個電腦運行之一或多個電腦程式(例如，在一或多個電腦系統上運行之一或多個程式)、在一或多個處理器上運行之一或多個程式(例如，在一或多個微處理器上運行之一或多個程式)、韌體或實際上其等之任一組合，且根據本揭示內容，熟習此項技術者能夠設計電路及/或編寫軟體及或韌體的代碼。此外，熟習此項技術者應瞭解本文所述之標的物之機制能夠作為一程式產品以多種形式銷售，且本文所述之標的物之一闡釋性實施例可應用而無論用於實際進行銷售的信號承載媒體之特定類型。一信號承載媒介之實例包含但不限於下列內容：一可記錄型媒體，諸如軟磁碟、一硬磁碟驅動器、一光碟(CD)、一數位視訊光碟(DVD)、一數位磁帶、一電腦記憶體等；及一傳輸型媒體，諸如一數位及/或一類比通信媒體(例如，一光纖纜線、一波導、一有線通信鏈路、一無線通信鏈路等。)。
熟習此項技術者應瞭解在業內以本文所說明的方式描述裝置及/或製程及此後使用工程實務將此等所描述之裝置及/或製程整合入資料處理系統很常見。即本文所述之裝置及/或製程之至少一部分可經由合理數量之實驗而整合入一資料處理系統。熟習此項技術者應瞭解一典型資料處理系統通常包含一系統單元外殼、一視訊顯示裝置、一記憶體諸如揮發性及非揮發性記憶體、處理器諸如微處理器及數位信號處理器、計算實體諸如操作系統、驅動器、圖形使用者介面及應用程式之一者或多者、一或多個互動裝置諸如一觸控墊或觸控屏，及/或包含回饋迴路及控制電動機之控制系統(例如，回饋係用於感測位置及/或速度；控制電動機係用於移動及/或調整組件及/或數量)。一典型資料處理系統可利用任何適當的可購組件諸如通常在資料計算/通信及/或網路計算/通信系統中用到的組件。
本文所述之標的物有時闡釋不同的其他組件內所含有或與其相關之不同組件。應瞭解此等所描繪的架構僅為例示性且實際上可實施達成相同功能性之許多其他架構。從概念角度上看，達成同一功能性之任何組件配置係有效「相關聯」從而達成所要的功能性。因此，本文中任何兩個組件組合以達成一特定功能性可視為彼此「相關聯」從而達成所要功能性，而不管架構或中間組件。同樣地，如此相關聯之任何兩個組件亦可視為「可操作地連接」或「可操作地耦合」至彼此以達成所要的功能性且能夠如此關聯之任何兩個組件亦可視為「可操作地耦合」至彼此以達成所要的功能性。可操作地耦合之特定實例包含但不限於光學耦合以使光學光可舉例而言經由一光導管或光纖、實體互動組件及/或可無線互動及/或無線互動組件及/或邏輯互動及/或可邏輯互動組件而傳輸。
有關本文中實質任何複數及/或單數術語的使用，熟習此項技術者可根據具體情況及/或應用適當地從複數轉化為單數及/或從單數轉化為複數。為簡潔起見，本文可明確說明各種單數/複數組合。
業內人士應瞭解一般而言本文所使用之術語且尤其是隨附申請專利範圍內之術語(例如，隨附申請專利範圍之主體)通常旨在作為「開放」術語(例如，術語「其包含」應解釋為「其包含但不限於」，術語「具有」應解釋為「至少具有」、術語「包含」應解釋為「包含但不限於」等。)業內人士應進一步瞭解若需要特定數量之所介紹之申請專利範圍之標的，則明確在申請專利範圍中詳述此意圖。若無此詳述，則此意圖不存在。舉例而言，為幫助理解，下列隨附申請專利範圍可含有介紹性短語「至少一」及「一或多個」之使用以介紹申請專利範圍之標的。但是此等片語的使用不應解釋為暗示藉由不定冠詞「一」或「一個」介紹一申請專利範圍標的將含有此所介紹之申請專利範圍標的之任何特定申請專利範圍限制為僅含有此一標的之發明，即便當同一申請專利範圍包含介紹性片語「一或多個」或「至少一」及不定冠詞諸如「一」或「一個」(例如，「一」及/或「一個」通常應解釋為意指「至少一」或「一或多個」)；使用用於介紹申請專利範圍標的之定冠詞亦如此。此外，即便明確詳述特定數量之所介紹之申請專利範圍標的，熟習此項技術者仍應瞭解此標的通常應解釋為意指至少該所詳述之數量(例如，僅詳述「兩個標的」而無其他修飾語通常指的是至少兩個標的或兩個或多個標的)。此外，在使用類似于「A、B及C等之至少一者」之一常用語之該等情況中，一般而言此一建構之原意在於熟習此項技術者會瞭解本常用語(例如，「具有A、B及C之至少一者之一系統」可包含但不限於單獨具有A、單獨具有B、單獨具有C、具有A及B、具有A及C、具有B及C及/或具有A、B及C等之系統)。在使用類似于「A、B或C等之至少一者」之一常用語之該等情況中，一般而言此一建構之原意在於熟習此項技術者會瞭解本常用語(例如，「具有A、B或C之至少一者之一系統」可包含但不限於單獨具有A、單獨具有B、單獨具有C、具有A及B、具有A及C、具有B及C及/或具有A、B及C等之系統)。業內人士應進一步瞭解無論在描述、申請專利範圍或圖式中，實際上表示兩個或多個替代性術語之任何轉折詞及/或短語應理解為考慮包含該等術語之一者、該等術語之任一者或該等術語兩者之可能性。舉例而言，片語「A或B」應理解為包含「A」或「B」或「A及B」之可能性。
所有參考包含但不限於專利、專利申請案及非專利文獻其全文以引用的方式併入本文中。
雖然本文已揭示各種態樣及實施例，但是熟習此項技術者瞭解其他態樣及實施例。本文所揭示之各種態樣及實施例係用於闡釋之目的且並非旨在限制，真實的範圍及精神係藉由下列申請專利範圍而指定。
I(i)．．．電流
ITO．．．銦錫氧化物
n+,n-．．．具有過量施體之半導體材料，n+重度摻雜，n-輕度摻雜
Out．．．輸出電壓
PD．．．光電二極體
p-sub．．．基板
p+,p-．．．具有過量受體之半導體材料，p+重度摻雜，p-輕度摻雜
STI．．．淺溝渠隔離
TIA．．．跨阻抗放大器
TX Gate．．．轉移閘極
VPG．．．垂直光閘極
-V．．．負偏壓電壓
圖1繪示一先前技術：一小型CMOS像素之一截面圖。
圖2係一實施例之一像素之一示意圖。
圖3係一實施例之一像素陣列之一示意圖。
圖4繪示具有一奈米配線及一垂直光閘極之像素之一實施例之一截面圖(a)及俯視圖(b)。
圖5繪示具有一垂直p-i-n奈米配線光電二極體及一塊狀光電二極體之像素之一實施例之一截面圖。
圖6繪示具有一同軸p-i-n奈米配線光電二極體之像素之一實施例之一截面圖。
圖7繪示具有一奈米配線、一垂直光閘極及一奈米配線開關電晶體之像素之一實施例之一截面圖(a)及俯視圖(b)。
圖8繪示具有一垂直p-i-n奈米配線光電二極體及一奈米配線開關電晶體之像素之一實施例之一截面圖(a)及俯視圖(b)。
圖9繪示具有一垂直p-i-n奈米配線光電二極體及一奈米配線開關電晶體之像素之一實施例之一截面圖。
圖10繪示具有一同軸p-i-n奈米配線光電二極體及一奈米配線開關電晶體之像素之一實施例之一截面圖。
圖11繪示具有一金屬帶狀線上之一垂直p-i-n奈米配線光電二極體及一奈米配線開關之像素之一實施例之一截面圖。
圖12繪示具有一金屬帶狀線上之一同軸p-i-n奈米配線光電二極體之一奈米配線開關之一被動式像素之一實施例之一截面圖。
圖13繪示配置為一便士圓形圖案之一像素陣列之一實施例之一俯視圖。
圖14繪示具有一奈米配線及一垂直光閘極及同心介電層之像素之一實施例之一截面圖(a)及俯視圖(b)。
Out．．．輸出電壓

Claims (64)

  1. 一種像素感測裝置，其包括：位於一基板上之一像素陣列，該等像素包括一奈米配線光電二極體(photodiode)，該奈米配線光電二極體包括在該基板上之一奈米配線，其中該等像素係被動式像素，其中該奈米配線包括一同軸接面(coaxial junction)；圍繞該奈米配線之一光閘極(photogate)；及圍繞該奈米配線之一介電材料，其中該介電材料之折射率低於該奈米配線之折射率，且該介電材料在該光閘極與該奈米配線之間形成一電容器。
  2. 如請求項1之裝置，其中該奈米配線係經組態以透過該奈米配線按一所選擇之波長分離入射在該像素上之一電磁輻射光束之波長，其中該奈米配線係經組態以作為用於傳輸高至該所選擇之波長之波長之一通道及用於偵測透過該奈米配線傳輸之波長中高至該所選擇之波長之波長之一主動式元件。
  3. 如請求項2之裝置，其中該所選擇之波長包括紫外光及更小波長之光。
  4. 如請求項1之裝置，其中該裝置係經組態以偵測大小約為500奈米或更小之物體。
  5. 如請求項4之裝置，其中該裝置係經組態以偵測大小約為100奈米或更小之物體。
  6. 如請求項1之裝置，其中該奈米配線包括矽。
  7. 如請求項1之裝置，其中介於奈米配線之間的間隔被充 填SiO2 。
  8. 如請求項1之裝置，其中介於奈米配線之間之間隔被充填空氣。
  9. 如請求項1之裝置，其中該像素陣列係配置為一便士圓形圖案(penny round pattern)。
  10. 如請求項1之裝置，其中該像素陣列圖案包括一拜耳圖案(Bayer pattern)。
  11. 如請求項1之裝置，其中該同軸接面係為一同軸p-i-n接面。
  12. 如請求項1之裝置，其中該奈米配線光電二極體包括一周邊電路元件。
  13. 如請求項12之裝置，其中該等像素包括一垂直p-i-n奈米配線結構。
  14. 如請求項13之裝置，其中該垂直p-i-n奈米配線結構包括一純質奈米配線核心、該純質奈米配線核心頂部之一p+層及該純質奈米配線核心下方之該基板中之一n-區。
  15. 如請求項14之裝置，其中該等像素係經組態使得施加至該像素之一負偏壓使該奈米配線中的電荷空乏並在該奈米配線中產生將電荷掃至該基板之一電位梯度。
  16. 如請求項14之裝置，其中該奈米配線係進一步塗佈有一材料，該材料係經組態以沿著該奈米配線向下引導光並減少像素之間之光串擾。
  17. 如請求項13之裝置，其中該垂直p-i-n奈米配線結構包括由一純質層所圍繞之一n-核心，該純質層係被一p+層所 圍繞。
  18. 如請求項17之裝置，其中該等像素係經組態使得該基板係電接地，且施加至該等像素之一負偏壓可使該奈米配線及該基板中之移動電荷空乏。
  19. 如請求項18之裝置，其中該奈米配線係用兩個電場組件組態，一電場組件係朝向該奈米配線之一中心引導且另一電場組件係朝向該基板引導。
  20. 如請求項19之裝置，其中該奈米配線中的電荷朝向該奈米配線之該中心移動且隨後朝向該基板移動。
  21. 如請求項1之裝置，其進一步包括一光學成像系統。
  22. 如請求項1之裝置，其中該奈米配線係被兩個或兩個以上同心介電層圍繞。
  23. 如請求項22之裝置，其中該奈米配線缺乏一同心金屬層。
  24. 如請求項22之裝置，其中該兩個或兩個以上同心介電層之連續同心介電層具有隨半徑增加而降低之一折射率。
  25. 如請求項22之裝置，其中具有一較大半徑之同心介電層之折射率低於具有一較小半徑之同心介電層之折射率。
  26. 如請求項22之裝置，其中鄰近同心介電層具有交替的較高及較低的折射率。
  27. 如請求項22之裝置，其中該奈米配線係垂直該基板。
  28. 一種成像裝置，其包括一被動式像素感測器，該被動式像素感測器包括：位於一基板上之一像素陣列，該等像素包括一奈米配 線光電二極體，該奈米配線光電二極體包括在該基板上之一奈米配線，其中該等像素係被動式像素，其中該奈米配線包括一同軸接面；圍繞該奈米配線之一光閘極；及圍繞該奈米配線之一介電材料，其中該介電材料之折射率低於該奈米配線之折射率，且該介電材料在該光閘極與該奈米配線之間形成一電容器。
  29. 如請求項28之裝置，其進一步包括一開關，該開關係經組態以在關閉時使該奈米配線中由光子所產生之電荷可累積及在其開啟時從該奈米配線中排盡。
  30. 如請求項29之裝置，其中該開關包括一轉移閘極，該像素陣列包括諸列及諸行，且一列中之各轉移閘極係連接至藉由一垂直驅動器而驅動之一單個匯流排線。
  31. 如請求項28之裝置，其中該像素陣列包括諸列及諸行且各像素具有連接至一行信號匯流排之一輸出。
  32. 如請求項31之裝置，其中該信號匯流排係連接至一放大器之一輸入。
  33. 如請求項32之裝置，其中該像素陣列係經組態以按列讀出。
  34. 如請求項28之裝置，其中該奈米配線係經組態以透過該奈米配線按一所選擇之波長分離入射在該像素上之一電磁輻射光束之波長，其中該奈米配線係經組態以作為用於傳輸高至該所選擇之波長之波長之一通道及用於偵測透過該奈米配線傳輸之波長中高至該所選擇之波長之波 長之一光敏元件。
  35. 如請求項34之裝置，其中該基板進一步包括位於其中之一光電二極體。
  36. 如請求項35之裝置，其中該基板中之該光電二極體係經組態以吸收波長長於該所選擇之波長之光子。
  37. 如請求項28之裝置，其中該垂直光閘極係經組態以控制該奈米配線中的電位，形成垂直方向及水平方向之一電位梯度。
  38. 如請求項28之裝置，其中各像素包括一淺溝渠隔離區域，該淺溝渠隔離區域係經組態以使該等像素彼此電隔離。
  39. 如請求項28之裝置，其中各像素進一步包括一銦錫氧化物(ITO)層且其中一偏壓電壓係透過該ITO層而施加至該等像素。
  40. 如請求項28之裝置，其中各像素包括放置在該奈米配線光電二極體上之一開關。
  41. 如請求項40之裝置，其中該像素陣列係組態為諸列及諸行且該基板包括經組態以連接奈米配線成行之一n+層。
  42. 如請求項41之裝置，其中該基板中之該n+層係組態為一信號匯流排線。
  43. 如請求項40之裝置，其中該等像素係經組態使得當該開關關閉時在該開關下方形成一電位障，使得該奈米配線中由光子所產生之電荷可積累。
  44. 如請求項43之裝置，其中該奈米配線係與該基板電隔離 但未與該基板光隔離。
  45. 如請求項40之裝置，其中當該開關開啟時，該奈米配線中的電荷流至該基板內。
  46. 如請求項28之裝置，其中該等像素包括一垂直p-i-n奈米配線結構及一奈米配線開關。
  47. 如請求項46之裝置，其中該垂直p-i-n奈米配線結構包括一純質奈米配線核心、該純質奈米配線核心頂部之一p+層及該奈米配線下方之該基板中之一n+區，該基板具有p-摻雜。
  48. 如請求項47之裝置，其中該奈米配線包括介於該開關與該純質奈米配線核心之間之一n-層。
  49. 如請求項47之裝置，其中該n+層具有帶一孔之一實質環形形狀，該孔係經組態以提供從該純質奈米配線至該p-摻雜基板之間之一電路徑。
  50. 如請求項46之裝置，其中該垂直p-i-n奈米配線結構包括由一純質層所圍繞之一n-核心，該純質層係由一p+層所圍繞。
  51. 如請求項46之裝置，其中該垂直p-i-n奈米配線結構包括一純質奈米配線核心、該純質奈米配線核心頂部之一p+層及該奈米配線下方之一n+區，其中該n+區係位於該基板上之一絕緣層上之一金屬帶上。
  52. 如請求項51之裝置，其中該n+區與該金屬帶具有一歐姆接觸。
  53. 如請求項51之裝置，其中該基板包括矽、一III-V半導體 及II-VI半導體、或塑膠。
  54. 如請求項51之裝置，其中該基板不包括一光電二極體於其中。
  55. 如請求項46之裝置，其中該垂直p-i-n奈米配線結構包括由一純質層所圍繞之一n-核心，該純質層係由一p+層所圍繞，該垂直p-i-n結構進一步包括該奈米配線下方之一n+區，其中該n+區係位於該基板上之一絕緣層上之一金屬帶上。
  56. 如請求項55之裝置，其中該基板包括矽、一III-V半導體及II-VI半導體、或塑膠。
  57. 如請求項28之裝置，其中該奈米配線係垂直該基板。
  58. 一種成像方法，其包括：獲得包括位於一基板上之一像素陣列之一裝置，該等像素包括一奈米配線光電二極體，該奈米配線光電二極體包括在該基板上之一奈米配線；放置一物體與該奈米配線感測器陣列接觸；將該物體及感測器暴露至電磁輻射；及偵測該物體之一影像，其中該等像素係被動式像素，其中該奈米配線包括一同軸接面，一光閘極圍繞該奈米配線；及其中一介電材料圍繞該奈米配線，其中該介電材料之折射率低於該奈米配線之折射率，且該介電材料在該光閘極與該奈米配線之間形成一電容器。
  59. 如請求項58之方法，其中該奈米配線感測器係經組態以偵測大小約為500奈米或更小之物體。
  60. 如請求項58之方法，其中該電磁輻射係經準直(collimated)。
  61. 如請求項58之方法，其中該等像素係配置為一便士圓形圖案。
  62. 如請求項58之方法，其中該像素陣列包括諸列及諸行且該陣列係按列讀取。
  63. 如請求項58之方法，其中該等像素中所產生之電荷係在該像素陣列外部放大。
  64. 如請求項58之方法，其中該奈米配線係垂直該基板。
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