TWI425633B - 記憶體元件及記憶體裝置 - Google Patents

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Kazuhiro Ohba
Tetsuya Mizuguchi
Koji Miyata
Motonari Honda
Katsuhisa Aratani
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Description

記憶體元件及記憶體裝置
本發明係關於可藉由改變包含一離子源層及一高電阻層之一記憶體層的一電特性而儲存資訊的一種記憶體元件及一種記憶體裝置。
在資訊裝置(諸如一電腦)中，操作快速且具有高密度之一DRAM(動態隨機存取記憶體)被廣泛地用作一隨機存取記憶體。但是，因為一DRAM之製造程序比用於一電子裝置之一通用邏輯電路LSI及信號程序更複雜，所以製造成本高。一DRAM係在電力關閉時資訊消失的一揮發性記憶體。必須頻繁地執行一刷新操作(即，讀取寫入之資訊(資料)、放大該資訊且再次寫入該資訊的一操作)。
為了解決此缺點，提議(例如)一快閃記憶體、一FeRAM(鐵電隨機存取記憶體)、一MRAM(磁阻隨機存取記憶體)及類似記憶體作為甚至在電力關閉時資訊亦不消失的非揮發性記憶體。在該等記憶體之情況中，寫入之資訊在無電力供應下經連續保持達很長時間。但是，該等記憶體之每一者具有優點及缺點。明確言之，一快閃記憶體具有高整合度，但在操作速度上卻具有缺點。一FeRAM在對高整合度之微製造上具有限制性且在製造程序上亦具有缺點。一MRAM在電力消耗上具有缺點。
提議一種對於記憶體元件的微製造上之限制性特別有利的新穎類型之記憶體元件。該記憶體元件具有包含金屬的離子導體係設置於兩個電極之間的一結構。在該記憶體元件中，包含於該離子導體中之該金屬係包含於兩個電極的一個中。利用此配置，當跨兩個電極施加電壓時，包含於電極中之金屬作為離子擴散至離子導體中，且離子導體之電阻值或電特性(諸如電容)改變。例如，在日本未審查專利申請公開案(PCT申請案的譯文)第2002-536840號中，提議由硫族化物及金屬的固溶體製成之離子導體作為使用該特性之記憶體裝置。具體而言，該記憶體裝置係由藉由將Ag、Cu或Zn溶解於AsS、GeS或GeSe中獲得之一材料製成，且兩個電極中之一者包含Ag、Cu或Zn。
但是，在上文描述之相關技術的組態中，在操作複數個記憶體元件之情況中，發生一缺點，使得在記憶體元件之中一初始狀態或抹除狀態中之電阻值上的變動較大。當重複地執行寫入/抹除操作時，寫入狀態及抹除狀態中之電阻值變為低電阻狀態與高電阻狀態之間的中間值，且發生一缺點，即：在隨後的寫入/抹除操作中未獲得電阻值上之一足夠變化。
因此，期望提供實現複數個記憶體元件之一初始狀態或抹除狀態中之電阻值上的減少變動及可為複數次寫入/抹除操作保持一寫入/抹除狀態中之電阻值的一記憶體元件及一記憶體裝置。
本發明之一實施例的一記憶體元件按順序具有一第一電極、一記憶體層及一第二電極，且該記憶體層具有：一離子源層，其包含碲(Te)、硫(S)及硒(Se)之硫族元素的至少一者及選自銅(Cu)、銀(Ag)、鋅(Zn)及鋯(Zr)之至少一金屬元素；及兩個或兩個以上高電阻層，其等具有比該離子源層之電阻值更高的一電阻值且具有不同組合物。
本發明之另一實施例的一記憶體裝置具有：複數個記憶體元件，其等各按順序具有一第一電極、一記憶體層及一第二電極；及脈衝施加區段，其將電壓或電流之一脈衝選擇性施加至該複數個記憶體元件，且該複數個記憶體元件之每一者係上文描述之本發明之一實施例的記憶體元件。
在本發明之一實施例的記憶體元件或本發明之一實施例的記憶體裝置中，當以「正向」(例如，第一電極側具有負電位且第二電極側具有正電位)施加一電壓或電流脈衝至初始狀態(高電阻狀態)中之記憶體元件時，包含於離子源層中之金屬元素被離子化且離子擴散至高電阻層中且與第一電極上之電子耦合並且沈積或保留於高電阻層中以形成一雜質能級。在記憶體層中形成包含金屬元素之導電路徑，且高電阻層中之電阻變低(寫入狀態)。當以「負向」(例如，第一電極側具有正電位，且第二電極側具有負電位)施加電壓脈衝至低電阻狀態中之記憶體元件時，沈積於第一電極上之金屬元素被離子化且溶解於離子源層中。結果，包含金屬元素之導電路徑消失，且高電阻層之電阻變高(初始狀態或抹除狀態)。
因為記憶體層具有組合物彼此不同的兩個或兩個以上高電阻層，所以存在於高電阻層之一者中的一缺陷(電阻局部性較低之一區域)係藉由其他高電阻層校正，且可改良高電阻層之結構的均勻性。因此，可減少複數個記憶體元件之初始狀態或抹除狀態中之電阻值上的變動。同樣在重複地執行寫入/抹除操作之情況中，可抑制高電阻層中之缺陷的增加，且該高電阻層作為導電障壁之功能的損耗之可能性減少。因此，改良複數次寫入/抹除操作之電阻值保持特性。
根據本發明之實施例的記憶體元件及記憶體裝置，在記憶體層中設置組合物彼此不同的兩個或兩個以上高電阻層。結果，複數個記憶體元件之一初始狀態或抹除狀態中之電阻值上的變動減少，且用於複數次寫入/抹除操作之電阻值保持特性增加。
將由以下描述更充分地顯現本發明之其他及進一步目的、特徵及優點。
下文將參考圖式詳細地描述本發明之一實施例。
記憶體元件
圖1係根據本發明之一實施例的一記憶體元件1之一截面組態圖。記憶體元件1按順序具有一下部電極10(第一電極)、一記憶體層20及一上部電極30(第二電極)。
例如，下部電極10係設置於其中如稍後(圖2)所描述般形成一CMOS(互補金屬氧化物半導體)電路的一塊矽基板41上且用作至一CMOS電路區段之一連接。下部電極10係由用於半導體程序之佈線材料(諸如W(鎢)、WN(氮化鎢)、Cu(銅)、Al(鋁)、Mo(鉬)、Ta(鉭)、矽化物或類似物)製成。在下部電極10係由其中可因電場引起離子導電之一材料(諸如銅(Cu))製成的情況中，由銅(Cu)或類似物製成之下部電極10的表面可塗敷有抑制離子導電及熱擴散之一材料，諸如W(鎢)、WN(氮化鎢)、氮化鈦(TiN)或氮化鉭(TaN)。
記憶體層20具有一離子源層21、一第一高電阻層22A及一第二高電阻層22B。離子源層21係設置為與上部電極30接觸，且其包含銅(Cu)、銀(Ag)、鋅(Zn)及鋯(Zr)之至少一者作為可用作陽離子之金屬元素且包含碲(Te)、硫(S)及硒(Se)之硫族元素的至少一者或兩者作為可用作陰離子之離子導電材料。金屬元素及硫族元素經耦合以形成一金屬硫族化物層。該金屬硫族化物層主要具有一非晶結構且起離子供應源之作用。
較佳地，離子源層21包含鋯(Zr)而作為可用作陽離子之金屬元素，此原因在於可改良一低電阻狀態(寫入狀態)或一高電阻狀態(初始狀態或抹除狀態)中的一電阻值保持特性。將低電阻狀態定義為寫入狀態，且將高電阻狀態定義為抹除狀態。
進一步而言，離子源層21較佳地包含Al(鋁)及/或Ge(鍺)作為用於在抹除時形成氧化物之元素。該元素形成穩定之氧化物以穩定高電阻狀態(抹除狀態)且促使重複次數增加。
離子源層21之具體材料係(例如)具有CuZrTeAl或CuZrTeAlGe之組合物的離子源層材料。
離子源層21中之鋁(Al)的含量係(例如)30原子%(含)至50原子%(含)。離子源層21中之鋯(Zr)的含量較佳為7.5原子%(含)至26原子%(含)，且進一步而言，鋯(Zr)對包含於離子源層21中之硫族元素總量的組合物比率(=Zr(原子%)/硫族元素總量(原子%))係在0.2(含)至0.74(含)之範圍內。離子源層21中之Ge的含量較佳地為15原子%或更少。利用此一組態，可最大地展現每一元素之作用。稍後將描述細節。
可添加另一元素至離子源層21以(例如)抑制高溫度熱處理時記憶體層20之剝離。例如，矽(Si)是一添加元素，利用其亦可期望改良保持特性。較佳地，將矽與鋯(Zr)一起添加於離子源層21中。但是，當矽(Si)之添加量過小時，無法期望一防止膜剝離效果。當添加量過大時，無法獲得一較佳記憶體操作特性。因此，期望離子源層21中之矽(Si)含量係在約10原子%至45原子%之範圍內。
記憶體層20具有第一高電阻層22A及第二高電阻層22B之一堆疊結構。第一高電阻層22A及第二高電阻層22B具有導電障壁之功能，具有比離子源層21之電阻值更高的一電阻值，且具有不同於彼此之組合物。利用此組態，在記憶體元件1中，複數個記憶體元件1之初始狀態或抹除狀態中之電阻值上的變動減少，且在複數次寫入/抹除操作中保持初始/抹除狀態中之電阻值。
明確言之，在操作複數個記憶體元件1時初始狀態或抹除狀態中之電阻值上的變動變大的原因之一係由氧化物薄膜製成之高電阻層之結構的非均勻性。一層氧化物薄膜之結構的均勻性在很大程度上取決於形態諸如一底層之粗糙度及氧化物與底層之元素的可濕性。例如，在底層之粗糙度大的情況中，其中在膜形成時氧化物材料之黏著性不足的一區域變為一缺陷。結果，形成電阻局部性較低的一區域。在對記憶體元件重複執行寫入/抹除操作的情況中，在氧化物薄膜中電阻低之一區域中，一缺陷趨向於增加。結果，並未起到導電障壁之作用。
但是，在考慮製造上之變動的情況中，難以很好地且均勻地控制底層之形態，使得必須形成在底層之形式及製造條件上具有容限的記憶體層20。結果，在實施例中，藉由設置組合物彼此不同之第一高電阻層22A及第二高電阻層22B以便使其等在記憶體層20中彼此接觸(堆疊)，可藉由第二高電阻層22B校正存在於第一高電阻層22A中之一缺陷，藉此改良第一高電阻層22A及第二高電阻層22B之結構的均勻性。
在藉由於一非常粗糙底層上濺鍍而沈積一高電阻層之情況中，轉至底層之一效果取決於沈積之材料而變化。同樣，在此點上，藉由設置組合物彼此不同之第一高電阻層22A及第二高電阻層22B以便使其等在記憶體層20中彼此接觸(堆疊)，可期望抑制在膜沈積時發生之缺陷的一效果。
較佳地，由包含稀土元素釔(Y)、鑭(La)、釹(Nd)、釤(Sm)、釓(Gd)、鋱(Tb)及鏑(Dy)之一群組中的至少一元素之氧化物或氮化物或包含矽(Si)、鋁(Al)、鈦(Ti)及鉿(Hf)之一群組中的至少一元素之氧化物或氮化物製成此等第一高電阻層22A及第二高電阻層22B。獲得奈米級之較平坦的一膜。
較佳地，由包含物理性質(諸如原子量及原子半徑)彼此不同之元素的氧化物或氮化物或具有不同於離子源層21之性質(諸如可濕性)的氧化物或氮化物製成第一高電阻層22A及第二高電阻層22B，此原因係可獲得一較大的校正效果。
具體而言，在第一高電阻層22A係由氧化釓(Gd-O)製成的情況中，第二高電阻層22B較佳係由鋁(Al)或矽(Si)之氮化物或氧化物(氧化鋁(Al-O)或氧化矽(Si-O))製成。
在此情況中，由氧化釓(Gd-O)製成之第一高電阻層22A促成一導電路徑之形成，使得該第一高電阻層22A係較佳地設置為與下部電極10接觸。由鋁(Al)或矽(Si)之氮化物或氧化物製成之第二高電阻層22B係設置於第一高電阻層22A與離子源層21之間。利用此配置，氧化釓(Gd-O)膜中的一缺陷係用具有比釓(Gd)之原子半徑小的一原子半徑的鋁(Al)或矽(Si)隱埋。
第一高電阻層22A之材料並不限於氧化釓(Gd-O)，而亦可為藉由利用電壓偏壓自離子源層21供應之一金屬元素的離子而產生雜質能級並且形成一低電阻狀態的一材料，諸如鋁(Al)或矽(Si)之氧化物或氮化物。同樣，在此情況中，藉由設置物理性質(諸如原子量及原子半徑)不同於第一高電阻層22A之物理性質或具有不同於離子源層21之性質的一性質(諸如可濕性)的第二高電阻層22B，可獲得類似於上文之效果。
上部電極30係由類似於下部電極10的一已知半導體程序中使用的一佈線材料製成。
在該實施例之記憶體元件1中，當經由下部電極10及上部電極30自一未繪示之電源(脈衝施加構件)施加一電壓脈衝或電流脈衝時，記憶體層20之電特性(例如電阻值)改變，藉此執行資訊之寫入、抹除及讀取。下文將具體描述操作。
首先，將一正電壓施加至記憶體元件1，使得(例如)上部電極30具有正電位且下部電極10具有負電位。結果，包含於離子源層21中之金屬元素被離子化，且離子擴散至第二及第一高電阻層22B及22A中且與下部電極10側上之電子耦合並且沈積。結果，在下部電極10與記憶體層20之間的界面中形成還原為金屬狀態之低電阻金屬元素的一導電路徑(細絲)，或離子化的金屬元素保留於第二及第一高電阻層22B及22A中且形成雜質能級。該導電路徑係形成於第二及第一高電阻層22B及22A中，記憶體層20之電阻值減少，且作為初始狀態之高電阻狀態改變為低電阻狀態。
之後，甚至在消除正電壓且無電壓施加至記憶體元件1時，亦保持低電阻狀態。此意謂寫入資訊。在將記憶體元件1使用於其中僅容許寫入資訊一次之一記憶體裝置(即，一PROM(可程式化唯讀記憶體))之情況中，僅藉由寫入程序完成記錄。另一方面，為了將記憶體元件1應用於一可抹除記憶體裝置(即，一RAM(隨機存取記憶體)、一EEPROM(電子可抹除及可程式化唯讀記憶體)或類似記憶體)，需要一抹除程序。在抹除程序中，將一負電壓施加於記憶體元件1，使得(例如)上部電極30具有負電位且下部電極10具有正電位。藉由該施加，形成於記憶體層20中之導電路徑的金屬元素被離子化，離子可溶解於離子源層21中或耦合至碲(Te)或類似物，藉此形成化合物，諸如Cu2 Te或CuTe。藉此，金屬元素的導電路徑消失或減少且電阻值增加。或者，藉由存在於離子源層21中之添加元素(諸如鋁(Al)或鍺(Ge))，在陽極電極上形成一層氧化物膜，且狀態改變為高電阻狀態。
之後，甚至在消除負電壓且無電壓施加至記憶體元件1時，亦保持高電阻狀態。結果，寫入資訊變為可抹除。藉由重複此一程序，可容許重複地執行記憶體元件1中之資訊的寫入及寫入之資訊的抹除。
例如，當電阻值為高之一狀態係與資訊“0”相關聯且電阻值為低之一狀態係與資訊“1”相關聯時，在寫入資訊程序中藉由施加正電壓將資訊從“0”改變為“1”，且在抹除資訊程序中藉由施加負電壓將資訊從“1”改變為“0”。
為了抹除寫入資料，初始狀態中之電阻值與寫入資訊之後的電阻值之間的比率越高就越佳。在高電阻層之電阻值過大的情況中，變得很難寫入資訊，即降低電阻，且寫入臨限電壓變為過高，使得初始電阻值係經調整為1 GΩ或更小。例如，在第一高電阻層22A或第二高電阻層22B係由稀土元素之氧化物製成的情況中，第一高電阻層22A及第二高電阻層22B之電阻值係受厚度、含氧量或類似者的控制。
因為記憶體層20具有組合物彼此不同之第一高電阻層22A及第二高電阻層22B，所以可藉由第二高電阻層22B校正存在於第一高電阻層22A中之一缺陷(電阻局部性較低的一區域)，且可改良第一高電阻層22A及第二高電阻層22B之結構的均勻性。因此，複數個記憶體元件1之初始狀態或抹除狀態中之電阻值上的變動減少。同樣，在重複地執行寫入/抹除操作的情況中，可抑制第一高電阻層22A及第二高電阻層22B中之缺陷的增加，且第一高電阻層22A及第二高電阻層22B作為導電障壁之功能的損耗之可能性減少。因此，改良複數次寫入/抹除操作的電阻值保持特性。
進一步而言，在該實施例中，如上文所描述，離子源層21較佳包含鋯(Zr)、鋁(Al)、鍺(Ge)或類似物。下文將描述原因。
在離子源層21中包含鋯(Zr)的情況中，鋯(Zr)與金屬元素(諸如銅(Cu))一起用作離子化元素，且形成其中混合地存在鋯(Zr)及上文描述之金屬元素(諸如銅(Cu))的一導電路徑。據認為，在寫入操作時在陰極電極上鋯(Zr)被還原，且在寫入之後的低電阻狀態中，形成金屬狀態中的一細絲。因為由還原鋯獲得的金屬細絲較難溶解於包含硫族元素(諸如硫(S)、硒(Se)或碲(Te))之離子源層21中，在狀態變為寫入狀態(即，低電阻狀態)之後的情況中，相較於由單一金屬元素(諸如銅(Cu))製成之導電路徑的情況，更容易保持該低電阻狀態。例如，藉由寫入操作使銅(Cu)形成為金屬細絲。但是，金屬狀態中的銅(Cu)可溶解於包含硫族元素之離子源層21中。在未施加一寫入電壓脈衝(一資料保持狀態)的情況中，銅(Cu)再次被離子化，且狀態變換為高電阻狀態。結果，未獲得足夠的資料保持效能。另一方面，鋯(Zr)與適量的銅(Cu)之組合促成非晶狀態且使離子源層21之微結構保持均勻，使得其促進電阻值保持效能的改良。
同樣地，關於抹除時高電阻狀態之保持，例如在包含鋯(Zr)的情況中，當鋯(Zr)導電路徑經形成且再次溶解為離子源層21中之離子時，因為鋯(Zr)的離子遷移率低於至少銅(Cu)的離子遷移率，所以即使溫度上升或擱置較長時間，鋯(Zr)亦不容易移動。結果，在陰極電極上並不容易發生金屬狀態的沈積。因為氧化鋯(Zr)在硫族化物電解質中係穩定的，所以氧化物並不容易劣化，且在溫度比室溫高之一狀態中或在氧化物保持較長時間的情況中亦維持高電阻狀態。
進一步而言，在離子源層21中包含鋁(Al)的情況中，藉由在抹除操作時在表現為類似於固態電解質之離子源層21與陽極電極之間的界面中形成一穩定的氧化物膜，可穩定高電阻狀態(抹除狀態)。此外，從高電阻層之自再生觀點看，此亦促進重複次數的增加。即，離子源層21中之鋁(Al)起作用以便在抹除時形成氧化物膜。另一方面，第二高電阻層22B中之鋁(Al)校正第一高電阻層22A中之一缺陷，藉此總是維持耦合狀態。除了鋁(Al)之外，亦可包含展現類似功能之鍺(Ge)或類似物。
在離子源層21中包含鋯(Zr)、鋁(Al)、鍺(Ge)或類似物的情況中，相較於現存記憶體元件，電阻值保持效能在更廣之範圍內展現，改良寫入/抹除高速操作效能且增加重複次數。進一步而言，當藉由在(例如)從低電阻改變為高電阻時調整抹除電壓來建立高電阻狀態與低電阻狀態之間的一中間狀態時，狀態可得以穩定地維持。因此，不僅實現二進位記憶體，而且亦實現多值記憶體。
記憶體操作中之重要特性諸如施加此一電壓的一寫入/抹除操作特性、一電阻值保持特性及重複操作次數係根據鋯(Zr)、銅(Cu)、鋁(Al)及鍺(Ge)之添加量而變化。
例如，當鋯(Zr)含量過多時，離子源層21之電阻值過度地減少，使得無法將一有效電壓施加至離子源層21或變得難以在硫族化物層中溶解鋯(Zr)。由於此原因，變得難以抹除資訊，抹除的臨限電壓係根據鋯(Zr)含量而上升，且當該含量過多時，變得難以寫入資訊，即難以實現低電阻。另一方面，在鋯(Zr)的添加量過少時，大範圍改良電阻值保持特性的效果減弱。因此，離子源層21中之鋯(Zr)的含量較佳地為7.5原子%或更多且較佳地為26原子%或更少。
在將適量的銅(Cu)添加於離子源層21中之情況中，促成非晶狀態。但是，當銅(Cu)量過多時，因為包含硫族元素之離子源層21中的金屬狀態中的銅(Cu)之穩定性不足，所以寫入保持特性劣化，且對高速寫入操作施加不利影響。另一方面，鋯(Zr)與銅(Cu)之組合產生容易形成非晶材料且均勻地維持離子源層21之微結構的一效果。此防止離子源層21中之材料成分由於重複操作而變得不均勻，使得重複次數增加，且亦改良保持特性。在上文描述之範圍內充分地包含鋯(Zr)量的情況中，即使銅(Cu)導電路徑再次溶解於離子源層21中，亦認為金屬鋯(Zr)之導電路徑仍保留，使得對寫入保持特性不造成影響。因為維持解離及離子化狀態中之陽離子及陰離子之電荷量的當量關係便足夠，所以認為當離子電荷之當量比率在{(Zr最高離子價×莫耳數或原子%)+(銅離子價×莫耳數或原子%)}/(硫族元素的離子價×莫耳數或原子%)=0.5至1.5之範圍內時，獲得較佳的銅(Cu)添加量。
記憶體元件1的特性大體上取決於鋯(Zr)及碲(Te)的組合物比率。結果，期望鋯(Zr)及碲(Te)的組合物比率在Zr組合物比率(原子%)/Te組合物比率(原子%)=0.2至0.74之範圍內。雖然並不明確，但因為銅(Cu)的解離度低於鋯(Zr)的解離度且離子源層21之電阻值係由鋯(Zr)及碲(Te)的組合物比率決定，所以只要組合物比率在該範圍內，便可獲得較佳電阻值。因此，認為施加至記憶體元件1之偏壓電壓係有效地施加至第一高電阻層22A及第二高電阻層22B的部分。
在值係在該範圍外的情況中，例如在當量比過高之情況中，陽離子及陰離子並不平衡，且在現存之金屬元素中未離子化的元素量增加。由於此點而認為在抹除操作中並未有效地移除藉由寫入操作產生之導電路徑。類似地，在當量比過低且存在過量陰離子元素的情況中，藉由寫入操作產生的金屬狀態中之導電路徑並不易於以金屬狀態存在，使得寫入狀態中之保持效能劣化。
當鋁(Al)含量過大時，鋁(Al)離子趨於移動，且寫入狀態係由鋁(Al)離子的還原而產生。因為硫族化物的固態電解質中之鋁(Al)的金屬狀態之穩定性低，所以低電阻性寫入狀態保持效能劣化。另一方面，當鋁(Al)量過小時，改良抹除操作自身或高電阻性狀態保持特性之效果變低，且重複次數減少。因此，鋁(Al)含量較佳為30原子%或更高，且更佳為50原子%或更少。
雖然不必包含鍺(Ge)，但在鍺(Ge)含量過大的情況中，寫入保持特性劣化。因此，所添加之鍺(Ge)含量較佳為15原子%或更少。
下文將描述製造該實施例之記憶體元件1的一方法。
首先，在其中形成一CMOS電路(諸如一選擇電晶體)之一基板上，形成(例如)由鎢(W)製成之下部電極10。之後，若需要，藉由逆濺鍍或類似方法移除下部電極10之表面上的氧化物或類似物。
隨後，(例如)藉由DC磁控管濺鍍，形成具有1.0奈米厚度的一金屬釓(Gd)膜。藉由用氧電漿而氧化金屬釓(Gd)膜，形成由氧化釓(Gd-O)製成之第一高電阻層22A。當該金屬釓(Gd)膜被氧化時，該膜的體積增加，且結果，第一高電阻層22A之厚度變為(例如)1.5奈米。
之後，(例如)藉由DC磁控管濺鍍，形成由Cu15 Te30 Zr15 Al30 製成且具有45奈米之一厚度的離子源層21。在記憶體層20中，由氧化釓(Gd-O)製成之第一高電阻層22A中的過量氧係耦合至離子源層21中之鋁(Al)，且在第一高電阻層22A與離子源層21之間的Gd-O/CuTeZrAl界面中形成氧化鋁(Al-O)層。氧化鋁(Al-O)層之厚度為(例如)0.7奈米。氧化鋁(Al-O)層用作第二高電阻層22B。
可藉由在形成第一高電阻層22A之後，沈積作為用於形成鋁(Al)膜之材料的鋁(Al)且氧化該鋁(Al)膜而形成由氧化鋁(Al-O)製成之第二高電阻層22B。但是，如上文所描述，藉由使作為第二高電阻層22B的材料之鋁(Al)元素包含於離子源層21中，無需引入形成第二高電阻層22B之程序便可容易地形成包含第二高電阻層22B之記憶體層20。作為第二高電阻層22B的氧化鋁(Al-O)層之厚度係受第一高電阻層22A之氧化釓(Gd-O)上的電漿氧化參數(O2 大氣壓力及輸入功率)強度的控制。
在形成離子源層21及第二高電阻層22B之後，在離子源層21上形成由(例如)鎢(W)製成之上部電極30。以此一方式形成下部電極10、記憶體層20及上部電極30之一堆疊膜。
在形成該堆疊膜之後，藉由電漿蝕刻或類似方法圖案化該堆疊膜中之第一高電阻層22A、第二高電阻層22B、離子源層21及上部電極30。除了電漿蝕刻之外，亦可藉由諸如離子銑削、RIE(反應性離子蝕刻)之一蝕刻方法或類似方法執行圖案化。
在圖案化該堆疊膜之後，形成連接至上部電極30之一佈線層，且連接用於獲得對所有記憶體元件1共同之電位的一接觸部分。之後，對該堆疊膜執行熱處理。藉由以上程序，完成圖1中所示之記憶體元件1。
在如上文描述之實施例中，記憶體層20具有擁有不同組合物之第一高電阻層22A及第二高電阻層22B。結果，可改良第一高電阻層22A及第二高電阻層22B之結構中的均勻性，複數個記憶體元件1之初始狀態或抹除狀態中的電阻值上之變動減少且複數次寫入/抹除操作的電阻值保持特性增加。
因為在離子源層21中包含鋯(Zr)、鋁(Al)、鍺(Ge)及類似物，所以資料保持特性極佳。隨著小型化的推進，在一電晶體之電流驅動力變小的情況中，資訊亦得以保持。因此，藉由使用記憶體元件1建構一記憶體裝置，可實現較高密度及小型化。下部電極10、第一高電阻層22A及第二高電阻層22B、離子源層21及上部電極30之任一者係由經濺鍍之一材料製成，使得可簡化製造程序。即，使用經調適以適於每一層材料之標靶循序地執行濺鍍便足夠。藉由在相同濺鍍設備中更換標靶，可連續形成膜。
記憶體裝置
藉由將許多記憶體元件(例如)配置成一行形狀或一矩陣而組態一記憶體裝置(記憶體)。若需要，將用於記憶體元件選擇之MOS電晶體或二極體連接至記憶體元件之每一者以形成一記憶體單元，且經由一佈線將該記憶體單元連接至一感測放大器、一位址解碼器、一寫入/抹除/讀取電路或類似物。
圖2及圖3圖解說明一記憶體裝置(記憶體單元陣列2)的一實例，其中許多記憶體元件1係安置成一矩陣。圖2圖解說明一截面組態，且圖3圖解說明一平面組態。在記憶體單元陣列2中，對於每一記憶體元件1，設置連接至底部電極10側之一佈線及連接至上部電極30側之一佈線以便使其等彼此交叉。例如，每一記憶體元件1係安置於該等佈線之交叉點附近。
該等記憶體元件1共用第一高電阻層22A及第二高電阻層22B、離子源層21及上部電極30。即，第一高電阻層22A及第二高電阻層22B、離子源層21及下部電極30之每一者係對該等記憶體元件1為共同之一層(相同層)。上部電極30用作對相鄰單元為共同之一板電極PL。
另一方面，為每一記憶體單元個別地設置下部電極10。相鄰單元中之下部電極10係彼此電隔離，且每一記憶體單元之記憶體元件1係指定在對應於每一下部電極10之一位置中。下部電極10係連接至用於單元選擇之一對應MOS電晶體Tr，且每一記憶體元件1係設置於該MOS電晶體Tr上。
MOS電晶體Tr係由形成於由半導體基板41中之一元件隔離層42隔離之區域中的一源極/汲極區域43及一閘極電極44製成。在閘極電極44之壁面上，形成一側壁絕緣層。閘極電極44亦用作作為記憶體元件1之位址線的一者之一字線WL。MOS電晶體Tr之源極/汲極區域43的一者及記憶體元件1之下部電極10係經由在中間的一插塞層45、一金屬佈線層46及一插塞層47而電連接。源極/汲極區域43之另一者係經由在中間的插塞層45而連接至金屬佈線層46。金屬佈線層46係連接至作為記憶體元件1之另一位址線的一位元線BL(參考圖3)。在圖3中，由一鏈線繪示MOS電晶體Tr中之一作用區域48，且一接觸部分51係連接至記憶體元件1之下部電極10，且一接觸部分52係連接至位元線BL。
在記憶體單元陣列2中，當由字線WL將MOS電晶體Tr之閘極設定為開啟狀態且將電壓施加至位元線BL時，電壓係經由MOS電晶體Tr之源極/汲極施加至所選擇記憶體單元之下部電極10。在施加至下部電極10之電壓的極性相對於頂部電極30(板電極PL)之電位為負電位的情況中，記憶體元件1之電阻值改變為一低電阻狀態，藉此將資訊寫入於所選擇記憶體單元中。接下來，當相對於上部電極30(板電極PL)之電位為正電位之一電壓被施加至下部電極10時，記憶體元件1之電阻值再次改變為一高電阻狀態，藉此抹除寫入於所選擇記憶體單元中之資訊。為了讀取寫入之資訊，(例如)藉由MOS電晶體Tr選擇一記憶體單元且將預定電壓或電流施加至該單元。經由連接至位元線BL或板電極PL之一感測放大器或類似物而偵測根據記憶體元件1之電阻狀態變化的電流或電壓。施加至所選擇記憶體單元之電壓或電流係經設定為比根據記憶體元件1之電阻值狀態變化之電壓或類似者的一臨限值小。
該實施例之記憶體元件適用於多種記憶體裝置。其適用於任何記憶體形式，諸如其中僅可寫入資訊一次之一PROM(可程式化唯讀記憶體)、一EEPROM(電子可抹除及可程式化唯讀記憶體)、可以高速寫入/抹除/重現資訊之一RAM或類似記憶體。
實例
下文將描述本發明之一具體實例。
實例
以類似於前述實施例之一方式製造圖1中所圖解說明之記憶體元件1。首先，藉由在由鎢(W)製成之下部電極10上的DC磁控管濺鍍形成具有1.0奈米之一厚度的一金屬釓(Gd)膜。隨後，藉由具有1毫托(0.133帕)之腔室壓力、O2 氛圍及500 W之輸入功率的參數的RF電漿使金屬釓(Gd)膜氧化達十秒，形成由氧化釓(Gd-O)製成之第一高電阻層22A。藉由氧化，增加金屬釓(Gd)膜之體積。結果，第一高電阻層22A之厚度變為1.5奈米。
之後，藉由DC磁控管濺鍍，形成具有45奈米之厚度的由Cu15 Te30 Zr15 Al30 製成之離子源層21。在記憶體層20中，在由氧化釓(Gd-O)製成之第一高電阻層22A中的過量氧係耦合至離子源層21中之鋁(Al)，且在該第一高電阻層22A與該離子源層21之間的一Gd-O/CuTeZrAl界面中形成一層氧化鋁(Al-O)層。該氧化鋁(Al-O)層之厚度為(例如)0.7奈米。該氧化鋁(Al-O)層用作第二高電阻層22B。
在形成離子源層21及第二高電阻層22B之後，在該離子源層21上形成由鎢(W)製成之上部電極30。以此一方式獲得圖1中所圖解說明之記憶體元件1。
比較性實例
除了並不包含第二高電阻層之外，以類似於以上實例之一方式製造一記憶體元件。在由鎢(W)製成之一下部電極上，形成具有2.0奈米之一厚度的由氧化釓(Gd-O)製成之一高電阻層。藉由利用DC磁控管濺鍍形成具有1.3奈米之一厚度的一金屬釓(Gd)膜且之後利用具有1毫托(0.133帕)之腔室壓力、O2 氛圍及500 W之輸入功率的參數的RF電漿使金屬釓(Gd)膜氧化達十秒而形成該高電阻層。隨後，形成具有45奈米之厚度的由Cu25 Te50 Zr25 製成之離子源層21。之後，形成由鎢(W)製成之上部電極。
截面結構的分析
為了分析所獲得之實例及比較性實例之記憶體元件的截面結構，使用一透射電子顯微鏡進行結構分析。對於該結構分析，使記憶體元件1之一截面經受利用FIB(聚焦鎵離子束)蝕刻之薄膜程序。
圖4A圖解說明根據該實例之記憶體元件1的一截面的一HAADF-STEM(高角度環狀暗場掃描透射電子顯微鏡)影像，且圖4B係用於解釋圖4A中所圖解說明之實例的HAADF-STEM影像之一結構示意圖。圖5A圖解說明根據該比較性實例之記憶體元件的一截面之一HAADF-STEM影像，且圖5B係用於解釋圖5A中所圖解說明之比較性實例的HAADF-STEM影像之一結構示意圖。該HAADF-STEM影像之對比度與原子序數之平方成反比。觀察到由具有一較大原子序數之一元素製成之材料具有一較高對比度。
圖6A及圖6B分別圖解說明根據該實例及該比較性實例之記憶體元件的截面之EDX量測結果。在EDX量測中，當掃描電子束在一截面樣品上以1奈米之間隔聚集成約1奈米之一直徑時，獲得諸點處的EDX光譜。藉由繪製Gd-Lα1峰值、Al-Kα1峰值、O-Kα1峰值、Te-Lα1峰值、Cu-Kα1峰值、Zr-Kα1峰值及W-Lα1峰值處之積分強度而獲得一EDX線輪廓結果。每一峰值處之積分強度係包含背景中之一雜訊分量的一值。
如從圖6A可理解，在該實例中，在由氧化釓(Gd-O)製成之第一高電阻層與由CuTeAlZr製成之離子源層之間的界面中觀察到鋁(Al)及氧(O)之峰值，且據確認，形成作為第二高電阻層之一層氧化鋁(Al-O)膜。
另一方面，在該比較性實例中，如從圖6B理解，因為變為第二高電阻層之材料的元素(鋁(Al))並不包含於離子源層中，據確認，在由氧化釓(Gd-O)製成之一高電阻層與由CuTeZr製成之離子源層之間的界面中並不形成具有第二高電阻層之功能的一層氧化物層。
初始電阻值
圖7A及圖7B分別圖解說明在該實例及該比較性實例中製造之記憶體元件(4千位元)之初始電阻值的累積頻率分佈。在該比較性實例中製造之記憶體元件之初始電阻具有幾千歐姆至幾十兆歐姆之一寬廣分佈。另一方面，在該實例中製造之記憶體元件的初始電阻為10兆歐姆至幾十兆歐姆。相較於該比較性實例，電阻值上之變動減少。
因此已知藉由設置具有組合物彼此不同之第一高電阻層22A及第二高電阻層22B的記憶體層20，複數個記憶體元件1之初始狀態或抹除狀態中的電阻值上之變動減少。
重複特性
圖8A及圖8B圖解說明繪製在對根據該實例及該比較性實例之記憶體元件重複執行寫入及抹除操作之後獲得之電阻值相對於重複次數的結果。在寫入操作中，將-3V(脈衝寬度10奈秒)施加至底部電極。在抹除操作中，將+2V(脈衝寬度10奈秒)施加至下部電極。
如從圖8B可理解，在該比較性實例中，隨著重複次數增加，寫入狀態及抹除狀態中之電阻值變為低電阻狀態與高電阻狀態之間的中間值，且對於寫入/抹除操作無法獲得電阻值上之一足夠變化。另一方面，如從圖8A可理解，在該實例中，在重複10^6次下，寫入狀態及抹除狀態中之電阻值維持為彼此分開。相較於比較性實例，大大地改良重複特性。
即，應理解藉由設置具有組合物彼此不同之第一高電阻層22A及第二高電阻層22B的記憶體層20，可增加複數次寫入/抹除操作的電阻值保持特性。
雖然已藉由實施例及實例描述本發明，但本發明並不限於該實施例及該等實例，而可予以不同地修改。
例如，在上述實施例及實例中，已描述在記憶體層20中設置第一高電阻層22A及第二高電阻層22B的情況。或者，可設置組合物彼此不同之三個或三個以上高電阻層。利用此組態，可以較高精確度校正高電阻層中之一缺陷。但是，隨著高電阻層之數量增加，裝置電阻增加。結果，用於記錄之電壓可能上升。事實上，期望以最少數量之高電阻層減少初始狀態或抹除狀態中的電阻值上之變動。如同第一高電阻層22A及第二高電阻層22B，第三及隨後之高電阻層較佳係由包含稀土元素釔(Y)、鑭(La)、釹(Nd)、釤(Sm)、釓(Gd)、鋱(Tb)及鏑(Dy)之一群組中的至少一元素之氧化物或氮化物或包含矽(Si)、鋁(Al)、鈦(Ti)及鉿(Hf)之一群組中的至少一元素之氧化物或氮化物製成。同樣，在此情況中，在堆疊方向上相鄰之高電阻層較佳係由包含物理性質(諸如原子量及原子半徑)彼此不同之元素的氧化物或氮化物或具有不同於離子源層21之性質(諸如可濕性)的氧化物或氮化物製成，此原因係可獲得一較大校正的效果。
例如，在前述實施例中，已具體描述記憶體元件1及記憶體單元陣列2之組態。無必要具有所有層，或可進一步設置另一層。
例如，本發明並不限於前述實施例及實例中所描述的層之材料、膜形成方法、膜形成參數及類似者。可採用其他材料或其他膜形成方法。例如，對於離子源層21，在組合物比率之範圍內，可添加另一過渡金屬元素，諸如鈦(Ti)、鉿(Hf)、釩(V)、鈮(Nb)、鉭(Ta)、鉻(Cr)、鉬(Mo)或鎢(W)。除了銅(Cu)、銀(Ag)或鋅(Zn)之外，亦可添加鎳(ni)或類似物。
本申請案包含在2009年12月14日向日本專利局申請之日本優先權專利申請案JP 2009-283214中揭示的相關標的，該案之全文以引用方式併入本文中。
熟悉此項技術者應理解可取決於設計需求及其他因素發生多種修改、組合、子組合及變更，只要該等修改、組合、子組合及變更係在隨附申請專利範圍內或為其等效物。。
1．．．記憶體元件
2．．．記憶體單元陣列
10．．．下部電極/第一電極
20．．．記憶體層
21．．．離子源層
22A．．．第一高電阻層
22B．．．第二高電阻層
30．．．上部電極/第二電極
41．．．矽基板/半導體基板
42．．．元件隔離層
43．．．源極/汲極區域
44．．．閘極電極
45．．．插塞層
46．．．金屬佈線層
47．．．插塞層
48．．．作用區域
51．．．接觸部分
52．．．接觸部分
Tr．．．MOS電晶體
WL．．．字線
BL．．．位元線
圖1係圖解說明根據本發明之一實施例之一記憶體元件之組態的一橫截面。
圖2係圖解說明使用圖1中之記憶體元件的一記憶體單元陣列之一示意性組態的一橫截面。
圖3係記憶體單元陣列之一平面圖。
圖4A及圖4B係根據本發明之一實例的記憶體元件之一HAADF-STEM影像及一示意圖。
圖5A及圖5B係根據本發明之一比較性實例的一記憶體元件之一HAADF-STEM影像及一示意圖。
圖6A及圖6B係圖解說明根據該實例及該比較性實例之記憶體元件之EDX量測結果的圖式。
圖7A及圖7B係圖解說明根據該實例及該比較性實例之記憶體元件之初始電阻值的累積頻率分佈的圖式。
圖8A及圖8B係圖解說明在對根據該實例及該比較性實例之記憶體元件執行寫入及抹除操作之後的電阻值的圖式。
1．．．記憶體元件
10．．．下部電極/第一電極
20．．．記憶體層
21．．．離子源層
22A．．．第一高電阻層
22B．．．第二高電阻層
30．．．上部電極/第二電極

Claims (9)

  1. 一種記憶體元件，其包括：一第一電極；一第二電極；及在該第一及該第二電極之間之一記憶體層，其中，(a)該記憶體層包括：(1)一離子源層，其包含碲(Te)、硫(S)及硒(Se)之硫族元素的至少一者及選自銅(Cu)、銀(Ag)、鋅(Zn)及鋯(Zr)之至少一金屬元素；及(2)兩個或多個高電阻層，其具有比該離子源層之電阻值高的一電阻值且相對於彼此具有不同的組合物；(b)藉由在跨該第一及該第二電極施加一第一電壓，金屬離子擴散至該等高電阻層中，藉此實現在該記憶體元件之一電特性中之一可偵測之變化；(c)藉由在跨該第一及該第二電極施加具有與該第一電壓不同之一極性之一第二電壓，該等金屬離子溶解於該離子源層中，並逆轉在該記憶體元件之該電特性中之變化；及(d)該兩個或多個高電阻層中之至多一者與該第一及該第二電極中之一者接觸。
  2. 如請求項1之記憶體元件，其中該兩個或兩個以上高電阻層之每一者係由包含稀土元素釔(Y)、鑭(La)、釹(Nd)、釤(Sm)、釓(Gd)、鋱(Tb)及鏑(Dy)之一群組中的 至少一元素之氧化物或氮化物或包含選自矽(Si)、鋁(Al)、鈦(Ti)及鉿(Hf)之一群組中的至少一元素之氧化物或氮化物製成。
  3. 如請求項1之記憶體元件，其中該兩個或兩個以上高電阻層包含與該第一電極接觸之一第一高電阻層及位於該第一高電阻層與該離子源層之間的一第二高電阻層。
  4. 如請求項3之記憶體元件，其中該第一高電阻層係由氧化釓(Gd-O)製成，且該第二高電阻層係由鋁(Al)或矽(Si)之氮化物或氧化物製成。
  5. 如請求項1之記憶體元件，其中當藉由施加該第一電壓至該第一電極及該第二電極而在該記憶體層中形成包含該金屬元素之一導電路徑時，一電阻值經改變。
  6. 如請求項1之記憶體元件，其中該離子源層包含鋁(Al)。
  7. 一種記憶體裝置，其包括：複數個記憶體元件，每一記憶體元件具有一第一電極、一第二電極及在該第一及該第二電極之間之一記憶體層；及一脈衝施加區段，其選擇性施加電壓或電流之一脈衝至該複數個記憶體元件；其中：(a)每一記憶體層包括：(1)一離子源層，其包含碲(Te)、硫(S)及硒(Se)之硫族元素的至少一者及選自銅(Cu)、銀(Ag)、鋅(Zn)及鋯(Zr)之至少一金屬元素；及 (2)兩個或多個高電阻層，其具有比該離子源層之電阻值高的一電阻值且相對於彼此具有不同組合物；(b)藉由在跨一記憶體元件之該第一及該第二電極施加一第一電壓，金屬離子擴散至該等高電阻層中，藉此實現在該記憶體元件之一電特性中之一可偵測之變化；(c)藉由在跨該記憶體元件之該第一及該第二電極施加具有與該第一電壓不同之一極性之一第二電壓，該等金屬離子溶解於該離子源層中，並逆轉在該記憶體元件之該電特性中之變化；及(d)該兩個或多個高電阻層中之至多一者與該第一及該第二電極中之一者接觸。
  8. 如請求項7之記憶體裝置，其中該記憶體層之該等層中之至少一者對所有該等記憶體元件係共同的。
  9. 如請求項8之記憶體裝置，其中該兩個或多個高電阻層對所有該等記憶體元件係共同的，且每一記憶體元件具有一唯一的(unique)第一電極、第二電極及離子源層。
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