TWI409883B - 圖案化金屬層之方法以及利用其之半導體元件製造方法 - Google Patents

圖案化金屬層之方法以及利用其之半導體元件製造方法 Download PDF

Info

Publication number
TWI409883B
TWI409883B TW099141227A TW99141227A TWI409883B TW I409883 B TWI409883 B TW I409883B TW 099141227 A TW099141227 A TW 099141227A TW 99141227 A TW99141227 A TW 99141227A TW I409883 B TWI409883 B TW I409883B
Authority
TW
Taiwan
Prior art keywords
layer
conductive polymer
metal layer
metal
polymer pattern
Prior art date
Application number
TW099141227A
Other languages
English (en)
Other versions
TW201222670A (en
Inventor
Sunghui Huang
Weichou Lan
Chiachun Yeh
Tedhong Shinn
Original Assignee
E Ink Holdings Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by E Ink Holdings Inc filed Critical E Ink Holdings Inc
Priority to TW099141227A priority Critical patent/TWI409883B/zh
Priority to CN201010597938.8A priority patent/CN102477578B/zh
Priority to US13/024,335 priority patent/US8314020B2/en
Publication of TW201222670A publication Critical patent/TW201222670A/zh
Application granted granted Critical
Publication of TWI409883B publication Critical patent/TWI409883B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25F—PROCESSES FOR THE ELECTROLYTIC REMOVAL OF MATERIALS FROM OBJECTS; APPARATUS THEREFOR
    • C25F5/00—Electrolytic stripping of metallic layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1292—Multistep manufacturing methods using liquid deposition, e.g. printing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Electrochemistry (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Thin Film Transistor (AREA)

Description

圖案化金屬層之方法以及利用其之半導體元件製造方法
本發明是有關於一種圖案化金屬層之方法，且特別是有關於一種在金屬氧化物層上圖案化金屬層的方法。
蝕刻技術廣泛地被應用在半導體製程、微機電、顯示器以及其他電子裝置的製造過程中。傳統上，蝕刻技術可大致分為濕式蝕刻以及乾式蝕刻。針對不同的材料及特徵尺寸，製造者選擇不同的蝕刻方式。
濕式蝕刻主要是利用化學反應原理，使用化學蝕刻液與所欲蝕刻的層別進行反應，而將其溶解。因此，濕式蝕刻具有低製程成本的優勢。但是，濕式蝕刻的本質為等方向性蝕刻，導致其尚難應用在具有大的高寬比(aspect ratio)的結構中。此外，在濕式蝕刻中，所欲蝕刻的層別與相鄰的其他層別之間必須具有不同的化學性質，否則蝕刻液在進行蝕刻時，便會損害其他的層別或結構。
乾式蝕刻通常是利用粒子或離子轟擊的原理，常用的乾式蝕刻包括電漿蝕刻及反應性離子蝕刻等。乾式蝕刻可以完成大高寬比(aspect ratio)的蝕刻結構，因此常被應用在半導體製程中。例如，在介電層中形成通孔通常使用乾式蝕刻。但是，為了得到較佳的蝕刻輪廓以及蝕刻均勻性，在所欲蝕刻層別的下方必須存在有蝕刻停止層，否則其蝕刻輪廓以及蝕刻均勻性並不理想。
在某些結構中，無法使用上述習知的蝕刻技術。例如，在金屬層的下方存有具有半導體性質之一金屬氧化物層的結構中，若欲利用傳統的蝕刻技術對金屬層進行蝕刻，便很難達成目的。詳言之，因金屬層與其下之金屬氧化物層的化學性質接近，若使用濕式蝕刻法來進行金屬層的蝕刻，在接近蝕刻終點時，蝕刻液會一併損害其下方的金屬氧化物層。因此，常造成最終所形成的半導體元件的電性表現不佳。反之，若使用乾式蝕刻，也有類似的問題。
有鑑於此，目前仍亟需一種可以克服上述問題的嶄新的蝕刻方法，以圖案化金屬層。
本發明之一態樣係提供一種圖案化金屬層之方法，俾能突破習知技術之乾式蝕刻法及濕式蝕刻法的限制。
根據本發明之一實施方式，此圖案化金屬層之方法包含以下步驟。提供一基材，此基材表面具有一金屬層。在金屬層上形成一導電高分子圖案層，此金屬層之一部分由導電高分子圖案層露出。將形成有導電高分子圖案層之基材置入一電解槽中，讓露出的金屬層接觸電解槽中的電解液，電解槽的陽極電性連接導電高分子圖案層，電解槽的陰極接觸電解液。隨後，提供一電位差於電解槽的陽極與該極間，以進行一氧化還原反應，讓露出部分的金屬層溶解於電解液中。
根據本發明一實施例，上述之方法更包含以下步驟：於提供電位差後，移除基材上的導電高分子圖案層。
根據本發明一實施例，上述之金屬層包含鉬、鉻、鎳、鋁、釹或上述之組合。
根據本發明一實施例，上述之形成導電高分子圖案層的步驟包含：形成一感光性導電高分子層於該金屬層上；以及對該感光性導電高分子層進行曝光顯影，以形成該導電高分子圖案層。
根據本發明一實施例，上述之形成該導電高分子圖案層的方法包含網板印刷法。。
根據本發明一實施例，上述之電解液包含至少一硫酸、鹽酸、磷酸或氫氟酸。
根據本發明一實施例，上述之電位差為約5伏特至約30伏特。
本發明之另一態樣係提供一種在金屬氧化物層上圖案化金屬層之方法，俾能確保金屬氧化物層原有的物理及化學性質。
根據本發明之一實施方式，上述之在圖案化金屬層之方法包含以下步驟。提供一基材，此基材表面具有一金屬氧化物層。形成一金屬層覆蓋金屬氧化物層。在金屬層上形成一導電高分子圖案層，其中金屬層的一部分由導電高分子圖案層露出。將形成有導電高分子圖案層之基材置入一電解槽中，讓露出部分的金屬層接觸電解槽之電解液，電解槽之陽極電性連接導電高分子圖案層，電解槽之陰極接觸電解液。在電解槽之陽極與陰極間提供一電位差，以進行一氧化還原反應，讓露出部分的金屬層溶解於電解液中，並暴露出金屬氧化物層。
根據本發明一實施例，上述之金屬氧化物層包含氧化銦、氧化鎵、氧化鋅、氧化銦鎵、氧化鋅鎵、氧化銦鋅或上述之組合。
本發明之又一態樣係提供一種半導體元件之製造方法，俾能改善半導體元件的電性表現。
根據本發明之一實施方式，此半導體元件製造方法包含以下步驟。在一基板上形成一閘電極。形成一閘介電層覆蓋閘電極以及基板。形成一圖案化之金屬氧化物層於閘介電層上，其中該金屬氧化物層大致位於閘電極上方。形成一金屬層覆蓋金屬氧化物層以及閘介電層。在金屬層上形成一導電高分子圖案層，其中金屬層之一部分由導電高分子圖案層露出，其中露出部分的金屬層位於金屬層與金屬氧化物層重疊處。將形成有導電高分子圖案層之基材置入一電解槽中，讓露出之金屬層接觸電解槽之電解液，電解槽的陽極電性連接導電高分子圖案層，電解的陰極接觸電解液。在電解槽的陽極與陰極之間提供一電位差，以進行一氧化還原反應，讓露出的金屬層溶解在電解液中，並暴露出下方的金屬氧化物層。
為了使本揭示內容的敘述更加詳盡與完備，下文針對了本發明的實施態樣與具體實施例提出了說明性的描述；但這並非實施或運用本發明具體實施例的唯一形式。實施方式中涵蓋了多個具體實施例的特徵以及用以建構與操作這些具體實施例的方法步驟與其順序。然而，亦可利用其他具體實施例來達成相同或均等的功能與步驟順序。此外，以下所揭露的各實施例，在有益的情形下可相互組合或取代，也可在一實施例中附加其他的實施例，而無須進一步的記載或說明。
本發明之一態樣，係揭露一種圖案化金屬層的方法。
第1圖繪示本發明一實施方式之圖案化金屬層方法100的流程圖。第2A-2E圖係繪示方法100中各製程階段的剖面示意圖。
在步驟110中，提供基材210。基材210的表面具有金屬層220，如第2A圖所示。金屬層220可為多層的金屬所組成，例如為一鋁層以及一釹層堆疊而成(Al/Nd)，或者金屬層220可具有一鋁層夾置於兩鉬層之間的三明治結構(Mo/Al/Mo)。金屬層220也可為單一層的結構，其可由單一種金屬或金屬合金所製成。在一實施方式中，金屬層220可包含鉬、鉻、鎳、鋁、釹或上述之組合，並可藉由例如為濺鍍、蒸鍍或其他氣相沉積方法來形成金屬層220。金屬層220的厚度並無特殊限制，例如可為100 nm至約1000 nm。
在一實施方式中，基材210包括具有半導體材料性質之一金屬氧化物層212，而金屬層220覆蓋金屬氧化物層212，如第2A圖所示。在此實施方式中，基材210上預先形成金屬氧化物層212，然後再形成金屬層220。金屬氧化物層212可具有特定圖案，其材料包括但不限於氧化銦、氧化鎵、氧化鋅、氧化銦鎵、氧化鋅鎵、氧化銦鋅或上述之組合。
在步驟120中，形成一導電高分子圖案層230於金屬層220上，導電高分子圖案層230露出金屬層220的一部分，如第2B圖所示。具體而言，導電高分子圖案層230具有至少一開口232，以露出一部分的金屬層220。導電高分子圖案層230可例如為導電高分子所製成，其具有低的電阻率，例如導電高分子的電阻率可小於或等於0.1 Ω‧cm。換言之，導電高分子圖案層230具有良好的導電性。導電高分子圖案層230的厚度會影響其導電性。若厚度太薄，導電高分子圖案層230的導電性可能不夠，將不利於後續製程。若厚度太厚，將使開口232的深度增加而導致開口232內的質量傳輸速率趨緩，可能增加後續製程所須的時間。因此，導電高分子圖案層230的厚度可例如為約0.5 μm至約3 μm。
導電高分子的材料種類可為利用共軛雙鍵(conjugated double bond)的非定域特性而形成的高分子聚合物。例如，聚乙炔(polyacetylene)、聚對苯硫醚(poly(p-phenylene sulfide))、聚對亞苯基(poly(p-phenylene))、聚對苯乙炔(poly(p-phenylene vinylene))、聚噻吩(polythiophene)、聚硫苯烴(poly(thienylene vinylene)、聚3,4-乙撐二氧噻吩(poly(3,4-ethylenedioxythiophene)、聚苯胺(polyaniline)、聚吡咯(polypyrrole)、聚4-苯乙烯磺酸鈉(poly(styrenesulfonate，PEDOT：PSS)或3-己基噻吩-3-噻吩-乙烷-甲基丙烯酸脂共聚物(3-hexyl-thiophene-3thiophene-ethane-methcylate copolymer)。導電高分子圖案層230亦可包含諸如碳粉、石墨或金屬顆粒等導電顆粒子以增加其導電性，導電顆粒在導電高分子圖案層230中的重量百分率可為約10%至約80%。當然導電高分子的材質不限定於上述成分，本發明亦可選用其他市售配方成分的導電光阻產品來應用。
在一實施方式中，可以使用具有感光性之一導電高分子材料來形成上述的導電高分子圖案層230。具體而言，可先在金屬層220上形成感光性導電高分子層，接著對感光性導電高分子層進行曝光，而在感光性導電高分子層上形成一曝光區域及一未曝光區域。隨後，對已曝光的感光性導電高分子層進行顯影步驟，來移除未曝光區之的感光性導電高分子層而形成開口232。換言之，感光性導電高分子層可為一負型光阻。在一實施例中，感光性導電高分子材料可包含有導電樹脂、溶劑和感光物質(sensitizer)，例如導電樹脂可以是3-己基賽吩-3-賽吩-乙烷-甲基丙烯酸脂共聚物(3-hexyl-thiophene-3thiophene-ethane-methcylate copolymer)，溶劑可用氯化金的乙醯亞硝酸(aceto-nitrile solution of gold chloride)溶液，感光物質則可為氯化金(gold chloride)等。
在另一實施方式中，可利用網板印刷來形成導電高分子圖案層230，而不需使用黃光製程。簡言之，可使用網板印刷形成一層具有圖案的導電高分子溶液於金屬層220上，然後再乾燥導電高分子溶液層，而形成導電高分子圖案層230。
在步驟130中，將形成有導電高分子圖案層230之基材210置入電解槽240中，如第2C圖所示。電解槽240包含電解液242、陽極244以及陰極246。電解槽240之陽極244電性連接導電高分子圖案層230，電解槽240之陰極246接觸電解液242。電解液242與露出部分的金屬層220接觸，金屬層220被導電高分子圖案層230覆蓋的部分則無法與電解液242接觸。電解液242可為包含酸的水溶液，酸可例如為硫酸、鹽酸、磷酸或氫氟酸，當然其他用於電解金屬之商品化電解液亦可應用於本發明中。
在步驟140中，在陽極244與陰極246之間提供一電位差248，以進行氧化還原反應，而移除露出的金屬層220部分，如第2D圖所示。在此步驟中，陽極244電性連接於導電高分子圖案層230，且導電高分子圖案層230接觸金屬層220。因此，電流由陽極244經導電高分子圖案層230而傳遞至金屬層220。在存在電位差的情況下，露出於導電高分子圖案層230的金屬層220部分將發生氧化反應，而成為金屬離子，並溶解在電解液242中，因此移除露出的金屬層220部分。上述氧化反應可以如下化學式(1)表示：
M→ M+ +e- 　化學式(1)
其中M代表金屬原子；M+ 代表金屬離子；e- 代表電子。
被導電高分子圖案層230覆蓋的金屬層220部分，並未與電解液242接觸，因此不會被氧化成金屬離子。換言之，露出於導電高分子圖案層230的金屬層220部分將溶解在電解液242中；反之，金屬層220被導電高分子圖案層230覆蓋的部分，並沒有與電解液接觸，所以不會發生電解現象。因此，導電高分子圖案層230的圖案形狀可以轉移到金屬層220，而將金屬層220圖案化。
在金屬層220進行氧化反應之同時，陰極246將發生還原反應。陰極246與電解液242接觸，並提供電子給電解液242，而將其中的陰離子還原。還原反應可以如下化學式(2)表示：
2II+ +2e- → H2 　化學式(2)
其中H+ 代表氫離子；H2 代表氫分子；e- 代表電子。
根據上述還原反應，陰極246會產生氫氣。因此，根據本發明之實施例，電解槽240可包含有一排氣口249，用以收集氫氣。
在上述提供電位差的步驟中，電位差可例如為約1伏特至約100伏特，依不同的導電高分子圖案層材料與金屬層材料而定。一般而言，電位差可例如為約5伏特至約30伏特。
在基材210上包括有金屬氧化物層212的實施方式中，移除露出的金屬層220部分將使其下的金屬氧化物層212暴露出來。但是，因為金屬氧化物層212不具導電性，所以金屬氧化物層212在進行步驟140的過程中不會發生電解反應。所以，在步驟140的電解過程中，金屬氧化物層212不會因為進行圖案化金屬層220而被破壞，而能保有其應有的半導體特性。亦即，根據本發明之實施方式，可以確保金屬氧化物層212在電子元件中的電性表現。
在習知技術中，常使用濕蝕刻法或乾蝕刻法來圖案化金屬層。但是，當金屬層下方存在有金屬氧化物層時，因為金屬層與金屬氧化物層的化學性質接近，在濕蝕刻金屬層時會伴隨發生損害金屬氧化物層的情況。舉例而言，當金屬氧化物層的材料為氧化銦、氧化鎵、氧化鋅、氧化銦鎵、氧化鋅鎵、氧化銦鋅時，習知的濕蝕刻法或乾蝕刻法將會嚴重破壞金屬氧化物層原本的特性，而導致最終半導體元件的性能不佳。因此，相較於習知，本案揭露的實施方式，可以改善習知技術的缺點。
在完成步驟140後，可非必要性地進行步驟150，移除基材210上的導電高分子圖案層230，如第2E圖所示。移除基材210上的導電高分子圖案層230方法可例如為濕式剝離法或電漿蝕刻法。若使用濕式剝離法，其剝離液(stripper)可例如為TOK105TM 或TOK 106TM (TOKYO OHKA KOGYO Co.,Ltd,Japan；東京應化工業株式會社，日本)。若使用電漿蝕刻法，可使用例如氧電漿(O2 plasma)或六氟化硫電漿(SF6 plasma)來移除導電高分子圖案層230。
本發明之另一態樣係提供一種半導體元件之製造方法。第3圖繪示本發明一實施方式之半導體元件製造方法300的流程圖。第4A-4F圖係繪示方法300中各製程階段的剖面示意圖。
在步驟310中，在基板410上形成一閘電極420，如第4A圖所示。基材410可例如為玻璃或其他具可撓性之塑膠所製成。閘電極420可例如為鋁、銅、銀或其他導電性佳的金屬所製成。閘電極420可藉由薄膜沉積、黃光以及蝕刻等步驟而形成，其為本領域技術人員所習知。
在步驟320中，形成一閘介電層430覆蓋閘電極420以及基板410，如第4B圖所示。閘介電層430的材料可例如為氮化矽或氧化矽。
在步驟330中，形成圖案化之金屬氧化物層440於閘介電層430上，如第4C圖所示。金屬氧化物層440具有特定圖案，其大致位於閘電極420上方。金屬氧化物層440的面積可大於或小於閘電極420的面積。金屬氧化物層440的材料包括但不限於氧化銦、氧化鎵、氧化鋅、氧化銦鎵、氧化鋅鎵、氧化銦鋅或上述之組合。
在步驟340中，形成一金屬層450覆蓋金屬氧化物層440以及閘介電層430，如第4D圖所示。金屬層450可為多層的金屬所組成，例如為一鋁層以及一釹層堆疊而成(Al/Nd)，或者金屬層450可為一鋁層夾置於兩鉬層之間的三明治結構(Mo/Al/Mo)。金屬層450也可為單一層的結構，其可由單一種金屬或金屬合金所製成。在一實施方式中，金屬層450可包含鉬、鉻、鎳、鋁、釹或上述之組合，並可藉由例如為濺鍍、蒸鍍或其他氣相沉積方法來形成金屬層450。
在步驟350中，形成一導電高分子圖案層460於金屬層450上，如第4E圖所示。導電高分子圖案層460露出金屬層450的一部分。具體而言，導電高分子圖案層460具有一開口462，其位於金屬層450與金屬氧化物層440重疊處之上方，因此開口462中的金屬層得以曝露出。導電高分子圖案層460的形成方法可與上述方法100的步驟120相似。
在步驟360中，將形成有導電高分子圖案層460之基材410置入一電解槽中，電解槽可如上述第2C圖所示。步驟360可與上述方法100的步驟130相似。簡言之，露出的金屬層450與電解槽內的電解液接觸。電解槽的陽極電性連接導電高分子圖案層460，電解槽的陰極接觸電解液。
在步驟370中，在電解槽的陽極與陰極間提供一電位差，以進行一氧化還原反應，而移除開口462中露出的金屬層450。步驟370可與上述方法100的步驟140相似，使露出的金屬層450溶解在電解液中。因此，金屬層下方的金屬氧化物層440將會暴露出來。換言之，在本步驟中將完成金屬層450的圖案化。更具體地說，此步驟可形成半導體元件中的汲極/源極。在金屬層450進行氧化反應之同時，陰極將發生還原反應並產生氫氣。
在步驟380中，移除基材上的導電高分子圖案層460，而形成半導體元件400，如第4F圖所示。半導體元件400可例如為一金屬氧化物半導體電晶體(MOS transistor)。步驟380可與上述方法100的步驟150相似，於此不再重述。
雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100．．．方法
110、120、130、140、150．．．步驟
210．．．基材
212．．．金屬氧化物層
220．．．金屬層
230．．．導電高分子圖案層
232．．．開口
240．．．電解槽
242．．．電解液
244．．．陽極
246．．．陰極
248．．．電位差
300．．．方法
310、320、330、340、350、360、370、380．．．步驟
410．．．基板
420．．．閘電極
430．．．閘介電層
440．．．金屬氧化物層
450．．．金屬層
460．．．導電高分子圖案層
462．．．開口
為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：
第1圖繪示本發明一實施方式之圖案化金屬層方法的流程圖。
第2A-2E圖係本發明一實施方式之各製程階段的剖面示意圖。
第3圖繪示本發明一實施方式之半導體元件製造方法300的流程圖。
第4A-4F圖係繪示方法300中各製程階段的剖面示意圖。
100．．．方法
110,120,130,140,150．．．步驟

Claims (10)

  1. 一種圖案化金屬層之方法，包含：提供一基材，其表面具有一金屬層；形成一導電高分子圖案層於該金屬層上，其中該導電高分子圖案層露出該金屬層之一部分；將形成有該導電高分子圖案層之基材置入一電解槽中，讓該露出部分的金屬層接觸該電解槽之電解液，其中該電解槽之一陽極電性連接該導電高分子圖案層，且該電解槽之一陰極接觸該電解液；以及提供一電位差於該陽極與該陰極間，以進行一氧化還原反應，讓該露出部分的金屬層溶解於該電解液中。
  2. 如請求項1所述之方法，更包含：於提供該電位差之後，移除該基材上的該導電高分子圖案層。
  3. 如請求項1所述之方法，其中該金屬層包含鉬、鉻、鎳、鋁、釹或上述之組合。
  4. 如請求項1所述之方法，其中形成該導電高分子圖案層之步驟包含：形成一感光性導電高分子層於該金屬層上；以及對該感光性導電高分子層進行曝光顯影，以形成該導電高分子圖案層。
  5. 如請求項1所述之方法，其中形成該導電高分子圖案層的方法包含網板印刷法。
  6. 如請求項1所述之方法，其中該電解液包含至少一酸，該酸為硫酸、鹽酸、磷酸或氫氟酸。
  7. 如請求項1所述之方法，其中該電位差為約5伏特至約30伏特。
  8. 一種在金屬氧化物層上圖案化金屬層之方法，包含：提供一基材，其表面具有一金屬氧化物層；形成一金屬層覆蓋該金屬氧化物層；形成一導電高分子圖案層於該金屬層上，其中該導電高分子圖案層露出該金屬層之一部分；將形成有該導電高分子圖案層之基材置入一電解槽中，讓該露出部分的金屬層接觸該電解槽之電解液，其中該電解槽之一陽極電性連接該導電高分子圖案層，且該電解槽之一陰極接觸該電解液；以及提供一電位差於該陽極與該陰極間，以進行一氧化還原反應，讓該露出部分的金屬層溶解於該電解液中，以暴露出該金屬氧化物層。
  9. 如請求項8所述之方法，其中該金屬氧化物層包含氧化銦、氧化鎵、氧化鋅、氧化銦鎵、氧化鋅鎵、氧化銦鋅或上述之組合。
  10. 一種半導體元件之製造方法，包含：在一基板上形成一閘電極；形成一閘介電層覆蓋該閘電極以及該基板；形成一圖案化之金屬氧化物層於該閘介電層上，其中該金屬氧化物層大致位於該閘電極上方；形成一金屬層覆蓋該金屬氧化物層以及該閘介電層；形成一導電高分子圖案層於該金屬層上，其中該導電高分子圖案層露出該金屬層之一部分，該露出部分位於該金屬層與該金屬氧化物層重疊處；將形成有該導電高分子圖案層之基材置入一電解槽中，讓該露出部分之金屬層接觸該電解槽之電解液，其中該電解槽之一陽極電性連接該導電高分子圖案層，且該電解槽之一陰極接觸該電解液；以及提供一電位差於該陽極與該陰極間，以進行一氧化還原反應，讓該露出部分之金屬層溶解於該電解液中，以暴露出該金屬氧化物層。
TW099141227A 2010-11-29 2010-11-29 圖案化金屬層之方法以及利用其之半導體元件製造方法 TWI409883B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW099141227A TWI409883B (zh) 2010-11-29 2010-11-29 圖案化金屬層之方法以及利用其之半導體元件製造方法
CN201010597938.8A CN102477578B (zh) 2010-11-29 2010-12-20 图案化金属层的方法以及利用其的半导体器件制造方法
US13/024,335 US8314020B2 (en) 2010-11-29 2011-02-10 Method for patterning a metal layer and method for manufacturing semiconductor devices by using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW099141227A TWI409883B (zh) 2010-11-29 2010-11-29 圖案化金屬層之方法以及利用其之半導體元件製造方法

Publications (2)

Publication Number Publication Date
TW201222670A TW201222670A (en) 2012-06-01
TWI409883B true TWI409883B (zh) 2013-09-21

Family

ID=46090354

Family Applications (1)

Application Number Title Priority Date Filing Date
TW099141227A TWI409883B (zh) 2010-11-29 2010-11-29 圖案化金屬層之方法以及利用其之半導體元件製造方法

Country Status (3)

Country Link
US (1) US8314020B2 (zh)
CN (1) CN102477578B (zh)
TW (1) TWI409883B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9150980B2 (en) * 2013-08-08 2015-10-06 The Boeing Company Method of removing a metal detail from a substrate
CN105493206A (zh) * 2013-09-02 2016-04-13 东丽株式会社 经图案化的导电层合体及其制造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5756372A (en) * 1994-05-27 1998-05-26 Hitachi, Ltd. Method of making liquid crystal display
EP1436818B1 (en) * 2001-09-14 2007-06-13 Acreo AB Process relating to polymers
EP1897973A1 (en) * 2006-09-07 2008-03-12 Enthone, Inc. Deposition of conductive polymer and metallization of non-conductive substrates
US20080102608A1 (en) * 2006-10-30 2008-05-01 Nitto Denko Corporation Producing method of wired circuit board
US20080105870A1 (en) * 2006-11-07 2008-05-08 Cbrite Inc. Two-terminal switching devices and their methods of fabrication
US20080142894A1 (en) * 2005-01-27 2008-06-19 International Business Machines Corporation Gate stack engineering by electrochemical processing utilizing through-gate-dielectric current flow

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN2520265Y (zh) * 2002-01-22 2002-11-13 贵州天义电器有限责任公司 具有开关信号转换装置的转向信号闪光器
CN2614825Y (zh) * 2002-10-28 2004-05-12 徐小羚 采用高频变压器的金属电刻蚀印字机
JP4332736B2 (ja) * 2005-02-18 2009-09-16 セイコーエプソン株式会社 配線基板の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5756372A (en) * 1994-05-27 1998-05-26 Hitachi, Ltd. Method of making liquid crystal display
EP1436818B1 (en) * 2001-09-14 2007-06-13 Acreo AB Process relating to polymers
US20080142894A1 (en) * 2005-01-27 2008-06-19 International Business Machines Corporation Gate stack engineering by electrochemical processing utilizing through-gate-dielectric current flow
EP1897973A1 (en) * 2006-09-07 2008-03-12 Enthone, Inc. Deposition of conductive polymer and metallization of non-conductive substrates
US20080102608A1 (en) * 2006-10-30 2008-05-01 Nitto Denko Corporation Producing method of wired circuit board
US20080105870A1 (en) * 2006-11-07 2008-05-08 Cbrite Inc. Two-terminal switching devices and their methods of fabrication

Also Published As

Publication number Publication date
US20120135588A1 (en) 2012-05-31
US8314020B2 (en) 2012-11-20
CN102477578B (zh) 2014-12-31
CN102477578A (zh) 2012-05-30
TW201222670A (en) 2012-06-01

Similar Documents

Publication Publication Date Title
TWI292633B (zh)
US7429823B2 (en) Organic semiconductor device
JP6200004B2 (ja) 透明導電積層体、透明導電積層体を含む透明電極、および透明導電積層体の製造方法｛ｔｒａｎｓｐａｒｅｎｔｃｏｎｄｕｃｔｉｖｅｌａｍｉｎａｔｅ、ｔｒａｎｓｐａｒｅｎｔｅｌｅｃｔｒｏｄｅｃｏｍｐｒｉｎｓｉｎｇｔｒａｎｓｐａｒｅｎｔｃｏｎｄｕｃｔｉｖｅｌａｍｉｎａｔｅ、ａｎｄｍａｎｕｆａｃｔｕｒｉｎｇｆｏｒｔｒａｎｓｐａｒｅｎｔｃｏｎｄｕｃｔｉｖｅｌａｍｉｎａｔｅ｝
EP2355139A1 (en) Thin film transistor manufacturing method, thin film transistor, and electronic device
US20100214719A1 (en) Capacitor and method of manufacturing the same
CN107946342B (zh) 柔性显示基板及其制作方法、显示装置
JP2011107476A (ja) 電子デバイスの製造方法
WO2017020481A1 (zh) 电极结构和有机发光单元及其制造方法
JP2006165584A (ja) 有機薄膜トランジスタの製造方法、有機薄膜トランジスタ及び表示素子
KR101922915B1 (ko) 평판표시장치용 어레이기판 및 이의 제조방법
CN109192886B (zh) 一种显示基板及其制作方法、显示面板及显示装置
CN105247696A (zh) 制造有机电子装置的方法及有机电子装置
JP5988564B2 (ja) 有機薄膜トランジスタの製造方法及び該方法で製造された有機薄膜トランジスタ
TWI409883B (zh) 圖案化金屬層之方法以及利用其之半導體元件製造方法
CN112002636A (zh) 阵列基板、其制备方法以及显示面板
CN111293080B (zh) 显示面板的制备方法及显示面板
KR100590579B1 (ko) 탄소나노튜브 에미터를 구비한 전계방출소자의 제조방법
WO2022077708A1 (zh) 显示面板及其制作方法
CN106784313A (zh) 有机薄膜晶体管及其制备方法
WO2012057195A1 (ja) 積層構造のソース・ドレイン電極を有する有機薄膜トランジスタ
JP5988565B2 (ja) 電荷注入特性が高い有機薄膜トランジスタ
JP5870502B2 (ja) 有機半導体素子およびその製造方法
CN107369651B (zh) 互补场效应晶体管及其制备方法和像素电路
CN102751448B (zh) 半导体元件及其制造方法
KR100511258B1 (ko) 전계방출소자 및 그의 제조방법