CN102477578A - 图案化金属层的方法以及利用其的半导体器件制造方法 - Google Patents

图案化金属层的方法以及利用其的半导体器件制造方法 Download PDF

Info

Publication number
CN102477578A
CN102477578A CN2010105979388A CN201010597938A CN102477578A CN 102477578 A CN102477578 A CN 102477578A CN 2010105979388 A CN2010105979388 A CN 2010105979388A CN 201010597938 A CN201010597938 A CN 201010597938A CN 102477578 A CN102477578 A CN 102477578A
Authority
CN
China
Prior art keywords
layer
conducting polymer
metal
metal level
electrolyzer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2010105979388A
Other languages
English (en)
Other versions
CN102477578B (zh
Inventor
黄松辉
蓝纬洲
叶佳俊
辛哲宏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
E Ink Holdings Inc
Original Assignee
E Ink Holdings Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by E Ink Holdings Inc filed Critical E Ink Holdings Inc
Publication of CN102477578A publication Critical patent/CN102477578A/zh
Application granted granted Critical
Publication of CN102477578B publication Critical patent/CN102477578B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25F—PROCESSES FOR THE ELECTROLYTIC REMOVAL OF MATERIALS FROM OBJECTS; APPARATUS THEREFOR
    • C25F5/00—Electrolytic stripping of metallic layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1292—Multistep manufacturing methods using liquid deposition, e.g. printing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Electrochemistry (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明揭露一种图案化金属层的方法，其包含以下步骤。提供一基材，此基材表面具有一金属层。在金属层上形成一导电高分子图案层，此金属层的一部分由导电高分子图案层露出。将形成有导电高分子图案层的基材置入一电解槽中，让露出的金属层接触电解槽中的电解液，电解槽的阳极电性连接导电高分子图案层，电解槽的阴极接触电解液。随后，在电解槽的阳极与该阴极之间提供一电位差，以进行一电解反应，让露出部分的金属层溶解于电解液中。本发明还揭露了一种利用上述方法的半导体器件制造方法。

Description

图案化金属层的方法以及利用其的半导体器件制造方法
技术领域
本发明是有关于一种图案化金属层的方法，且特别是有关于一种在金属氧化物层上图案化金属层的方法。
背景技术
蚀刻技术广泛地被应用在半导体工艺、微机电、显示器以及其它电子装置的制造过程中。传统上，蚀刻技术可大致分为湿式蚀刻以及干式蚀刻。针对不同的材料及特征尺寸，制造者选择不同的蚀刻方式。
湿式蚀刻主要是利用化学反应原理，使用化学蚀刻液与所欲蚀刻的层别进行反应，而将其溶解。因此，湿式蚀刻具有低工艺成本的优势。但是，湿式蚀刻的本质为等方向性蚀刻，导致其尚难应用在具有大的高宽比(aspect ratio)的结构中。此外，在湿式蚀刻中，所欲蚀刻的层别与相邻的其它层别之间必须具有不同的化学性质，否则蚀刻液在进行蚀刻时，便会损害其它的层别或结构。
干式蚀刻通常是利用粒子或离子轰击的原理，常用的干式蚀刻包括等离子蚀刻及反应性离子蚀刻等。干式蚀刻可以完成大高宽比(aspect ratio)的蚀刻结构，因此常被应用在半导体工艺中。例如，在介电层中形成通孔通常使用干式蚀刻。但是，为了得到较佳的蚀刻轮廓以及蚀刻均匀性，在所欲蚀刻层别的下方必须存在有蚀刻停止层，否则其蚀刻轮廓以及蚀刻均匀性并不理想。
在某些结构中，无法使用上述已知的蚀刻技术。例如，在金属层的下方存有具有半导体性质的一金属氧化物层的结构中，若欲利用传统的蚀刻技术对金属层进行蚀刻，便很难达成目的。详言之，因金属层与其下的金属氧化物层的化学性质接近，若使用湿式蚀刻法来进行金属层的蚀刻，在接近蚀刻终点时，蚀刻液会一并损害其下方的金属氧化物层。因此，常造成最终所形成的半导体器件的电性表现不佳。反之，若使用干式蚀刻，也有类似的问题。
有鉴于此，目前仍亟需一种可以克服上述问题的崭新的蚀刻方法，以图案化金属层。
发明内容
本发明的一目的在于提供一种图案化金属层的方法，以能突破以知技术的干式蚀刻法及湿式蚀刻法的限制。
根据本发明的一实施方式，此图案化金属层的方法包含以下步骤。提供一基材，此基材表面具有一金属层。在金属层上形成一导电高分子图案层，此金属层的一部分由导电高分子图案层露出。将形成有导电高分子图案层的基材置入一电解槽中，让露出的金属层接触电解槽中的电解液，电解槽的阳极电性连接导电高分子图案层，电解槽的阴极接触电解液。随后，提供一电位差于电解槽的阳极与该极间，以进行一氧化还原反应，让露出部分的金属层溶解于电解液中。
根据本发明一实施例，上述的方法更包含以下步骤：于提供电位差后，移除基材上的导电高分子图案层。
根据本发明一实施例，上述的金属层包含钼、铬、镍、铝、钕或上述的组合。
根据本发明一实施例，上述的形成导电高分子图案层的步骤包含：形成一感旋光性导电高分子层于该金属层上；以及对该感旋光性导电高分子层进行曝光显影，以形成该导电高分子图案层。
根据本发明一实施例，上述的形成该导电高分子图案层的方法包含网板印刷法。
根据本发明一实施例，上述的电解液包含至少一硫酸、盐酸、磷酸或氢氟酸。
根据本发明一实施例，上述的电位差为约5伏特至约30伏特。
本发明的另一目的在于提供一种在金属氧化物层上图案化金属层的方法，以能确保金属氧化物层原有的物理及化学性质。
根据本发明的一实施方式，上述的在图案化金属层的方法包含以下步骤。提供一基材，此基材表面具有一金属氧化物层。形成一金属层覆盖金属氧化物层。在金属层上形成一导电高分子图案层，其中金属层的一部分由导电高分子图案层露出。将形成有导电高分子图案层的基材置入一电解槽中，让露出部分的金属层接触电解槽的电解液，电解槽的阳极电性连接导电高分子图案层，电解槽的阴极接触电解液。在电解槽的阳极与阴极间提供一电位差，以进行一氧化还原反应，让露出部分的金属层溶解于电解液中，并暴露出金属氧化物层。
根据本发明一实施例，上述的金属氧化物层包含氧化铟、氧化镓、氧化锌、氧化铟镓、氧化锌镓、氧化铟锌或上述的组合。
本发明的又一目的在于提供一种半导体器件的制造方法，以能改善半导体器件的电性表现。
根据本发明的一实施方式，此半导体器件制造方法包含以下步骤。在一基板上形成一栅电极。形成一栅介电层覆盖栅电极以及基板。形成一图案化的金属氧化物层于栅介电层上，其中该金属氧化物层大致位于栅电极上方。形成一金属层覆盖金属氧化物层以及栅介电层。在金属层上形成一导电高分子图案层，其中金属层的一部分由导电高分子图案层露出，其中露出部分的金属层位于金属层与金属氧化物层重迭处。将形成有导电高分子图案层的基材置入一电解槽中，让露出的金属层接触电解槽的电解液，电解槽的阳极电性连接导电高分子图案层，电解的阴极接触电解液。在电解槽的阳极与阴极之间提供一电位差，以进行一氧化还原反应，让露出的金属层溶解在电解液中，并暴露出下方的金属氧化物层。
本发明的优点在于：本发明的方法可以改善已知技术的缺点，尤其是当金属层下方存在有金属氧化物层时，已知的湿蚀刻法或干蚀刻法将会严重破坏金属氧化物层原本的特性，而导致最终半导体器件的性能不佳，而本发明的方法则避免了这样的问题。
附图说明
为让本发明的上述和其它目的、特征、优点与实施例能更明显易懂，所附附图的说明如下：
图1绘示本发明一实施方式的图案化金属层方法的流程图；
图2A-2E是本发明一实施方式的各工艺阶段的剖面示意图；
图3绘示本发明一实施方式的半导体器件制造方法300的流程图；
图4A-4F是绘示方法300中各工艺阶段的剖面示意图；
其中，主要的符号说明
100：方法        110、120、130、140、150：步骤
210：基材        212金属氧化物层
220：金属层      230：导电高分子图案层
232：开口        240：电解槽
242：电解液      244：阳极
246：阴极        248：电位差
300：方法        310、320、330、340、350、360、370、380：步骤
410：基板        420：栅电极
430：栅介电层    440：金属氧化物层
450：金属层      460：导电高分子图案层
462：开口。
具体实施方式
为了使本揭示内容的叙述更加详尽与完备，下文针对了本发明的实施态样与具体实施例提出了说明性的描述；但这并非实施或运用本发明具体实施例的唯一形式。实施方式中涵盖了多个具体实施例的特征以及用以建构与操作这些具体实施例的方法步骤与其顺序。然而，亦可利用其它具体实施例来达成相同或均等的功能与步骤顺序。此外，以下所揭露的各实施例，在有益的情形下可相互组合或取代，也可在一实施例中附加其它的实施例，而无须进一步的记载或说明。
本发明的一态样，是揭露一种图案化金属层的方法。图1绘示本发明一实施方式的图案化金属层方法100的流程图。图2A-2E是绘示方法100中各工艺阶段的剖面示意图。
在步骤110中，提供基材210。基材210的表面具有金属层220，如图2A图所示。金属层220可为多层的金属所组成，例如为一铝层以及一钕层堆栈而成(Al/Nd)，或者金属层220可具有一铝层夹置于两钼层之间的三明治结构(Mo/Al/Mo)。金属层220也可为单一层的结构，其可由单一种金属或金属合金所制成。在一实施方式中，金属层220可包含钼、铬、镍、铝、钕或上述的组合，并可藉由例如为溅镀、蒸镀或其它气相沉积方法来形成金属层220。金属层220的厚度并无特殊限制，例如可为100nm至约1000nm。
在一实施方式中，基材210包括具有半导体材料性质的一金属氧化物层212，而金属层220覆盖金属氧化物层212，如图2A所示。在此实施方式中，基材210上预先形成金属氧化物层212，然后再形成金属层220。金属氧化物层212可具有特定图案，其材料包括但不限于氧化铟、氧化镓、氧化锌、氧化铟镓、氧化锌镓、氧化铟锌或上述的组合。
在步骤120中，形成一导电高分子图案层230于金属层220上，导电高分子图案层230露出金属层220的一部分，如图2B所示。具体而言，导电高分子图案层230具有至少一开口232，以露出一部分的金属层220。导电高分子图案层230可例如为导电高分子所制成，其具有低的电阻率，例如导电高分子的电阻率可小于或等于0.1Ω·cm。换言之，导电高分子图案层230具有良好的导电性。导电高分子图案层230的厚度会影响其导电性。若厚度太薄，导电高分子图案层230的导电性可能不够，将不利于后续工艺。若厚度太厚，将使开口232的深度增加而导致开口232内的质量传输速率趋缓，可能增加后续工艺所须的时间。因此，导电高分子图案层230的厚度可例如为约0.5μm至约3μm。
导电高分子的材料种类可为利用共轭双键(conjugated double bond)的非定域特性而形成的高分子聚合物。例如，聚乙炔(polyacetylene)、聚对苯硫醚(poly(p-phenylene sulfide))、聚对亚苯基(poly(p-phenylene))、聚对苯乙炔(poly(p-phenylene vinylene))、聚噻吩(polythiophene)、聚噻嗯乙炔(poly(thienylene vinylene))、聚3，4-乙撑二氧噻吩(poly(3，4-ethylenedioxythiophene)、聚苯胺(polyaniline)、聚吡咯(polypyrrole)、聚4-苯乙烯磺酸钠(poly(styrenesulfonate，PEDOT：PSS)或3-己基噻吩-3-噻吩-乙烷-甲基丙烯酸酯共聚物(3-hexyl-thiophene-3-thiophene-ethane-methacrylatecopolymer)。导电高分子图案层230亦可包含诸如碳粉、石墨或金属颗粒等导电颗粒子以增加其导电性，导电颗粒在导电高分子图案层230中的重量百分率可为约10％至约80％。当然导电高分子的材质不限定于上述成分，本发明亦可选用其它市售配方成分的导电光阻产品来应用。
在一实施方式中，可以使用具有感旋光性的一导电高分子材料来形成上述的导电高分子图案层230。具体而言，可先在金属层220上形成感旋光性导电高分子层，接着对感旋光性导电高分子层进行曝光，而在感旋光性导电高分子层上形成一曝光区域及一未曝光区域。随后，对已曝光的感旋光性导电高分子层进行显影步骤，来移除未曝光区的的感旋光性导电高分子层而形成开口232。换言之，感旋光性导电高分子层可为一负型光阻。在一实施例中，感旋光性导电高分子材料可包含有导电树脂、溶剂和感光物质(sensitizer)，例如导电树脂可以是3-己基噻吩-3-噻吩-乙烷-甲基丙烯酸酯共聚物(3-hexyl-thiophene-3-thiophene-ethane-methacrylate copolymer)，溶剂可用氯化金的乙腈(aceto-nitrile solution ofgold chloride)溶液，感光物质则可为氯化金(goldchloride)等。
在另一实施方式中，可利用网板印刷来形成导电高分子图案层230，而不需使用黄光工艺。简言之，可使用网板印刷形成一层具有图案的导电高分子溶液于金属层220上，然后再干燥导电高分子溶液层，而形成导电高分子图案层230。
在步骤130中，将形成有导电高分子图案层230的基材210置入电解槽240中，如图2C所示。电解槽240包含电解液242、阳极244以及阴极246。电解槽240的阳极244电性连接导电高分子图案层230，电解槽240的阴极246接触电解液242。电解液242与露出部分的金属层220接触，金属层220被导电高分子图案层230覆盖的部分则无法与电解液242接触。电解液242可为包含酸的水溶液，酸可例如为硫酸、盐酸、磷酸或氢氟酸，当然其它用于电解金属的商品化电解液亦可应用于本发明中。
在步骤140中，在阳极244与阴极246之间提供一电位差248，以进行氧化还原反应，而移除露出的金属层220部分，如图2D所示。在此步骤中，阳极244电性连接于导电高分子图案层230，且导电高分子图案层230接触金属层220。因此，电流由阳极244经导电高分子图案层230而传递至金属层220。在存在电位差的情况下，露出于导电高分子图案层230的金属层220部分将发生氧化反应，而成为金属离子，并溶解在电解液242中，因此移除露出的金属层220部分。上述氧化反应可以如下化学式(1)表示：
M→M++e-    化学式(1)
其中M代表金属原子；M+代表金属离子；e-代表电子。
被导电高分子图案层230覆盖的金属层220部分，并未与电解液242接触，因此不会被氧化成金属离子。换言之，露出于导电高分子图案层230的金属层220部分将溶解在电解液242中；反之，金属层220被导电高分子图案层230覆盖的部分，并没有与电解液接触，所以不会发生电解现象。因此，导电高分子图案层230的图案形状可以转移到金属层220，而将金属层220图案化。
在金属层220进行氧化反应之同时，阴极246将发生还原反应。阴极246与电解液242接触，并提供电子给电解液242，而将其中的阴离子还原。还原反应可以如下化学式(2)表示：
2H++2e-→H2    化学式(2)
其中H+代表氢离子；H2代表氢分子；e-代表电子。
根据上述还原反应，阴极246会产生氢气。因此，根据本发明的实施例，电解槽240可包含有一排气口249，用以收集氢气。
在上述提供电位差的步骤中，电位差可例如为约1伏特至约100伏特，依不同的导电高分子图案层材料与金属层材料而定。一般而言，电位差可例如为约5伏特至约30伏特。
在基材210上包括有金属氧化物层212的实施方式中，移除露出的金属层220部分将使其下的金属氧化物层212暴露出来。但是，因为金属氧化物层212不具导电性，所以金属氧化物层212在进行步骤140的过程中不会发生电解反应。所以，在步骤140的电解过程中，金属氧化物层212不会因为进行图案化金属层220而被破坏，而能保有其应有的半导体特性。亦即，根据本发明的实施方式，可以确保金属氧化物层212在电子器件中的电性表现。
在已知技术中，常使用湿蚀刻法或干蚀刻法来图案化金属层。但是，当金属层下方存在有金属氧化物层时，因为金属层与金属氧化物层的化学性质接近，在湿蚀刻金属层时会伴随发生损害金属氧化物层的情况。举例而言，当金属氧化物层的材料为氧化铟、氧化镓、氧化锌、氧化铟镓、氧化锌镓、氧化铟锌时，已知的湿蚀刻法或干蚀刻法将会严重破坏金属氧化物层原本的特性，而导致最终半导体器件的性能不佳。因此，相较于已知，本案揭露的实施方式，可以改善已知技术的缺点。
在完成步骤140后，可非必要性地进行步骤150，移除基材210上的导电高分子图案层230，如图2E所示。移除基材210上的导电高分子图案层230方法可例如为湿式剥离法或等离子蚀刻法。若使用湿式剥离法，其剥离液(stripper)可例如为TOK105TM或TOK 106TM(TOKYO OHKA KOGYO Co.，Ltd，Japan；东京应化工业株式会社，日本)。若使用等离子蚀刻法，可使用例如氧等离子(O2 plasma)或六氟化硫等离子(SF6 plasma)来移除导电高分子图案层230。
本发明的另一态样是提供一种半导体器件的制造方法。图3绘示本发明一实施方式的半导体器件制造方法300的流程图。图4A-4F是绘示方法300中各工艺阶段的剖面示意图。
在步骤310中，在基板410上形成一栅电极420，如图4A所示。基材410可例如为玻璃或其它具可挠性的塑料所制成。栅电极420可例如为铝、铜、银或其它导电性佳的金属所制成。栅电极420可藉由薄膜沉积、黄光以及蚀刻等步骤而形成，其为本领域技术人员所习知。
在步骤320中，形成一栅介电层430覆盖栅电极420以及基板410，如图4B所示。栅介电层430的材料可例如为氮化硅或氧化硅。
在步骤330中，形成图案化的金属氧化物层440于栅介电层430上，如图4C所示。金属氧化物层440具有特定图案，其大致位于栅电极420上方。金属氧化物层440的面积可大于或小于栅电极420的面积。金属氧化物层440的材料包括但不限于氧化铟、氧化镓、氧化锌、氧化铟镓、氧化锌镓、氧化铟锌或上述的组合。
在步骤340中，形成一金属层450覆盖金属氧化物层440以及栅介电层430，如图4D所示。金属层450可为多层的金属所组成，例如为一铝层以及一钕层堆栈而成(Al/Nd)，或者金属层450可为一铝层夹置于两钼层之间的三明治结构(Mo/Al/Mo)。金属层450也可为单一层的结构，其可由单一种金属或金属合金所制成。在一实施方式中，金属层450可包含钼、铬、镍、铝、钕或上述的组合，并可藉由例如为溅镀、蒸镀或其它气相沉积方法来形成金属层450。
在步骤350中，形成一导电高分子图案层460于金属层450上，如图4E所示。导电高分子图案层460露出金属层450的一部分。具体而言，导电高分子图案层460具有一开口462，其位于金属层450与金属氧化物层440重迭处的上方，因此开口462中的金属层得以曝露出。导电高分子图案层460的形成方法可与上述方法100的步骤120相似。
在步骤360中，将形成有导电高分子图案层460的基材410置入一电解槽中，电解槽可如上述图2C所示。步骤360可与上述方法100的步骤130相似。简言之，露出的金属层450与电解槽内的电解液接触。电解槽的阳极电性连接导电高分子图案层460，电解槽的阴极接触电解液。
在步骤370中，在电解槽的阳极与阴极间提供一电位差，以进行一氧化还原反应，而移除开口462中露出的金属层450。步骤370可与上述方法100的步骤140相似，使露出的金属层450溶解在电解液中。因此，金属层下方的金属氧化物层440将会暴露出来。换言之，在本步骤中将完成金属层450的图案化。更具体地说，此步骤可形成半导体器件中的漏极/源极。在金属层450进行氧化反应的同时，阴极将发生还原反应并产生氢气。
在步骤380中，移除基材上的导电高分子图案层460，而形成半导体器件400，如图4F所示。半导体器件400可例如为一金属氧化物半导体晶体管(MOStransistor)。步骤380可与上述方法100的步骤150相似，于此不再重述。
虽然本发明已以实施方式揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视后附的权利要求书所界定的范围为准。

Claims (10)

1.一种图案化金属层的方法，包含：
提供一基材，其表面具有一金属层；
形成一导电高分子图案层于该金属层上，其中该导电高分子图案层露出该金属层的一部分；
将形成有该导电高分子图案层的基材置入一电解槽中，让该露出部分的金属层接触该电解槽的电解液，其中该电解槽的一阳极电性连接该导电高分子图案层，且该电解槽的一阴极接触该电解液；以及
提供一电位差于该阳极与该阴极间，以进行一氧化还原反应，让该露出部分的金属层溶解于该电解液中。
2.如权利要求1所述的方法，更包含：
于提供该电位差之后，移除该基材上的该导电高分子图案层。
3.如权利要求1所述的方法，其中该金属层为钼、铬、镍、铝、钕或上述的组合。
4.如权利要求1所述的方法，其中形成该导电高分子图案层的步骤包含：
形成一感旋光性导电高分子层于该金属层上；以及
对该感旋光性导电高分子层进行曝光显影，以形成该导电高分子图案层。
5.如权利要求1所述的方法，其中形成该导电高分子图案层的方法为网板印刷法。
6.如权利要求1所述的方法，其中该电解液包含至少一酸，该酸为硫酸、盐酸、磷酸或氢氟酸。
7.如权利要求1所述的方法，其中该电位差为5伏特至30伏特。
8.一种在金属氧化物层上图案化金属层的方法，包含：
提供一基材，其表面具有一金属氧化物层；
形成一金属层覆盖该金属氧化物层；
形成一导电高分子图案层于该金属层上，其中该导电高分子图案层露出该金属层的一部分；
将形成有该导电高分子图案层的基材置入一电解槽中，让该露出部分的金属层接触该电解槽的电解液，其中该电解槽的一阳极电性连接该导电高分子图案层，且该电解槽的一阴极接触该电解液；以及
提供一电位差于该阳极与该阴极间，以进行一氧化还原反应，让该露出部分的金属层溶解于该电解液中，以暴露出该金属氧化物层。
9.如权利要求8所述的方法，其中该金属氧化物层为氧化铟、氧化镓、氧化锌、氧化铟镓、氧化锌镓、氧化铟锌或上述的组合。
10.一种半导体器件的制造方法，包含：
在一基板上形成一栅电极；
形成一栅介电层覆盖该栅电极以及该基板；
形成一图案化的金属氧化物层于该栅介电层上，其中该金属氧化物层位于该栅电极上方；
形成一金属层覆盖该金属氧化物层以及该栅介电层；
形成一导电高分子图案层于该金属层上，其中该导电高分子图案层露出该金属层的一部分，该露出部分位于该金属层与该金属氧化物层重迭处；
将形成有该导电高分子图案层的基材置入一电解槽中，让该露出部分的金属层接触该电解槽的电解液，其中该电解槽的一阳极电性连接该导电高分子图案层，且该电解槽的一阴极接触该电解液；以及
提供一电位差于该阳极与该阴极间，以进行一氧化还原反应，让该露出部分的金属层溶解于该电解液中，以暴露出该金属氧化物层。
CN201010597938.8A 2010-11-29 2010-12-20 图案化金属层的方法以及利用其的半导体器件制造方法 Active CN102477578B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW099141227A TWI409883B (zh) 2010-11-29 2010-11-29 圖案化金屬層之方法以及利用其之半導體元件製造方法
TW099141227 2010-11-29

Publications (2)

Publication Number Publication Date
CN102477578A true CN102477578A (zh) 2012-05-30
CN102477578B CN102477578B (zh) 2014-12-31

Family

ID=46090354

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201010597938.8A Active CN102477578B (zh) 2010-11-29 2010-12-20 图案化金属层的方法以及利用其的半导体器件制造方法

Country Status (3)

Country Link
US (1) US8314020B2 (zh)
CN (1) CN102477578B (zh)
TW (1) TWI409883B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104342748A (zh) * 2013-08-08 2015-02-11 波音公司 从基板中去除金属件的方法
CN105493206A (zh) * 2013-09-02 2016-04-13 东丽株式会社 经图案化的导电层合体及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN2520265Y (zh) * 2002-01-22 2002-11-13 贵州天义电器有限责任公司 具有开关信号转换装置的转向信号闪光器
CN2614825Y (zh) * 2002-10-28 2004-05-12 徐小羚 采用高频变压器的金属电刻蚀印字机
CN1822316A (zh) * 2005-02-18 2006-08-23 精工爱普生株式会社 配线基板的制造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07321328A (ja) * 1994-05-27 1995-12-08 Hitachi Ltd 薄膜トランジスタ駆動液晶表示装置およびその製法
SE0103047D0 (sv) * 2001-09-14 2001-09-14 Acreo Ab Process relating to polymers
US7368045B2 (en) * 2005-01-27 2008-05-06 International Business Machines Corporation Gate stack engineering by electrochemical processing utilizing through-gate-dielectric current flow
EP1897973A1 (en) * 2006-09-07 2008-03-12 Enthone, Inc. Deposition of conductive polymer and metallization of non-conductive substrates
US7557049B2 (en) * 2006-10-30 2009-07-07 Nitto Denko Corporation Producing method of wired circuit board
US7898042B2 (en) * 2006-11-07 2011-03-01 Cbrite Inc. Two-terminal switching devices and their methods of fabrication

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN2520265Y (zh) * 2002-01-22 2002-11-13 贵州天义电器有限责任公司 具有开关信号转换装置的转向信号闪光器
CN2614825Y (zh) * 2002-10-28 2004-05-12 徐小羚 采用高频变压器的金属电刻蚀印字机
CN1822316A (zh) * 2005-02-18 2006-08-23 精工爱普生株式会社 配线基板的制造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104342748A (zh) * 2013-08-08 2015-02-11 波音公司 从基板中去除金属件的方法
CN104342748B (zh) * 2013-08-08 2017-06-13 波音公司 从基板中去除金属件的方法
CN105493206A (zh) * 2013-09-02 2016-04-13 东丽株式会社 经图案化的导电层合体及其制造方法

Also Published As

Publication number Publication date
TW201222670A (en) 2012-06-01
CN102477578B (zh) 2014-12-31
TWI409883B (zh) 2013-09-21
US20120135588A1 (en) 2012-05-31
US8314020B2 (en) 2012-11-20

Similar Documents

Publication Publication Date Title
US9750131B2 (en) Transparent conductive laminate, transparent electrode including transparent conductive laminate, and method for manufacturing transparent conductive laminate
US20100214719A1 (en) Capacitor and method of manufacturing the same
CN107946342B (zh) 柔性显示基板及其制作方法、显示装置
CN106935658B (zh) 一种薄膜晶体管及其制备方法、阵列基板
CN101114613B (zh) 制造有源矩阵基板的方法
JP2013157633A (ja) 光電池
US20090101206A1 (en) Process for manufacturing a photovoltaic or a light emitting polymer device
CN111864067A (zh) 可拉伸显示面板及其制造方法、显示装置
CN104025225A (zh) 储能结构、制造用于储能结构的支承结构的方法及包含储能结构的微电子组件和系统
Kawahara et al. Fast-switching printed organic electrochemical transistors including electronic vias through plastic and paper substrates
CN103531593B (zh) 像素结构、阵列基板、显示装置及像素结构的制造方法
CN102790172B (zh) 半导体元件和电子装置
CN112103399A (zh) 显示面板及其制造方法、显示装置
CN102477578B (zh) 图案化金属层的方法以及利用其的半导体器件制造方法
CN108062181B (zh) 基板及其制作方法、电子设备
CN110600579A (zh) 制造光伏模块的方法及由此获得的光伏模块
CN103676377B (zh) 阵列基板及其制造方法、显示装置
CN104576515B (zh) 图案化石墨烯薄膜及阵列基板的制作方法、阵列基板
US20190013408A1 (en) Field effect transistor and manufacturing method thereof
KR100590579B1 (ko) 탄소나노튜브 에미터를 구비한 전계방출소자의 제조방법
CN105404413A (zh) 触键以及用于其生产和使用的方法
CN212750898U (zh) 一种oled显示装置
CN107369651B (zh) 互补场效应晶体管及其制备方法和像素电路
CN101536204B (zh) 导电聚合物电极
EP2249412A1 (en) Organic semiconductor device and method for manufacturing the same

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant