TWI398789B - 電路輔助設計方法及系統 - Google Patents
電路輔助設計方法及系統 Download PDFInfo
- Publication number
- TWI398789B TWI398789B TW098118676A TW98118676A TWI398789B TW I398789 B TWI398789 B TW I398789B TW 098118676 A TW098118676 A TW 098118676A TW 98118676 A TW98118676 A TW 98118676A TW I398789 B TWI398789 B TW I398789B
- Authority
- TW
- Taiwan
- Prior art keywords
- circuit
- layout
- design
- software
- diagram
- Prior art date
Links
- 238000013461 design Methods 0.000 title claims description 75
- 238000000034 method Methods 0.000 title claims description 25
- 238000010586 diagram Methods 0.000 claims description 59
- 238000006243 chemical reaction Methods 0.000 claims description 9
- 238000012545 processing Methods 0.000 claims description 6
- 230000008676 import Effects 0.000 claims description 3
- 241000282312 Proteles Species 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 1
- 238000012938 design process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/36—Circuit design at the analogue level
- G06F30/367—Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
本發明係關於一種資料處理技術,更詳而言之,係有關於一種透過資料處理技術以輔助生成電路佈線圖之電路輔助設計方法及系統。
隨著全球IT產業、電子整機製造產業的迅速發展,作為基礎電子產業重要一環的印刷電路板(Printed Circuit Board,PCB)產業也保持了良好的發展態勢。
一般的佈線作業,主要可分為兩個階段,首先是線路設計階段,此階段係先由電子設計工程師利用線路設計軟體(如Protel),以完成對每條線路的屬性設定作業,於設定完畢後再由設計線路軟體生成對應的輸出檔,然後經由線路佈局軟體(如Mentor Graphics或OrCad)讀取該輸出檔,並進入線路佈局階段,俾生成最終的線路圖資料。
雖然在上述習知技術中,已使用專業的電腦軟體來輔助完成佈線作業,卻仍存在如下缺失:
其一,由於電路設計工作以及電路佈局工作係由兩組不同的電子專業工程師來執行,因此,若電路佈線工程師不熟悉電子零件的特性,則需要花費大量的時間來擺放電子零件,導致電路佈局的時間過長。
其二,現有當電路佈線工程師設計出電路佈線圖後,若電路設計工程師對於佈線圖中電子零件的擺放位置不太滿意時,並無法直接針對該電路佈線圖進行修正處理,影響了電路佈局工作效率。
為解決上述習知技術之缺點,本發明之目的在於提供一種電路輔助設計方法及系統,可提供設計電路圖的同時同步進行電路圖中相關電子零件的預擺放設計。
本發明之另一目的在於提供一種電路輔助設計方法及系統,可提供直接針對後期完成設計之電路佈線圖中的電子零件進行調整修正,以提高電路佈局的執行效率。
為達上述之目的及其他相關之目的,本發明即提供一種電路輔助設計方法及系統,係連結零件資料庫,該系統包括用於導入電路設計軟體所生成之電路設計圖之輸入模組;用於提供電路預佈局界面,俾依據該輸入模組所導入之電路設計圖,自該零件資料庫中選取佈局所需之電子零件以供預佈局作業的進行,且將該電路設計圖配置成相應的電路預佈線圖之編輯模組;以及用於將該編輯模所組編輯生成之電路預佈線圖轉換為電路佈局軟體可識別之檔案格式,並輸出至該電路佈局軟體,俾供執行後續之佈線作業之轉換模組。其中,藉由該編輯模組所提供之電路預佈局界面復可提供對該電路佈線圖中的電子零件進行修改編輯之處理;該系統可採外掛程式形式嵌設於該電路設計軟體中。
本發明復提供一種電路輔助設計方法,係連結零件資料庫,該方法包括導入電路設計軟體所生成之電路設計圖;提供電路預佈局界面,俾依據該導入之電路設計圖,自該零件資料庫中選取佈局所需之電子零件以供進行預佈局作業,且將該電路設計圖配置成相應的電路預佈線圖;以及轉換該編輯生成之電路預佈線圖為電路佈局軟體可識別之檔案格式,並輸出至該電路佈局軟體,俾供執行後續之佈線作業。其中,該方法復可包括藉由前述所提供之電路預佈局界面對該電路佈線圖中的電子零件進行修改編輯之處理步驟。
相較於習知技術,本發明之電路輔助設計系統及方法係為電路設計軟體以及電路佈局軟體提供一資料交換平台,俾供藉由所提供之該電路預佈局界面而在設計電路圖的同時同步進行電路圖中相關電子零件的預佈局設計,更可直接針對後期完成設計之電路佈線圖中的電子零件的擺放位置進行調整修正,從而改善後期因不熟悉電路零件特性而需花費大量的零件擺放設計時間之缺點,並提高電路佈線工作的執行效率。
以下係藉由特定的具體實施例說明本發明之實施方式,熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點與功效。本發明亦可藉由其他不同的具體實例加以施行或應用,本說明書中的各項細節亦可基於不同觀點與應用,在不悖離本發明之精神下進行各種修飾與變更。
請參閱第1圖,其係本發明之電路輔助設計系統100(如標號100所指之虛線框所包含之部分)之基本架構示意圖。
如圖所示,本發明之電路輔助設計系統100係連接零件資料庫110,用於為習知的電路設計軟體120以及電路佈局軟體130提供一資料交換平台,其中,該電路設計軟體或程式係例如Protel PCB設計軟體,然不限於此,復可為Allegro設計軟體等,該電路佈局軟體130則可例如為Mentor Graphics或OrCad設計軟體。
再者,於本實施例中,該電路輔助設計系統100係作為外掛程式嵌設於電路設計軟體120中,因此可提供電路設計工程師在執行電路設計作業時,透過該電路輔助設計系統100即可針對電路設計圖中各電子零件的擺放位置進行設置並同步予以顯示,並進一步將該電路預佈局資料輸出至電路佈局軟體130中俾供後續執行相應的佈線作業,從而節省因後段電路佈線人員不熟悉電子零件特性而須花費大量時間進行零件的佈局擺放。此外,本發明之電路輔助設計系統100更可導入藉由該電路佈局軟體130設計生成的電路佈線圖,並提供前段的電路設計工程師針對該電路佈線圖中的電子零件進行調整修正(請容後詳述)。
請參閱第1圖,本發明之電路輔助設計系統100係包括輸入模組101、編輯模組103以及轉換模組105。
該輸入模組101係用於導入電路設計軟體120所設計生成之電路設計圖。
該編輯模組103則係用於提供電路預佈局界面,俾提供電路設計工程師依據該輸入模組101所導入之電路設計圖,自該零件資料庫110中選取佈局所需之電子零件並進行預佈局作業,以將該電路設計圖配置成相應的電路預佈線圖。具體而言,本發明係可提供電路設計工程師在執行電路設計過程中,即可藉由該編輯模組103所提供的電路預佈局界面而同步執行相關電子零件的擺放作業,從而將該電路設計圖配置成相應的電路預佈線圖。
此外,該編輯模組103所提供之電路預佈局界面,復可提供電路設計工程師針對該電路預佈線圖中的電子零件的擺放位置進行修改編輯,或者對後期的電路佈線圖中的電子零件的擺放位置進行修改編輯(請容後詳述)。
該轉換模組105係用於將該編輯模組105所編輯生成的電路預佈線圖轉換為電路佈局軟體130可識別之檔案格式,並輸出至該電路佈局軟體130,俾供電路佈線工程師可直接在該電路預佈線圖中進行後續的佈線作業以生成最終的電路佈線圖,從而改善電路佈線工程師因不熟悉電子零件特性而須花費大量時間進行零件擺放,提高零件擺放的執行效率。
此外,該轉換模組105復可導入該電路佈局軟體130所生成之電路佈線圖,並藉由該編輯模組103所提供之電路預佈局界面,令電路設計工程師可直接針對該電路佈線圖中的電子零件的擺放位置進行修改編輯之處理,換言之,該轉換模組105可作為習知的電路設計軟體120以及電路佈局軟體130一種資料交換平台,從而提供雙向資料流的處理。
第2圖係為流程示意圖,係用於顯示執行本發明之電路輔助設計方法的流程步驟。
如圖所示,實施該電路輔助設計方法之步驟,係如下所述。於步驟S201中,導入電路設計軟體120所設計生成的電路設計圖於電路輔助設計系統100中,於本實施例中,該電路輔助設計系統100係作為外掛程式並可嵌設於電路設計軟體120中,接著進行步驟S203。
於步驟S203中,提供一電路預佈局界面,俾供電路設計工程師在設計電路時,即可藉由該電路預佈局界面自零件資料庫110中選取電路佈局所需的電子零件,從而能同步進行該等電子零件的擺放工作,以生成一電路預佈線圖,以供後續電路佈線工程師參考並進行佈線工作,接著進行步驟S205。
於步驟S205中,對該生成的電路預佈線圖進行格式轉換處理,以將其轉換為電路佈局軟體130可識別之穩文件格式類型,接著進行步驟S207。
於步驟S207中,將該電路預佈線圖輸出至電路佈局軟體130,俾供電路佈線工程師執行後續的佈線作業。
再者,本發明之電路輔助設計方法復包括導入該電路佈局軟體130所生成之電路佈線圖,並藉由前述方法步驟S203中所提供之電路預佈局界面,供電路設計工程師直接針對該電路佈線圖中的電子零件的佈局進行修改編輯。
綜上所述,本發明之電路輔助設計方法及系統係透過提供一電路預佈局界面,俾供電路設計工程師在設計電路圖的同時即可同步進行佈局電子零件的擺放工作,以生成相應之電路預佈線圖,俾提供後續電路佈線工程師參考及使用,藉以改善電路佈線工程師不熟悉電路零件特性而需花費大量的時間來擺放零件。此外,藉由本發明所提供之電路預佈局界面,復可提供電路設計工程師直接針對後期完成設計之電路佈線圖中的電子零件進行調整修正,從而提高電路佈局的執行效率。
上述所述僅為本發明之電路輔助設計方法及系統之較佳實施例,非用以限定本發明之實質技術內容之範圍。本發明之電路輔助設計方法及系統其實質技術內容係廣義地定義於下述之申請專利範圍中,任何他人所完成之技術實體或方法,若與下述之申請範圍所定義者完全相同,或為等效之變更,均將被視為涵蓋此專利範圍之中。
100...電路輔助設計系統
101...輸入模組
103...編輯模組
105...轉換模組
110...零件資料庫
120...電路設計軟體
130...電路佈局軟體
S201~S207...步驟
第1圖係為用以顯示本發明之電路輔助設計系統之基本架構示意圖;以及
第2圖係為用以顯示本發明之電路輔助設計方法之流程示意圖。
S201~S207...步驟
Claims (7)
- 一種電路輔助設計系統,係連結零件資料庫,該系統包括:輸入模組,係用於導入電路設計軟體所生成之電路設計圖;編輯模組,係用於提供電路預佈局界面,俾依據該輸入模組所導入之電路設計圖,自該零件資料庫中選取佈局所需之電子零件,且將該電路設計圖配置成相應的電路預佈線圖;以及轉換模組,係用於將該編輯模組所編輯生成之電路預佈線圖轉換為電路佈局軟體可識別之檔案格式,並輸出至該電路佈局軟體,俾供執行後續之佈線作業,且該轉換模組用於導入該電路佈局軟體所生成之電路佈線圖,並藉由該編輯模組所提供之電路預佈線界面,提供對該電路佈線圖中的電子零件進行修改編輯之處理。
- 如申請專利範圍第1項之電路輔助設計系統,其中,係藉由該編輯模組所提供之電路預佈局界面以對該電路佈線圖中電子零件的擺放位置進行修改編輯之處理。
- 如申請專利範圍第1項之電路輔助設計系統,其中,該電路預佈局界面復用以對該電路預佈線圖中電子零件的擺放位置進行修改編輯之處理。
- 如申請專利範圍第1項之電路輔助設計系統,其係以 外掛程式形式嵌設於該電路設計軟體中。
- 一種電路輔助設計方法,係連結零件資料庫,該方法包括:導入電路設計軟體所生成之電路設計圖;提供電路預佈局界面,俾依據該導入之電路設計圖,自該零件資料庫中選取佈局所需之電子零件,以供進行預佈局作業,且將該電路設計圖配置成相應的電路預佈線圖;以及轉換該編輯生成之電路預佈線圖為電路佈局軟體可識別之檔案格式,並輸出至該電路佈局軟體,俾供執行後續之佈線作業,並提供導入該電路佈局軟體所生成之電路佈線圖,藉由該電路預佈局界面對該電路佈線圖中的電子零件進行修改編輯。
- 如申請專利範圍第5項之電路輔助設計方法,其中,藉由該編輯模組所提供之電路預佈局界面以對該電路佈線圖中電子零件的擺放位置進行修改編輯之處理。
- 如申請專利範圍第5項之電路輔助設計方法,復包括藉由該電路預佈局界面對該電路預佈線圖中電子零件的擺放位置進行修改編輯之處理步驟。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW098118676A TWI398789B (zh) | 2009-06-05 | 2009-06-05 | 電路輔助設計方法及系統 |
US12/550,530 US8307311B2 (en) | 2009-06-05 | 2009-08-31 | System and method for assisting circuit design |
DE102009029264A DE102009029264A1 (de) | 2009-06-05 | 2009-09-08 | System und Verfahren für die Hilfsauslegung von Schaltungen |
FR0956144A FR2946443A1 (fr) | 2009-06-05 | 2009-09-09 | Systeme et procede d'aide a la conception de circuit |
GB0915803A GB2470792A (en) | 2009-06-05 | 2009-09-10 | A system and method for assisting circuit design |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW098118676A TWI398789B (zh) | 2009-06-05 | 2009-06-05 | 電路輔助設計方法及系統 |
Publications (2)
Publication Number | Publication Date |
---|---|
TW201044201A TW201044201A (en) | 2010-12-16 |
TWI398789B true TWI398789B (zh) | 2013-06-11 |
Family
ID=41203475
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW098118676A TWI398789B (zh) | 2009-06-05 | 2009-06-05 | 電路輔助設計方法及系統 |
Country Status (5)
Country | Link |
---|---|
US (1) | US8307311B2 (zh) |
DE (1) | DE102009029264A1 (zh) |
FR (1) | FR2946443A1 (zh) |
GB (1) | GB2470792A (zh) |
TW (1) | TWI398789B (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109388822A (zh) * | 2017-08-08 | 2019-02-26 | 富比库股份有限公司 | 自动化电子零件图样配置系统及其方法 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW200408983A (en) * | 2002-11-18 | 2004-06-01 | Sanyo Electric Co | Apparatus, method and program for designing the layout of semiconductor IC |
TW200411446A (en) * | 2002-12-27 | 2004-07-01 | Inventec Corp | Applying method for component group in circuit layout |
TW200723970A (en) * | 2005-12-01 | 2007-06-16 | Inventec Corp | Circuit board layout method |
TW200823650A (en) * | 2006-11-23 | 2008-06-01 | Inventec Corp | System and method for calibrating circuit connection |
US20080208383A1 (en) * | 2007-02-23 | 2008-08-28 | Dunham Timothy G | Stitched ic chip layout methods, systems and program product |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5384710A (en) * | 1990-03-13 | 1995-01-24 | National Semiconductor Corporation | Circuit level netlist generation |
DE10025583A1 (de) * | 2000-05-24 | 2001-12-06 | Infineon Technologies Ag | Verfahren zur Optimierung integrierter Schaltungen, Vorrichtung zum Entwurf von Halbleitern und Programmobjekt zum Entwerfen integrierter Schaltungen |
CN1173288C (zh) | 2001-11-27 | 2004-10-27 | 英业达股份有限公司 | 计算机辅助电路设计及布局的方法 |
US7131083B2 (en) * | 2002-06-18 | 2006-10-31 | Ip-First, Llc | Optimization of clock network capacitance on an integrated circuit |
US7206731B2 (en) * | 2003-06-02 | 2007-04-17 | Agilent Technologies, Inc. | Electromagnetic/circuit co-simulation and co-optimization with parametric layout components |
US7337100B1 (en) * | 2003-06-12 | 2008-02-26 | Altera Corporation | Physical resynthesis of a logic design |
US20050131942A1 (en) * | 2003-12-15 | 2005-06-16 | Wei-Fan Ting | Assisted generating system and method for layout data conversions |
US7284227B1 (en) * | 2004-10-15 | 2007-10-16 | Xilinx, Inc. | Method and system for generating implementation files from a high level specification |
US7418683B1 (en) * | 2005-09-21 | 2008-08-26 | Cadence Design Systems, Inc | Constraint assistant for circuit design |
US7533358B2 (en) * | 2006-10-12 | 2009-05-12 | Cadence Design Systems, Inc. | Integrated sizing, layout, and extractor tool for circuit design |
-
2009
- 2009-06-05 TW TW098118676A patent/TWI398789B/zh not_active IP Right Cessation
- 2009-08-31 US US12/550,530 patent/US8307311B2/en active Active
- 2009-09-08 DE DE102009029264A patent/DE102009029264A1/de not_active Withdrawn
- 2009-09-09 FR FR0956144A patent/FR2946443A1/fr not_active Withdrawn
- 2009-09-10 GB GB0915803A patent/GB2470792A/en not_active Withdrawn
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW200408983A (en) * | 2002-11-18 | 2004-06-01 | Sanyo Electric Co | Apparatus, method and program for designing the layout of semiconductor IC |
TW200411446A (en) * | 2002-12-27 | 2004-07-01 | Inventec Corp | Applying method for component group in circuit layout |
TW200723970A (en) * | 2005-12-01 | 2007-06-16 | Inventec Corp | Circuit board layout method |
TW200823650A (en) * | 2006-11-23 | 2008-06-01 | Inventec Corp | System and method for calibrating circuit connection |
US20080208383A1 (en) * | 2007-02-23 | 2008-08-28 | Dunham Timothy G | Stitched ic chip layout methods, systems and program product |
Also Published As
Publication number | Publication date |
---|---|
DE102009029264A1 (de) | 2010-12-30 |
FR2946443A1 (fr) | 2010-12-10 |
US8307311B2 (en) | 2012-11-06 |
GB0915803D0 (en) | 2009-10-07 |
TW201044201A (en) | 2010-12-16 |
GB2470792A (en) | 2010-12-08 |
US20100318948A1 (en) | 2010-12-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3027009B2 (ja) | 設計取り込みシステム | |
JP2815281B2 (ja) | デジタル回路設計支援システムおよびその方法 | |
JP2006079447A (ja) | 集積回路設計支援装置、集積回路設計支援方法及び集積回路設計支援プログラム | |
US20100275168A1 (en) | Design method of semiconductor integrated circuit device and program | |
CN101908081B (zh) | 电路辅助设计方法及系统 | |
CN108062424B (zh) | 基于Verilog模型提取IP硬核设计文件的方法 | |
JP5444985B2 (ja) | 情報処理装置 | |
TWI398789B (zh) | 電路輔助設計方法及系統 | |
US20230110701A1 (en) | Techniques for design verification of domain crossings | |
CN111241777B (zh) | 一种PCB Layout中更新放置封装pad的方法 | |
JP2000260879A (ja) | レイアウト設計支援装置、コンピュータ読み取り可能な記録媒体 | |
JP2006309666A (ja) | プログラム開発支援装置、プログラム動作比較方法および半導体集積回路製造方法 | |
JP5229834B2 (ja) | 回路設計方法、回路設計システム及び記録媒体 | |
CN109885850B (zh) | 一种局部寄存器的生成方法及生成系统 | |
JP2007329586A (ja) | 半導体集積回路装置並びにその設計装置及び設計方法 | |
JP2004013821A (ja) | 半導体集積回路設計方法および設計装置 | |
US20230205969A1 (en) | Techniques for modeling and verification of convergence for hierarchical domain crossings | |
JP2004280279A (ja) | トップダウン設計装置およびトップダウン設計プログラム | |
JP2001318959A (ja) | 論理回路検証装置 | |
JP2940124B2 (ja) | 基板cad装置 | |
JPH11184908A (ja) | データベースを用いたプリント基板設計方法 | |
JP2012118913A (ja) | フロアプラン設計装置およびフロアプラン設計方法 | |
JP2012059153A (ja) | 設計支援装置、設計支援方法、設計支援プログラム、及び半導体集積回路の製造方法 | |
JP2002149725A (ja) | 3次元展開データ作成装置及び3次元展開データ作成方法 | |
JP2015127847A (ja) | 論理合成装置、論理合成方法および半導体集積回路の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM4A | Annulment or lapse of patent due to non-payment of fees |