JP2006079447A - 集積回路設計支援装置、集積回路設計支援方法及び集積回路設計支援プログラム - Google Patents

Abstract

【課題】 ＦＰＧＡ等の集積回路の設計に関し、設計データの品質向上等の設計支援環境を改善し、設計を効率化する。
【解決手段】 複数のピンを有する集積回路の設計を支援する集積回路設計支援装置において、集積回路のピン配列情報を共通のフォーマットで統一化するとともに座標上に配列して、ピン配列マトリクス（マトリクスシート１０８）を形成する処理部（ＣＰＵ４）を備えた構成である。処理部は、ピン配列マトリクスから集積回路設計ライブラリを作成する。
【選択図】 図１

Description

本発明は、ＦＰＧＡ（Field Programmable Gate Array ）等の集積回路の設計支援に関し、ＦＰＧＡ等の集積回路設計のインターフェース環境を装備した集積回路設計支援装置、集積回路設計支援方法及び集積回路設計支援プログラムに関する。

ＦＰＧＡは、周知のように、外部から提供されるプログラムによりデバイス内部の回路情報を電気的に書込みすることが可能であって、その回路情報により所要の回路機能を果たす集積回路である。このようなＦＰＧＡは、短工程、設計から製造までが容易、外部から論理変更が可能である等、現在の回路設計ではＦＰＧＡ設計品が主流になりつつある。このＦＰＧＡ設計については、ＦＰＧＡに関するデータ管理、ライブラリ作成等の作業を伴い、また、作成したライブラリは、論理設計とのピン名の照合が必要である。

このようなＦＰＧＡ等の設計支援技術に関し、設計フローを構成するデータ処理の入出力となる設計データに加え、データ処理に参照する補助データを用いる設計支援システムがある（特許文献１）。この設計支援システムでは、データ処理毎に設計データと補助データとを対応付け、且つ、階層分けして示したデータ処理選択表を用いた処理が行われている。

また、ライブラリと設計データとの参照依存関係情報がライブラリの項目内容に基づいて作成され、これを使用して設計データの整合性を取り、不必要な整合性保存動作を削減するようにした設計データ管理装置がある（特許文献２）。この設計データ管理装置では、入力される変更情報により、その変更項目を直接参照する参照設計データ識別子が抽出され、この参照設計データ識別子と変更情報とにより、更新対象設計データの識別子を選択して出力する処理や、その構成が含まれている。

小規模から大規模に至る設計物のＣＡＤ（Computer Aided Design ）データファイル又は印刷画面を得ることができるＣＡＤデータ作成方法がある（特許文献３）。このＣＡＤデータファイル作成方法には、表計算ソフトウェアにより作成された設計データのファイルフォーマットを他の特定のファイルフォーマットに変換する処理が含まれている。

コンピュータの各データベースの情報がアプリケーションソフトウェアレベルで仕様が異なることが原因で情報の利用制限や、再入力等の補完的処理が必要となることを回避する連携システムが開示されている（特許文献４）。この連携システムでは、データベースから必要なデータを抽出用プログラムにより取り出す処理、抽出データを記録媒体等に入力する際、ＣＳＶ（Comma Separated Value ）フォーマットに準拠して実行する処理等を含んでいる。

部品のカタログデータや設計仕様を標準化してデータベース化し、データ入力の簡略化により、部品ライブラリの作成を省力化し、ＣＡＤシステムの利用により、プリント基板設計の作業効率を向上させる部品の自動登録装置や方法がある（特許文献５）。このような登録装置や方法では、部品ライブラリ作成処理に際し、部品自動ジェネレータソフトウェアにより、入力仕様に対応する基板への部品実装に関するデータとして、部品外形データ等の各種のデータを自動的に部品ライブラリとして作成することが含まれている。

また、頻発する設計変更に対し、設計データの整合性の保持、変更差分データの抽出、変更履歴データの保存等を行う設計データ管理方法及びその装置がある（特許文献６）。この設計データ管理方法及びその装置では、システム内の各種アプリケーションで用いられるデータ間の関連付けのため、データ変更発生時、データの整合性の検査、変更前後のデータの差分を抽出し、その変更差分データの保存等の処理を含み、ネットワーク間で接続される設計部門や設計者のデータを共有化し、協調設計作業環境を実現している。
特開平１１−１１０４３５ 特開平８−４４７８２ 特開２００２−２３００５２ 特開２００２−１１７１４７ 特開平１０−１５４１６８ 特開平１１−３９３５６

ところで、ＦＰＧＡ設計に関し、従来のＡＳＩＣ（Application Specified IC）の代替えとして大規模なＦＰＧＡが増大し、現在のピン数は５００ないし１５００に及び、この多ピン化により、手番・ミスが増え、設計負担が増大している。とりわけ、そのデータ管理について、ピン配列資料のフォーマットが統一されておらず、設計データ間にリンクもないため、データ管理が困難である。また、ライブラリ作成について、多ピンＦＰＧＡシンボルライブラリの作成に時間がかかり、作成したライブラリでは、論理設計とのピン名の照合が必要であり、その照合に手間がかかる。また、変更フィードバックについて、実装要件や、論理修正によるピン配列変更のライブラリ、回路、実装へのフィードバックに多大な工数を必要としている。このようなＦＰＧＡ設計に関する課題について、既述の特許文献１〜６にはその開示や示唆はなく、また、その課題解決の手段の開示や示唆もない。

そこで、本発明は、ＦＰＧＡ等の集積回路の設計に関し、設計データの品質向上等の設計支援環境を改善し、設計を効率化することを目的とする。

上記目的を達成するため、本発明の集積回路設計支援装置は、複数のピンを有する集積回路の設計を支援する集積回路設計支援装置において、集積回路のピン配列情報を共通のフォーマットで統一化するとともに座標上に配列して、ピン配列マトリクスを形成する処理部を備えた構成である。

斯かる構成において、ピン配列マトリクスは、集積回路のピン配列情報を座標上に配列して表わされたデータであって、マトリクス状に作成されたピン配列情報である。そして、処理部は例えば、コンピュータで構成され、提供されるピン配列情報を共通のフォーマットで統一化してピン配列マトリクスを形成する。共通のフォーマットで統一化する処理は例えば、汎用の表計算ソフトウェアを用いて実行される。斯かる構成によれば、ピン配列マトリクスに搭載されたピン配列情報は、共通のフォーマットで統一化されているので、汎用性が高く、その変更等の編集が可能であるとともに、回路設計や実装設計の基本情報として活用され、設計の効率化に寄与する。

上記目的を達成するためには、本発明の集積回路設計支援装置において、前記処理部は、前記ピン配列マトリクスから集積回路設計ライブラリを作成する構成としてもよい。

斯かる構成において、ピン配列マトリクスや処理部は既述の通りである。また、集積回路設計ライブラリはピン配列マトリクスから生成された属性等のカテゴリにより分類されたデータ群を構成している。即ち、提供されるピン配列情報から共通のフォーマットで統一化されたピン配列マトリクスが形成され、このピン配列マトリクスから集積回路設計ライブラリが形成される。この集積回路設計ライブラリは、処理部において、ピン配列マトリクスにより自動生成される。そして、この集積回路設計ライブラリやピン配列マトリクスは、回路設計や実装設計によって変更される設計データにより修正可能である。斯かる構成によれば、提供されるピン配列情報から共通のフォーマットで統一化されたピン配列マトリクスの形成に基づき、集積回路設計ライブラリが自動生成され、このライブラリを回路設計や実装設計に広く活用することができ、回路設計や実装設計によって修正された最新の設計データが反映され、設計データの品質向上に寄与し、設計の効率化が図られる。

上記目的を達成するためには、本発明の集積回路設計支援装置において、前記処理部は、集積回路設計におけるピン配列情報と、前記集積回路設計ライブラリに格納されているピン配列情報とを比較し、その比較結果を出力する構成としてもよい。斯かる構成とすれば、比較結果に基づき、ピン配列情報の更新が容易になる。

上記目的を達成するため、本発明の集積回路設計支援方法は、複数のピンを有する集積回路の設計を支援する集積回路設計支援方法であって、集積回路のピン配列情報を座標上に配列し、共通のフォーマットで統一化してピン配列マトリクスを作成する処理を含む構成である。斯かる構成によれば、この集積回路設計支援方法によっても、同様に、共通のフォーマットで統一化してピン配列マトリクスが作成され、ピン配列マトリクスに搭載されたピン配列情報は、共通のフォーマットで統一化されているので、汎用性が高く、その変更等の編集が可能であるとともに、回路設計や実装設計の基本情報として活用され、設計の効率化に寄与することは既述の通りである。

上記目的を達成するため、本発明の集積回路設計支援プログラムは、複数のピンを有する集積回路の設計を支援する集積回路設計支援プログラムであって、集積回路のピン配列情報を座標上に配列し、共通のフォーマットで統一化してピン配列マトリクスを作成するステップを含み、このステップをコンピュータに実行させる構成である。斯かる構成によれば、この集積回路設計支援プログラムによっても、同様に、提供されるピン配列情報から共通のフォーマットで統一化されたピン配列マトリクスが形成され、集積回路設計ライブラリ等の自動生成に寄与し、回路設計や実装設計に広く活用することができ、回路設計や実装設計によって修正された最新の設計データが反映され、設計データの品質向上に寄与し、設計の効率化が図られることは既述の通りである。

以上の通り、本発明によれば、次の効果が得られる。

(1) 本発明の集積回路設計支援装置、集積回路設計支援方法又は集積回路設計支援プログラムによれば、提供されるピン配列情報を共通のフォーマットで統一化したピン配列マトリクスを形成するので、その情報の汎用性が高く、その変更等の編集が可能であるとともに、回路設計や実装設計の基本情報として活用されるので、集積回路設計の支援環境が改善され、設計工数の削減による設計時間の短縮化、設計データの品質向上とともに、設計の効率化を図ることができる。

(2) 本発明の集積回路設計支援装置において、提供されるピン配列情報から共通のフォーマットで統一化されたピン配列マトリクスの形成に基づき、集積回路設計ライブラリが自動生成される構成とすれば、この集積回路設計ライブラリを回路設計や実装設計に広く活用することができ、回路設計や実装設計によって修正された最新の設計データが反映され、設計データの品質向上に寄与するとともに、データ管理、集積回路設計ライブラリ作成の効率化、設計工数の削減、設計の効率化を図ることができる。

第１の実施形態
本発明の第１の実施形態について、図１を参照して説明する。図１は、第１の実施形態に係るＦＰＧＡ設計支援装置の概要を示すブロック図である。

集積回路設計支援装置の一例としてのＦＰＧＡ設計支援装置２は、ＣＰＵ（Central Processing Unit ）４、入出力部６、表示部８及び記憶部１０を備えている。ＣＰＵ４は、記憶部１０に格納されている各種プログラムに従ってＦＰＧＡ設計支援処理等を実行する処理部を構成する。入出力部６は、既述の処理に対応するためのデータ入力、演算出力であるデータ出力の取り出しを行う。表示部８は、データ入力及びデータ出力等に関する情報提示を担当し、例えば、ディスプレイで構成され、プリンタ装置を用いた情報印刷出力の提示も含む。入出力部６には、集積回路パッケージ仕様書として例えば、ＦＰＧＡパッケージ仕様書等のデータシート１２からピン配列情報が入力される。データシート１２は、電子データ又は電子データ以外のデータであってもよい。

また、記憶部１０は、ＲＯＭ（Read-Only Memory）、ＲＡＭ（Random-Access Memory）等の各種のメモリ、その他の記録媒体で構成される。この記憶部１０には集積回路設計支援プログラムとしてのＦＰＧＡ設計支援プログラム１０２、表計算プログラム１０４、集積回路設計ツールとしてのＦＰＧＡ設計ツール１０６、マトリクスシート１０８、集積回路設計ライブラリとしてのＦＰＧＡライブラリ１１０、ツールコントロールカード１１２、配列情報（ＰＡＤ）ファイル１１４、配列情報（ＰＩＮ）ファイル１１６、回路データベース（ＡＤＦ）１１８、実装データベース１２０が格納され、ＦＰＧＡ設計支援プログラム１０２には、集積回路配置配線プログラムとしてのＦＰＧＡ配置配線プログラム１２２、ライブラリ編集プログラム１２４、回路設計プログラム１２６、実装設計プログラム１２８等が含まれ、また、ツールコントロールカード１１２には、ＰＩＮ配列カード１３０等が含まれる。マトリクスシート１０８はピン配列情報を座標上に表されたピン配列マトリクスを表す。なお、マトリクスシート１０８及びツールコントロールカード１１２はデータファイルを構成している。回路データベース１１８には回路データが格納され、実装データベース１２０には実装データが格納される。

ＦＰＧＡ設計支援プログラム１０２は、ＦＰＧＡ配置配線プログラム１２２、ライブラリ編集プログラム１２４、回路設計プログラム１２６、実装設計プログラム１２８等の集合体であって、ＲＯＭ等の記録媒体に格納され、そのデータ処理は次の通りである。

(1) 入出力部６に加えられたピン配列情報を表計算プログラム１０４を用いて共通のフォーマットで統一化してピン配列マトリクスとしてのマトリクスシート１０８の作成。この場合、表計算プログラム１０４には例えば、汎用性の高い表計算ソフトウェアを用いればよい。

(2) ツールコントロールカード１１２の作成。

(3) マトリクスシート１０８からＦＰＧＡライブラリ１１０の自動生成、変更等の編集。

(4) ＦＰＧＡ設計ツール１０６等、ベンダから提供されるＣＡＤ（Computer Aided Design ）プログラムとの連携及びデータ授受。

(5) その他、ＰＩＮ配列カード１３０、ＰＡＤファイル１１４、ＰＩＮファイル１１６、回路データベース１１８、実装データベース１２０等の作成や作成支援。

(6) ピン配列情報の変更履歴の記録や表示等。

ＦＰＧＡ設計ツール１０６は、既述したように、ベンダから提供されるＣＡＤプログラムである。また、ＦＰＧＡ設計支援プログラム１０２において、回路設計プログラム１２６はＦＰＧＡによる回路設計に必要なプログラムやデータで構成され、回路設計に用いられる。また、実装設計プログラム１２８はＦＰＧＡによる基板等への実装設計に必要なプログラムやデータで構成され、基板設計等、実装設計に用いられる。

次に、本発明の第１の実施形態に係るＦＰＧＡ設計支援方法又はＦＰＧＡ設計支援プログラムについて、図２を参照して説明する。図２は、マトリクスシート及びＦＰＧＡライブラリの処理手順を示すフローチャートである。

ＦＰＧＡ設計支援方法又はそのプログラムに係る設計支援処理について、ＦＰＧＡパッケージ仕様書を参照し、ＦＰＧＡを構成するＩＣ（Integrated Circuit）のマトリクスシート（ピン配列情報）１０８を作成する（ステップＳ１）。マトリクスシート１０８としてのピン配列情報は、ＦＰＧＡピン配列イメージであり、これを表計算プログラム１０４を用いて作成する。この場合、ＦＰＧＡは、同一のパッケージ形状であっても、設計データによって使用するピンが異なるので、どのピンをどのように使用するかを決定しておく必要がある。

このマトリクスシート１０８に配列されたピン配列情報によりＦＰＧＡライブラリ１１０が自動生成される（ステップＳ２）。このＦＰＧＡライブラリ１１０は例えば、ＦＰＧＡ配置配線プログラム１２２やＦＰＧＡ設計ツール１０６に必要な設計情報としてパーツ情報を格納するパーツライブラリ、部品のシンボル情報を格納するシンボルライブラリ、部品のレイアウト情報を格納するレイアウトライブラリで構成されている。このＦＰＧＡライブラリ１１０は、回路設計毎に作成される。

そして、ピン配列情報は、回路設計や実装設計によって変更されるが、その変更情報がこれらマトリクスシート１０８やＦＰＧＡライブラリ１１０に反映される。

このような処理によって、ＦＰＧＡ設計支援環境の基礎が築かれ、高品質の設計データが得られるとともに、データ管理の容易化が図られ、回路設計や実装設計に用いられ、設計の効率化が図られる。

次に、マトリクスシート１０８について、図３を参照して説明する。図３は、マトリクスシートの一例を示している。

このマトリクスシート１０８は表計算プログラム１０４により作成されたピン配列マトリクスを示す電子データであって、表計算プログラム１０４による共通のフォーマットで統一化されている。このマトリクスシート１０８には、表計算プログラム１０４により、縦にＸ座標、横にＹ座標を取り、ＦＰＧＡのパッケージの配列順に該当する複数のセル１４が作成され、各セル１４には、論理信号名、電源、グランド、非接続等の属性が記述されている。例示されたマトリクスシート１０８において、Ａ２２ピンには例えば、グランド属性、Ａ２１ピンには例えば、テストデータ出力ＴＤＯ(Test Data Out) の論理が設定されている。

次に、ＦＰＧＡ設計支援方法又はＦＰＧＡ設計支援プログラムについて、図４を参照して説明する。図４は、ＦＰＧＡ設計支援方法又はＦＰＧＡ設計支援プログラムの処理手順を示すフローチャートである。

ＦＰＧＡ設計支援方法又はそのプログラムに係る設計支援処理について、ＦＰＧＡパッケージ仕様書を参照し、ＦＰＧＡを構成するＩＣ（Integrated Circuit）のマトリクスシート（ピン配列情報）１０８を作成する（ステップＳ１１）。マトリクスシート１０８としてのピン配列情報は、ＦＰＧＡピン配列イメージであり、これを表計算プログラム１０４を用いて作成する。この場合、ＦＰＧＡは、同一のパッケージ形状であっても、設計データによって使用するピンが異なるので、どのピンをどのように使用するかを決定しておく必要がある。

このピン配列情報の作成に基づき、この情報を基にＦＰＧＡ設計ツール１０６のツールコントロールカード１１２を作成する（ステップＳ１２）。このツールコントロールカード１１２では、ピン番号と論理信号名との関連付けが行われる。このツールコントロールカード１１２はＦＰＧＡ設計ツール１０６に引き渡され（ステップＳ１３）、ツールコントロールカード１１２に記載されたピン配列情報がＦＰＧＡ設計ツール１０６に提供される（ステップＳ１４）。既述したように、ＦＰＧＡ設計ツール１０６は、ベンダから提供されるＣＡＤプログラムである。

そして、ＦＰＧＡ設計において、ピン配列情報を基にＦＰＧＡが搭載される例えば、プリント板（ＰＣＢ：Printed Circuit Board ）のプリント板設計ＣＡＤ用のＦＰＧＡライブラリ１１０との差分を確認する（ステップＳ１５）。ＦＰＧＡライブラリ１１０は、既述の通り、マトリクスシート１０８を基礎として自動生成されている。そこで、ＦＰＧＡライブラリ１１０（ステップＳ１６）から読み出されたピン配列情報がＦＰＧＡ設計ツール１０６に提供されると、ＦＰＧＡ設計ツール１０６では、ＦＰＧＡ設計におけるピン配列情報（ステップＳ１４）と、ＦＰＧＡライブラリ１１０におけるピン配列情報（ステップＳ１６）とが一致しているか否かが判定され（ステップＳ１７）、これらピン配列情報が一致していない場合には、ピン配列情報の間違いが表示部８に表示されて告知される（ステップＳ１８）。

また、これらピン配列情報が一致している場合には、設計データ中の過去のピン配列と差があるか否かを判定し（ステップＳ１９）、差分がある場合には、その差分が変更履歴として表示部８に表示されて告知される（ステップＳ２０）。そして、ＦＰＧＡライブラリ１１０の参照により、プリント板の設計が行われる（ステップＳ２１）。このプリント板設計において、ピン配列を変更した場合（ステップＳ２２）には、その変更をピン配列情報へ反映させ（ステップＳ２３）、ピン配列情報の変更の後、ステップＳ１２に戻る。このピン配列情報への反映とは、既述の通り、マトリクスシート１０８及びＦＰＧＡライブラリ１１０におけるピン配列情報の編集及び更新の処理であり、斯かる処理はＦＰＧＡ設計支援プログラム１０２のライブラリ編集プログラム１２４等により実行される。

このような処理手順により、マトリクスシート１０８の作成からＦＰＧＡライブラリ１１０が生成され、回路設計や実装設計で変更されたピン配列情報は、マトリクスシート１０８やＦＰＧＡライブラリ１１０に反映され、格納されているピン配列情報の更新が行われる。また、このピン配列情報の変更履歴は、表示部８に表示されるとともに、例えば、ＦＰＧＡライブラリ１１０に格納され、回路設計や実装設計の際に利用され、最新のピン配列情報が回路設計や実装設計に活用される。これにより、設計データの高品質化が図られるとともに、設計の効率化が図られる。

第２の実施形態
次に、本発明の第２の実施形態について、図５を参照して説明する。図５は、第２の実施形態に係るＦＰＧＡ設計支援装置の概要を示すブロック図である。第１の実施形態と同一部分には同一符号を付してある。

このＦＰＧＡ設計支援装置２は、既述の通り、ＣＰＵ４、入出力部６、表示部８及び記憶部１０を備えており、ＣＰＵ４は、記憶部１０に格納されているプログラムに従ってＦＰＧＡ設計支援処理を実行する。

このＦＰＧＡ設計支援処理を実現するため、記憶部１０にはＦＰＧＡ設計支援プログラム１０２、表計算プログラム１０４、ＦＰＧＡ設計ツール１０６、マトリクスシート１０８、ＦＰＧＡライブラリ１１０、ツールコントロールカード１１２、ＰＡＤファイル１１４、ＰＩＮファイル１１６、回路データベース１１８、実装データベース１２０、ＦＰＧＡ−ＢＡ（バックアノテーション: Back Annotation ）ファイル１３２、ベンダ対応キーワード辞書１３４等が格納され、ＦＰＧＡ設計支援プログラム１０２には、ＦＰＧＡ配置配線プログラム１２２、ライブラリ編集プログラム１２４、回路設計プログラム１２６、実装設計プログラム１２８等が含まれ、また、ツールコントロールカード１１２には、ＰＩＮ配列カード１３０等が含まれ、このＰＩＮ配列カード１３０には、制約条件（ＵＣＦ）ファイル１３６、制約条件（ＡＣＦ）ファイル１３８、制約条件（ＣＳＦ）ファイル１４０等が含まれる。

このＦＰＧＡ設計支援処理は、例えば、
ａ) ＦＰＧＡライブラリ編集処理
ｂ) 表計算プログラム形式の統一フォーマットの入力（インポート）及び出力（エクスポート）処理
ｃ) ＦＰＧＡライブラリの自動生成処理
ｄ) 回路設計又は実装設計におけるＦＰＧＡライブラリ参照・編集処理
ｅ) ＦＰＧＡライブラリ差分チェック処理
ｆ) ＦＰＧＡバックアノテーション入力処理
ｇ) ＦＰＧＡ設計情報入力処理
ｈ) ＦＰＧＡピン配置変更処理
ｉ) ＦＰＧＡバックアノテーション出力処理
を包含している。上記「ａ) ＦＰＧＡライブラリ編集処理」には、ＦＰＧＡライブラリ１１０の作成の際に表計算プログラム形式の統一フォーマットを構築し、ＦＰＧＡベンダの提供するＦＰＧＡ設計データの共通化が含まれる。

ＦＰＧＡライブラリ１１０は、ＦＰＧＡライブラリ編集により作成されたものである。このＦＰＧＡライブラリ１１０には、既述の表計算プログラム形式を用いて統一フォーマットで共通化されたＦＰＧＡ設計データとしてのピン配列情報が格納される。

ＵＣＦファイル１３６には、初期入力に係る制約条件データが格納され、設計後は設計データが転写される。このＵＣＦファイル１３６の項目には例えば、ピン配置として論理ピン名とベンダピン名の対応、始点と終点を指定したパス間のタイミング制約、クロックに関連するパス間のタイミング制約、クロック周期の制約等である。

ＰＡＤファイル１１４には、ピン配列情報が格納され、このピン配列情報はＦＰＧＡ設計ツール１０６から出力される設計レポートによる。図６はこのＰＡＤファイル１１４の項目例を示している。

ベンダ対応キーワード辞書１３４は、ＦＰＧＡ設計支援プログラム１０２を用いて作成されたＰＩＮ配列カード１３０をベンダ対応のデータに変換するためのキーワードが格納されたファイルである。

ＡＣＦファイル１３８には、初期入力に係る制約条件データが格納される。また、ＣＳＦファイル１４０には、設計後は設計データが転写され、配線中、配線後の制約条件データが格納される。

ＰＩＮファイル１１６には、ピン配列情報が格納され、このピン配列情報はＦＰＧＡ設計ツール１０６から出力される設計レポートによる。図７は、このＰＩＮファイル１１６の項目例を示している。

回路データベース１１８には回路データが格納され、実装データベース１２０には実装データが格納される。回路データベース１１８に格納される回路データについて、その一例では、論理ピン名が「Ｉ／Ｏ」以外のピンはシンボルの上部に配置する。各シンボルには論理ピン名を表示する。論理ピン名が「Ｉ／Ｏ」のピンは、物理ピン名の昇順にシンボルの上部から下部へ配置し、シンボルには「Ｉ／Ｏ」を表示する。この場合、回路シンボルは例えば、図８に示す通りである。また、回路データの他の例では、バンク番号に依存しないピンは信号ポーションの最終追番に作成する。シンボルには「論理ピン名」か、「論理ピン名（ベンダピン名）」を表示する。バンク番号に属するピンはバンク番号毎にポーション分割し、論理ピン名を考慮して論理ピン名の昇順にシンボルの上部から下部へ配置する。シンボルには「論理ピン名」か、「Ｂバンク番号−ＩＯ追番」か、「Ｉ／Ｏ（ベンダピン名）」を表示する。電源／アースピンは電源／アースポーションとしてシンボル作成し、論理ピン名と図面サイズを考慮してポーションに分割する。

次に、ＦＰＧＡ設計支援装置のシステム構成について、図９を参照して説明する。図９は、ＦＰＧＡ設計支援装置のシステム構成の一例を示す図である。

既述のＦＰＧＡ設計支援装置２（図５）は、ＦＰＧＡ設計支援プログラム１０２により、フォーマット統一化機能・設計データ管理機能２０、ＦＰＧＡ配置配線機能２２、ライブラリ編集機能２４、回路設計機能２６及び実装設計機能２８等の各種機能を備えている。フォーマット統一化機能・設計データ管理機能２０はＦＰＧＡ設計支援プログラム１０２の基本機能であって、表計算プログラム１０４等により実現され、ＦＰＧＡ配置配線機能２２はＦＰＧＡ配置配線プログラム１２２により実現され、ライブラリ編集機能２４はライブラリ編集プログラム１２４により実現され、回路設計機能２６は回路設計プログラム１２６により実現され、また、実装設計機能２８は実装設計プログラム１２８により実現される。図９において、矢印は処理手順、データ授受を示している。

フォーマット統一化機能・設計データ管理機能２０は、データシート１２から入力された設計データのフォーマットの統一化処理を行い、統一化されたフォーマットからなる設計データと回路データベース（ＡＤＦ）１１８とをセットで管理するとともに、マトリクスシート１０８を作成する。データシート１２は例えば、ＰＤＦ（portable document format）等の文書フォーマットで作成され、その作成フォーマットは設計者に委ねられる。フォーマット統一化機能・設計データ管理機能２０によれば、このようなデータシート１２から設計データが受け入れられ、その設計データが特定の表計算プログラム１０４のフォーマット形式に統一化される。この統一化されたフォーマット形式で設計データ管理が行われ、マトリクスシート１０８が表計算プログラム１０４で作成されて出力される。

このフォーマット統一化機能・設計データ管理機能２０のフォーマット統一化処理では、表計算プログラム１０４に設定された必要な項目とマトリクスシート１０８のピン配列情報との間にベンダ対応キーワード辞書１３４として例えば、図１０に示すような対応関係が設定されている。図１０において、Ａ、Ｂは固有のツールである。この場合、新規のマトリクスシート１０８を作成する場合、既存のＰＡＤファイル１１４やＰＩＮファイル１１６が存在すれば、これらＰＡＤファイル１１４やＰＩＮファイル１１６から既存データを抽出する。物理ピン名は、ベンダピン名と同一の場合には省略する。ベンダピン名はピン番号や位置で定義される。

このような設計データのフォーマット形式が統一化されていない従前の設計データでは設計者単位で管理され、そのため、設計データ間の整合性確認が困難であることに加え、設計データベースと同期した設計データ管理やクロスプロービング機能が必要であったが、フォーマット統一化機能・設計データ管理機能２０を備えたことにより、フォーマット形式が統一化され、設計データの整合性確認が容易化される。

そして、マトリクスシート１０８は、人手入力３４の処理により、ＵＣＦファイル１３６及びＣＳＦファイル１４０の作成に供される。即ち、これらのＵＣＦファイル１３６及びＣＳＦファイル１４０には、既述の表計算プログラム１０４のフォーマット形式に統一化された制約条件データが格納される。

ＦＰＧＡ配置配線機能２２は、ＦＰＧＡ配置配線処理としてＦＰＧＡの新規設計や設計変更を実行する機能であって、これらの機能の実行に当たり、ＵＣＦファイル１３６及びＣＳＦファイル１４０との対話が行われ、ＵＣＦファイル１３６及びＣＳＦファイル１４０に格納されている制約条件データが用いられる。即ち、既述のフォーマット形式の統一化された制約条件データにより、ＦＰＧＡの新規設計や設計変更が実行され、その結果、ＰＡＤファイル１１４やＰＩＮファイル１１６が作成される。

また、ライブラリ編集機能２４は、データインポート処理、データエクスポート処理、データ編集（一括編集）処理、バンク内の電圧（ＶＣＣＩＯ／ＶＣＣＯ) のチェック処理、ＦＰＧＡ部品の形状タイプの参照・ファイル出力処理、ライブラリ自動生成処理（ＦＰＧＡ−ＰＬＩＢ、ＳＬＩＢ）等の処理に用いられる。この機能により、ＦＰＧＡライブラリ１１０が編集されるとともに、チェック機能としてバンク内の電圧（ＶＣＣＩＯ／ＶＣＣＯ) の同一電圧値の登録チェック、電圧値の一括編集の他、バンク番号、論理ピン名、シンボル形状を考慮したポーション分割等が自動生成される。

ライブラリ編集機能２４における編集処理は次の通りである。

i) 表計算プログラム１０４と同等の編集（一括編集）
ピン情報の編集において、バンク内電圧ＶＣＣＩＯ／ＶＣＣＯの値は、バンク内で異なる電圧値が定義できない仕組みに設定する。

ii) バンク内ＶＣＣＩＯ／ＶＣＣＯのチェック
バンク内電圧ＶＣＣＩＯ／ＶＣＣＯで異なる電圧値が定義された場合にはエラーとし、そのエラーが表示部８に表示される。

iii) ＦＰＧＡ部品の形状タイプの参照及びファイル出力
表計算プログラム１０４のイメージで参照及びファイル出力を行う。この場合、参照される項目は、物理ピン名、ベンダピン名、論理ピン名である。物理ピン名については、ベンダピン名と同一名の場合は表示をしない。また、論理ピン名毎に色分け可能にし、色分け項目は例えば、ＣＮＤ、ＶＣＣＩＮＴ、ＶＣＣＩＯ、ＶＣＣＯ、ＮＣ、試験用ピン等である。また、バンク番号により、区切りが判るようにする。

vi) ライブラリ自動生成（ＦＰＧＡ−ＰＬＩＢ）
ＦＰＧＡは、同一基板内で複数個使用していても基板上の配置位置によって、他ＬＳＩやコネクタ間の接続関係によりピン配置が変わり、例えば、同一アクセスキー（部品仕様／回路記号）でありながら、ピン情報（入出力区分、オープン可否、バンク内ＶＣＣＩＯ／ＶＣＣＯ電圧値等）が異なるライブラリを設定する。よって、一般部品のように、「ファイル名＝アクセスキー（部品仕様／回路記号）」という関係は保持しない。また、必要な項目としては、ＦＰＧＡ部品に限定して追加が必要な項目として、論理ピン名及びバンク番号である。また、表計算プログラム１０４で物理ピンが定義されていない場合には、ベンダピン名と同一にする。ベンダピン名と同一で、桁あわせ（「０」埋め）する。また、予め設定した「ベンダピン名対応表」で定義したＴＣＡＤピン名を採用する。また、表計算プログラム１０４のオープン可否が定義されていない場合、入出力区分が「入力」の場合のみ「オープン否」とし、それ以外はそのまま「未設定」とする。

v) ライブラリ自動生成（ＳＬＩＢ）
信号ピンに関しては、バンク番号によるポーション自動分割し、シンボル上に論理ピン名を表示する。バンク名が長すぎる場合には、一括編集機能を用いて一括変更する。バンクに依存しない共通電源ピンは、論理ピン名毎又は電源電圧毎に電源アースポーションとして自動分割し、ピン名の昇順でピン割付けを行う。バンク内供給電源ピン（ＶＣＣＩＯ／ＶＣＣＯ）は、バンク毎の信号ピンと同じシンボル内に定義するか、電源アースシンボルとして自動分割するかの何れかとする。この場合、回路シンボル例は、既述の通りである（図８）。

このような処理により作成されたＦＰＧＡライブラリ１１０は、回路設計機能２６に活用される。この回路設計機能２６では、回路データの参照及び編集、ＦＰＧＡライブラリ差分チェック、ＦＰＧＡ−ＢＡインポート、ＦＰＧＡ設計情報（ＰＡＤ／ＰＩＮ）インポート等の処理が実行される。ＦＰＧＡライブラリ差分チェック処理では、1)ＦＰＧＡ変更履歴管理の処理が実行され、ＦＰＧＡ−ＢＡインポート処理では、1)ＦＰＧＡ変更箇所チェック、2)マトリクスシート１０８のＦＰＧＡピン配置変更、3)ＵＣＦファイル１３６／ＣＳＦファイル１４０のＦＰＧＡピン配置変更の処理が実行され、また、ＦＰＧＡ設計情報（ＰＡＤ／ＰＩＮ）インポート処理では、1)ＦＰＧＡ変更箇所チェック、2)マトリクスシート１０８のＦＰＧＡ設計変更の処理が実行される。

回路データの参照及び編集処理では、表計算プログラム１０４でフォーマット形式が統一化された設計データの参照及び編集が回路エディタにより実行され、ＦＰＧＡライブラリ差分チェックが行われる。例えば、ＦＰＧＡライブラリ１１０の版数に差分がある場合、チェック結果として例えば、図１１のチェック結果を表示部８に表示する。このような差分があった場合には、最新のＦＰＧＡライブラリ１１０の取込み可否の確認パネルを表示部８に表示する。この場合、「取込み可」の場合には最新ライブラリ情報に更新し、「取込み否」の場合には旧ライブラリ情報のままとする。

このＦＰＧＡライブラリ差分チェック処理に対応し、ＦＰＧＡ変更履歴管理処理が実行される。最新のＦＰＧＡライブラリ１１０の取込みについて、「取込み可」の場合には最新ライブラリ情報に更新し、ＦＰＧＡ変更履歴情報は参照可能となる。即ち、チェック結果の表示及び最新ライブラリ情報の更新は、図１２の（Ａ）、（Ｂ）に示す通りである。

また、ＦＰＧＡ−ＢＡインポート処理は、ＦＰＧＡピン配置変更が実施された場合に実行され、この処理は、ＦＰＧＡライブラリ１１０及び回路データベース１１８の更新前にＦＰＧＡ変更箇所チェック及びＦＰＧＡ−ＢＡ履歴管理を行うために実行される。なお、ＦＰＧＡ−ＢＡファイル１３２の対象項目は、例えば、図１３に示す通りである。

ＦＰＧＡ変更箇所チェック処理では、ＦＰＧＡ−ＢＡファイル１３２とＦＰＧＡライブラリ１１０の情報により、ＦＰＧＡピン配置変更箇所が確認できる一覧リスト（図１２のＢ）を出力する。この一覧リストと回路エディタのクロスプロービングが可能である。

ＦＰＧＡ変更箇所チェック処理において、最新のＦＰＧＡライブラリ１１０、ＵＣＦファイル１３６、ＣＳＦファイル１４０のデータの更新をするか否かの確認パネルを表示部８に表示する。この表示により、ＦＰＧＡ−ＢＡファイル１３２に指定ミス等のユーザ運用のミス防止が図られる。データ更新をする場合には、ＦＰＧＡ−ＢＡ履歴管理、マトリクスシート１０８のＦＰＧＡピン配置変更（ＦＰＧＡ−ＢＡ）、ＵＣＦファイル１３６及びＣＳＦファイル１４０のピン配置変更に移行する。また、データ更新をしない場合には、旧ライブラリ情報のままとなる。

ＦＰＧＡ−ＢＡ履歴管理処理では、データ更新が選択された場合には、ＦＰＧＡ−ＢＡ履歴情報を更新する。このＦＰＧＡ−ＢＡ履歴情報は、表示部８に表示され、参照可能である。ＦＰＧＡ−ＢＡ履歴情報の表示は、例えば、図１４の（Ａ）、（Ｂ）に示す通りである。

また、マトリクスシート１０８のピン配置変更（ＦＰＧＡ−ＢＡ）処理では、ＦＰＧＡ−ＢＡファイル１３２より変更箇所についてマトリクスシート１０８のデータを更新するとともに、回路エディタと連携してマトリクスシート１０８のピン配列情報により、ライブラリ情報を更新し、更新データをＦＰＧＡライブラリ１１０に取り込む。そして、以降はＦＰＧＡライブラリ差分チェックが実行される。

ＵＣＦファイル１３６及びＣＳＦファイル１４０のＦＰＧＡピン配置変更（ＦＰＧＡ−ＢＡ）処理では、ＦＰＧＡ−ＢＡファイル１３２より、変更箇所についてＵＣＦファイル１３６及びＣＳＦファイル１４０を更新する。この場合、ＵＣＦファイル１３６及びＣＳＦファイル１４０は、マトリクスシート１０８から全項目の取込みができないため、人手入力３４等の編集やチェックが必要である。特に、ＵＣＦファイル１３６やＣＳＦファイル１４０に未定義の場合には、マトリクスシート１０８で定義される項目は人手入力３４による。回路エディタと連携してマトリクスシート１０８により、ライブラリ情報を更新する。更新されたＦＰＧＡライブラリ１１０のピン配列情報を取り込み、以降は、ＦＰＧＡライブラリ差分チェックを行う。

ＦＰＧＡ設計情報（ＰＡＤ／ＰＩＮ）インポート処理では、ＦＰＧＡ設計変更が実施された場合には、ＦＰＧＡ設計情報（ＰＡＤ／ＰＩＮ）インポートをする方法が採用されている。これは、ＦＰＧＡライブラリ１１０及び回路データベース１１８を更新する前にＦＰＧＡ変更箇所チェックやマトリクスシート１０８のＦＰＧＡ設計変更を実現するためである。

ＰＡＤファイル１１４の各項目は図６、ＰＩＮファイル１１６の各項目は図７を参照する。

ＦＰＧＡ変更箇所チェック処理では、ＰＡＤファイル１１４、ＰＩＮファイル１１６及びＦＰＧＡライブラリ１１０の情報より、ＦＰＧＡ設計変更箇所及び変更履歴を確認できる一覧リストを出力する。この変更履歴情報を表す一覧リストは例えば、図１５に示す通りである。この一覧リストと回路エディタのクロスプロービングが可能である。

マトリクスシート１０８のＦＰＧＡ設計変更処理では、ＰＡＤファイル１１４及びＰＩＮファイル１１６より、変更箇所についてマトリクスシート１０８を更新する。回路エディタと連携し、マトリクスシート１０８のピン配列情報を用いてライブラリ情報を更新する。更新されたライブラリ情報を取り込む。以降は、ＦＰＧＡライブラリ差分チェックへ移行する。

そして、実装設計機能２８においては、マトリクスシート１０８の参照を行い、具体的には、実装エディタ上のＦＰＧＡ部品を契機としてマトリクスシート１０８の参照及び編集が行われる。この場合、ＦＰＧＡピン配置変更の対象部品は、ＦＰＧＡ部品のみである。そして、この場合の変更ルールは、例えば、同一部品名での変更に限定し、また、変更前が信号ピンの場合、信号ピンとの変更に限定し、また、変更前が電源ピンであれば、変更後も電源ピンとする。また、変更対象のピン名について、各ネット毎に「変更前ピン名と変更後ピン名」がセットで定義されているかを最終的にチェックし、矛盾した変更を防止する構成とする。

以上述べた通り、このＦＰＧＡ設計支援装置２のシステム構成において、新規設計処理では図１６に示す通りのシステム構成、ＦＰＧＡライブラリの変更処理では図１７に示す通りのシステム構成となり、ＦＰＧＡピン配置変更処理では図１８に示す通りのシステム構成となり、また、ＦＰＧＡ設計変更処理では図１９に示す通りのシステム構成となる。このようにＦＰＧＡ設計支援装置２において実行されるＦＰＧＡ設計支援プログラム１０２のＦＰＧＡ配置配線プログラム１２２、ライブラリ編集プログラム１２４、回路設計プログラム１２６及び実装設計プログラム１２８における各機能が処理に対応したものとなる。

次に、ＦＰＧＡ設計ツール１０６とＦＰＧＡ設計支援プログラム１０２との連携処理について、図２０を参照して説明する。図２０は、ＦＰＧＡ設計とＰＣＢ設計との間でピン配列情報の変更を自動反映させる処理手順を示している。

この処理では、ＦＰＧＡ設計フロー４０及びＰＣＢ設計フロー４２が連携処理されている。ＦＰＧＡ設計フロー４０において、ピン配列情報を格納しているマトリクスシート１０８が生成され（ステップＳ３１）、次に、ツールコントロールカード１１２のＰＩＮ配列カード１３０が作成され（ステップＳ３２）、このＰＩＮ配列カード１３０は、ＦＰＧＡ設計ツール１０６に取り込まれ（ステップＳ３３）、次に、ＰＡＤファイル１１４、ＰＩＮファイル１１６（ステップＳ３４）が形成される。ＰＡＤファイル１１４、ＰＩＮファイル１１６のピン配列情報はＰＣＢ設計フロー４２の回路データベース１１８に反映される。

ＰＣＢ設計フロー４２において、回路データベース１１８と実装データベース１２０との間でデータ授受（Forward Annotation ／Back Annotation ）が実行され、この場合、ピン配列情報は、回路データベース１１８からＦＰＧＡ設計フロー４０のマトリクスシート１０８及びＰＩＮ配列カード１３０に反映されるが、ピン配列情報はＰＡＤファイル１１４、ＰＩＮファイル１１６から回路データベース１１８に反映され、共通のピン配列情報に変更される。

このように、ピン配列情報等のインターフェースの変更情報が異種ＣＡＤツール間で通知され、設計情報が共通化され、斯かる処理により、連携した異種ＣＡＤツール間のＦＰＧＡインターフェースの変更処理が実現される。

次に、ピン配列情報の変更について、図２１を参照して説明する。図２１は、ＦＰＧＡ設計フロー側からＰＣＢ設計フロー側へのＦＰＧＡピン配列情報の変更処理を示している。

この処理では、ＦＰＧＡ側にピン配列の変更が発生した場合には、ＦＰＧＡ配置配線プログラム１２２で得られる例えば、図２２に示すＰＡＤ・ＰＩＮ情報が出力され（ステップＳ４１）、このＰＡＤ・ＰＩＮ情報を回路データベース１１８中のピン配列情報と比較し（ステップＳ４２）、差分があれば、回路データベース１１８中のピン配列テーブルを変更する。また、差分／更新履歴として、これを出力し（ステップＳ４３）、この場合、記録又は表示を行う。そして、ピン情報ファイルであるマトリクスシート１０８に出力し（ステップＳ４４）、ＦＰＧＡ側へのピン情報のフィードバックを行う。

次に、ＰＣＢ側のピン配列の変更について、図２３を参照して説明する。図２３は、ＰＣＢ設計フロー側からＦＰＧＡ設計フロー側へのＦＰＧＡピン配列の変更処理を示している。

この処理では、ＰＣＢ側にピン配列の変更が発生した際に、このピン配列情報を出力（テキスト）する（ステップＳ５１）。このピン配列と旧ピン配列とを比較し（ステップＳ５２）、差分があれば、これを差分／更新履歴情報として出力する（ステップＳ５３）。そして、ＰＩＮ配列カード１３０及びツールコントロールカード１１２を作成する（ステップＳ５４）。このとき、フォーマットの統一化が図られる。即ち、ピン配列情報は、一旦、共通形式であるピン情報ファイルとしてのマトリクスシート１０８に形成され（ステップＳ５５）、このマトリクスシート１０８から各ベンダ対応のＰＩＮ配列カード１３０及びツールコントロールカード１１２が作成される（ステップＳ５６、Ｓ５７）。このカード作成において、各カードはＦＰＧＡベンダ毎にファイル中のキーワードが異なるため、ベンダ対応キーワード辞書１３４（図１０）が参照され、ベンダ毎に対応するデータ（例えば、図２４）に翻訳、変換される。この場合、ＦＰＧＡ設計支援プログラム１０２で用いられた表計算プログラム１０４によって統一フォーマット化されたピン配列情報は、再び各ベンダに対応したフォーマットに変換され、ベンダのＦＰＧＡ設計ツール１０６に対応可能となる。

次に、上記実施形態における特徴事項、変形例等を以下に列挙する。

(1) 上記実施形態では、集積回路設計支援装置、集積回路設計支援方法及び集積回路設計支援プログラムの一例として、ＦＰＧＡ設計支援装置、ＦＰＧＡ設計支援方法及びＦＰＧＡ設計支援プログラムについて開示し、その説明をしたが、これらは、一例であって、本発明は広く集積回路に適用できるものであり、実施形態で例示したＦＰＧＡに限定されるものではない。

(2) 上記実施形態で述べた通り、集積回路の設計に関し、データ管理の充実化、集積回路設計ライブラリ作成の効率化、フィードバック機能による設計工数の削減、設計データの品質向上等により、設計支援環境の改善が図られる。

(3) ＦＰＧＡ設計品が主流となっている現在の回路設計において、従来のＡＳＩＣの代替えとして大規模なＦＰＧＡが増大しているが、上記ＦＰＧＡ設計支援装置２、ＦＰＧＡ設計支援プログラム１０２等の採用により、多ピン化による手番・ミスや設計負担を軽減することができる。

(4) ピン配列資料のフォーマットの統一化とともに、設計データ間をリンクさせることができるので、データ管理やデータの高品質化が図られる。

(5) 上記ＦＰＧＡ設計支援装置２、ＦＰＧＡ設計支援プログラム１０２等の採用により、雛形フォーマットを提示でき、履歴管理機能の充実を図ることができる。

(6) 上記ＦＰＧＡ設計支援装置２、ＦＰＧＡ設計支援プログラム１０２等の採用により、ベンダが提供するＦＰＧＡ設計ツール１０６からの設計情報を用いたライブラリ作成機能を提供でき、論理設計との協調を図ることができる。

(7) 上記ＦＰＧＡ設計支援装置２、ＦＰＧＡ設計支援プログラム１０２等の採用により、ＦＰＧＡ設計に対する設計情報の提供機能を充実させることができる。即ち、情報のスワップ機能を拡張し、変更データのフィードバック機能が得られ、ＦＰＧＡ設計ツール１０６へのフォーマット出力（図２３）が得られる。

(8) 設計の効率化が図られるので、ＦＰＧＡ論理設計及びピン配列変更からボード設計までの工数を大幅に削減することができる。

(9) マトリクスシート１０８に関し、設計者に委ねられていたデータシートのフォーマットの統一化を図ることができ、設計者単位の管理から各種設計データとの整合性確認の容易化を図ることができる。

(10) ＦＰＧＡライブラリ１１０に関し、ライブラリ登録のチェック、編集、生成等の処理が容易になる。ＦＰＧＡ設計の制約条件とライブラリの整合性確認が容易になる。その他、ピン配置情報とライブラリの整合性確認、ＦＰＧＡピン配置変更時の変更箇所チェック、ＦＰＧＡピン配置変更時の関連情報の自動変更、ＦＰＧＡ設計変更時の関連情報の自動変更、ＦＰＧＡ設計の変更履歴、ＦＰＧＡ設計のベアチップ上ピン配置情報と論理ネット情報のバス配線確認等が容易化される。

(11) 集積回路の一例であるＦＰＧＡの設計に関しても、既述の通り、データ管理、ライブラリ作成の効率化、フィードバック機能の充実、設計データの品質の向上、設計の効率化、設計工数の削減、設計時間の短縮化等、設計支援環境が改善され、設計品質の向上を図ることができる。

(12) 本発明に係る記録媒体によれば、格納されている集積回路設計支援プログラムをコンピュータによって実行させることにより、提供されるピン配列情報を共通のフォーマットで統一化したピン配列マトリクスを形成でき、その情報の汎用性が高く、その変更等の編集が可能であるとともに回路設計や実装設計の基本情報として活用され、設計の効率化を図ることができる。

次に、以上述べた本発明の集積回路設計支援装置、集積回路設計支援方法及び集積回路設計支援プログラムの各実施形態から抽出される技術的思想を請求項の記載形式に準じて付記として列挙する。本発明に係る技術的思想は上位概念から下位概念まで、様々なレベルやバリエーションにより把握できるものであり、以下の付記に本発明が限定されるものではない。

（付記１） 複数のピンを有する集積回路の設計を支援する集積回路設計支援装置において、
集積回路のピン配列情報を共通のフォーマットで統一化するとともに座標上に配列して、ピン配列マトリクスを形成する処理部、
を備えたことを特徴とする集積回路設計支援装置。

（付記２） 前記処理部は、前記ピン配列マトリクスから集積回路設計ライブラリを作成する構成であることを特徴とする付記１記載の集積回路設計支援装置。

（付記３） 前記処理部は、集積回路設計におけるピン配列情報と、前記集積回路設計ライブラリに格納されているピン配列情報とを比較し、その比較結果を出力する構成であることを特徴とする付記２記載の集積回路設計支援装置。

（付記４） 複数のピンを有する集積回路の設計を支援する集積回路設計支援方法であって、
集積回路のピン配列情報を座標上に配列し、共通のフォーマットで統一化してピン配列マトリクスを作成する処理、
を含むことを特徴とする集積回路設計支援方法。

（付記５） 複数のピンを有する集積回路の設計を支援する集積回路設計支援プログラムであって、
集積回路のピン配列情報を座標上に配列し、共通のフォーマットで統一化してピン配列マトリクスを作成するステップ、
を含み、このステップをコンピュータに実行させることを特徴とする集積回路設計支援プログラム。

（付記６） 複数のピンを有する集積回路の設計を支援する集積回路設計支援方法であって、
集積回路のピン配列情報を座標上に配列し、共通のフォーマットで統一化してピン配列マトリクスを作成する処理と、
前記ピン配列マトリクスに表された前記ピン配列情報から集積回路設計ライブラリを生成する処理と、
を含むことを特徴とする集積回路設計支援方法。

（付記７） 複数のピンを有する集積回路の設計を支援する集積回路設計支援プログラムであって、
集積回路のピン配列情報を座標上に配列し、共通のフォーマットで統一化してピン配列マトリクスを作成するステップと、
前記ピン配列マトリクスに表された前記ピン配列情報から集積回路設計ライブラリを生成するステップと、
を含み、これらのステップをコンピュータに実行させることを特徴とする集積回路設計支援プログラム。

（付記８） 前記処理部は、集積回路の回路設計又は実装設計におけるピン配列情報と、前記集積回路設計ライブラリに格納されているピン配列情報とを比較し、その比較結果により前記ピン配列マトリクス又は前記集積回路設計ライブラリの何れか一方又は双方の前記ピン配列情報を変更する構成であることを特徴とする付記２記載の集積回路設計支援装置。

（付記９） 前記ピン配列情報の変更履歴を記憶部に記憶し、この記憶部に記憶された前記変更履歴を前記集積回路の回路設計又は実装設計に参照する構成であることを特徴とする付記２記載の集積回路設計支援装置。

（付記１０） 前記変更履歴を表示する表示部を備える構成であることを特徴とする付記９記載の集積回路設計支援装置。

（付記１１） 集積回路設計におけるピン配列情報と、前記集積回路設計ライブラリに格納されているピン配列情報とを比較し、その比較結果を出力する処理を含むことを特徴とする付記６記載の集積回路設計支援方法。

（付記１２） 集積回路の回路設計又は実装設計におけるピン配列情報と、前記集積回路設計ライブラリに格納されているピン配列情報とを比較し、その比較結果により前記ピン配列マトリクス又は前記集積回路設計ライブラリの何れか一方又は双方の前記ピン配列情報を変更する処理を含むことを特徴とする付記６記載の集積回路設計支援方法。

（付記１３） 前記ピン配列情報の変更履歴を記憶部に記憶し、この記憶部に記憶された前記変更履歴を前記集積回路の回路設計又は実装設計に参照する処理を含むことを特徴とする付記６記載の集積回路設計支援方法。

（付記１４） 前記変更履歴を表示する処理を含むことを特徴とする付記１３記載の集積回路設計支援方法。

（付記１５） コンピュータに実行させる集積回路設計支援プログラムを格納した記録媒体であって、前記集積回路設計支援プログラムが、
複数のピンを有する集積回路のピン配列情報を座標上に配列し、共通のフォーマットで統一化してピン配列マトリクスを作成するステップ、
を含むことを特徴とする記録媒体。

（付記１６） コンピュータに実行させる集積回路設計支援プログラムを格納した記録媒体であって、前記集積回路設計支援プログラムが、
複数のピンを有する集積回路のピン配列情報を座標上に配列し、共通のフォーマットで統一化してピン配列マトリクスを作成するステップと、
前記ピン配列マトリクスに表された前記ピン配列情報から集積回路設計ライブラリを生成するステップと、
を含むことを特徴とする記録媒体。

以上説明したように、本発明の最も好ましい実施形態等について説明したが、本発明は、上記記載に限定されるものではなく、特許請求の範囲に記載され、又は明細書に開示された発明の要旨に基づき、当業者において様々な変形や変更が可能であることは勿論であり、斯かる変形や変更が、本発明の範囲に含まれることは言うまでもない。

本発明によれば、ＦＰＧＡ等の集積回路の設計に関し、設計データの品質向上等の設計支援環境が改善され、設計の効率化に寄与することができ、有用である。

本発明の第１の実施形態に係るＦＰＧＡ設計支援装置を示すブロック図である。 本発明の第１の実施形態に係るＦＰＧＡ設計支援方法及びＦＰＧＡ設計支援プログラムにおけるマトリクスシート及びＦＰＧＡライブラリの作成を示すフローチャートである。 マトリクスシートの一例を示す図である。 本発明の第１の実施形態に係るＦＰＧＡ設計支援方法及びＦＰＧＡ設計支援プログラムの処理手順を示すフローチャートである。 本発明の第２の実施形態に係るＦＰＧＡ設計支援装置を示すブロック図である。 ＰＡＤファイルの一例を示す図である。 ＰＩＮファイルの一例を示す図である。 回路シンボルの一例を示す図である。 ＦＰＧＡ設計支援装置のシステム構成を示す図である。 ベンダ対応キーワード辞書の一例を示す図である。 ＦＰＧＡライブラリの差分チェック結果を示す図である。 ＦＰＧＡライブラリの更新履歴を示す図である。 ＦＰＧＡ−ＢＡファイルの一例を示す図である。 ＦＰＧＡ−ＢＡファイルの履歴を示す図である。 ＦＰＧＡ設計変更情報を示す図である。 新規設計処理におけるシステム構成を示す図である。 ＦＰＧＡライブラリ変更処理におけるシステム構成を示す図である。 ＦＰＧＡピン配置変更処理におけるシステム構成を示す図である。 ＦＰＧＡ設計変更処理におけるシステム構成を示す図である。 ＦＰＧＡ設計ツールとＦＰＧＡ設計支援装置との間の連携を示す図である。 ＦＰＧＡピン変更処理を示すフローチャートである。 ＰＡＤ・ＰＩＮ情報を示す図である。 ピン配列変更処理を示すフローチャートである。 ピン配列情報出力を示す図である。

符号の説明

２ ＦＰＧＡ設計支援装置（集積回路設計支援装置）
４ ＣＰＵ（処理部）
６ 入出力部
１０ 記憶部
１２ データシート
１０２ ＦＰＧＡ設計支援プログラム（集積回路設計支援プログラム）
１０８ マトリクスシート（ピン配列マトリクス）
１１０ ＦＰＧＡライブラリ（集積回路設計ライブラリ）

Claims (5)

1. 複数のピンを有する集積回路の設計を支援する集積回路設計支援装置において、
   集積回路のピン配列情報を共通のフォーマットで統一化するとともに座標上に配列して、ピン配列マトリクスを形成する処理部、
   を備えたことを特徴とする集積回路設計支援装置。
2. 前記処理部は、前記ピン配列マトリクスから集積回路設計ライブラリを作成する構成であることを特徴とする請求項１記載の集積回路設計支援装置。
3. 前記処理部は、集積回路設計におけるピン配列情報と、前記集積回路設計ライブラリに格納されているピン配列情報とを比較し、その比較結果を出力する構成であることを特徴とする請求項２記載の集積回路設計支援装置。
4. 複数のピンを有する集積回路の設計を支援する集積回路設計支援方法であって、
   集積回路のピン配列情報を座標上に配列し、共通のフォーマットで統一化してピン配列マトリクスを作成する処理、
   を含むことを特徴とする集積回路設計支援方法。
5. 複数のピンを有する集積回路の設計を支援する集積回路設計支援プログラムであって、
   集積回路のピン配列情報を座標上に配列し、共通のフォーマットで統一化してピン配列マトリクスを作成するステップ、
   を含み、このステップをコンピュータに実行させることを特徴とする集積回路設計支援プログラム。

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