CN111241775B - 集成电路版图拼接方法 - Google Patents

Abstract

本发明公开了一种集成电路版图拼接方法，涉及集成电路技术领域。该集成电路版图拼接方法包括以下步骤：S1、获取待处理芯片模块中待处理引脚的引脚信息，所述引脚信息包括待处理引脚的引脚名称和引脚坐标数组；S2、根据所述待处理引脚的引脚坐标数组计算得到该待处理引脚的中心点坐标；S3、获取待拼接芯片模块的引脚信息，所述待拼接芯片模块的引脚信息包括待拼接引脚的引脚名称和引脚坐标数组；S4、将所述待拼接引脚的引脚名称和所述待处理引脚的引脚名称进行一一对应，并根据对应的待拼接引脚的引脚坐标数组和待处理引脚的中心点坐标进行拼接。本发明技术方案通过引脚坐标计算得到中心点坐标，以确定引脚的位置，达到芯片模块无缝拼接的效果。

Description

集成电路版图拼接方法

技术领域

本发明涉及集成电路技术，特别是涉及一种集成电路版图拼接方法。

背景技术

在芯片设计过程中，为了实现不同设计要求，需要将模拟版图部分与数字版图部分进行数模混合，即模拟版图部分的设计模块需要与数字版图部分的设计模块进行拼接，以实现芯片的整体功能。但是拼接时，由于各个设计模块较多、且每个模块中的接口较多，造成在模拟版图中很难灵活地调整引脚的位置、实现拼接。

发明内容

本发明的主要目的在于提供一种集成电路版图拼接方法，使得集成电路版图在拼接过程中能更加灵活地调整引脚的位置。

为实现上述目的，本发明提供一种集成电路版图拼接方法，包括以下步骤：

S1、获取待处理芯片模块中待处理引脚的引脚信息，所述引脚信息包括待处理引脚的引脚名称和引脚坐标数组；

S2、根据所述待处理引脚的引脚坐标数组计算得到该待处理引脚的中心点坐标；

S3、获取待拼接芯片模块的引脚信息，所述待拼接芯片模块的引脚信息包括待拼接引脚的引脚名称和引脚坐标数组；

S4、将所述待拼接引脚的引脚名称和所述待处理引脚的引脚名称进行一一对应，并根据对应的待拼接引脚的引脚坐标数组和待处理引脚的中心点坐标进行拼接。

优选地，在所述步骤S1中，获取的所述待处理芯片模块的引脚信息还包括所述待处理引脚所属层信息。

优选地，所述步骤S2之后还包括：

S2.1、将所述待处理芯片模块中的所有所述待处理引脚的引脚名称、引脚中心点坐标、所属层信息以及预设的引脚宽度和引脚长度输出，并根据预设格式保存为第一文件。

优选地，所述步骤S2.1之后还包括：

S2.2、将所述第一文件进行格式转换，并得到与所述待拼接芯片模块相同格式的第二文件。

优选地，所述步骤S3之后还包括：

S3.1、在所述待拼接芯片模块界面打开所述第二文件，并获取所述待处理芯片模块中所有的所述待处理引脚的引脚名称、引脚中心点坐标、所属层信息以及预设的引脚宽度和引脚长度。

优选地，在所述步骤S2中，所述待处理引脚的中心点坐标的计算方法包括：

将所述待处理引脚的引脚坐标数组中的对角点坐标分别相加、并分别除以2，以得到该待处理引脚的中心点坐标。

本发明技术方案通过在数字版图部分提取待处理芯片模块的引脚信息，根据引脚信息中的引脚坐标计算得到待处理芯片模块中所有引脚的中心点坐标，根据中心点坐标来确定待处理芯片模块中所有引脚的位置，并将待处理芯片模块中所有引脚的位置发送至模拟版图部分进行引脚拼接，以达到模拟版图部分与数字版图部分的芯片模块无缝拼接的效果。

附图说明

图1为本发明集成电路版图拼接方法的流程示意图。

本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。

具体实施方式

应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

下面结合附图对本发明进一步说明。

本发明实施例中的集成电路版图的拼接方法，用于将两个较小的芯片模块拼接，以得到一个较大的芯片模块、完成较完整的功能，其拼接通过连接需拼接边上的引脚来完成。

如图1所示，本发明实施例提供一种集成电路版图拼接方法，包括以下步骤：

S1、获取待处理芯片模块中待处理引脚的引脚信息，所述引脚信息包括待处理引脚的引脚名称和引脚坐标数组。

具体地，获取的所述待处理芯片模块的引脚信息还包括所述待处理引脚所属层信息。获取待处理引脚所属层信息可便于后续拼接时，确认拼接的模块在同一层。该层信息可根据待拼接芯片模块中的层信息设定。

在具体实施例中，待处理引脚的引脚名称一般由工作人员根据每个引脚的功能进行命名，在同一个芯片模块中，每一个引脚的名称均不相同。待处理引脚在图形界面上表示为一个四边形，其引脚坐标数组一般表示为（a，b，c，d），其中a与c为对角、b与d为对角。

S2、根据所述待处理引脚的引脚坐标数组计算得到该待处理引脚的中心点坐标。

具体地，将所述待处理引脚的引脚坐标数组中的对角点坐标分别相加、并分别除以2，以得到该待处理引脚的中心点坐标。引脚坐标数组一般表示为（a，b，c，d），其中a与c为对角、b与d为对角，计算得到的中心点坐标表示为（x，y），其中x=（a+c）/2，y=（b+d）/2。在输出中心点坐标时，一般通过中心点坐标（x，y）计算得到该中心点距离原点的距离A。

S2.1、将所述待处理芯片模块中的所有所述待处理引脚的引脚名称、引脚中心点坐标、所属层信息以及预设的引脚宽度和引脚长度输出，并根据预设格式保存为第一文件。

在具体实施例中，第一文件的格式可表示为：Pin name =“CKIN” offset=5 layer=3 width=1 depth=1，表示待处理芯片模块中其中一个待处理引脚的引脚名称为CKIN，其中心点距离原点的距离为5，该待处理引脚所属层为第3层，该待处理引脚的宽度为1、长度为1。

具体的，待处理引脚的引脚宽度根据待拼接芯片模块中的引脚宽度和最小工艺线宽要求来设定。待处理引脚的引脚长度根据待处理芯片模块的布线要求设定。

S2.2、将所述第一文件进行格式转换，并得到与所述待拼接芯片模块相同格式的第二文件。

在具体实施例中，待处理芯片模块一般由数字版图部分进行处理，而待拼接芯片模块由模拟版图部分进行处理，两者格式不同，需要将处理后的待处理芯片模块进行格式转换以便于模拟版图进行处理。

S3、获取待拼接芯片模块的引脚信息，所述待拼接芯片模块的引脚信息包括待拼接引脚的引脚名称和引脚坐标数组；

S3.1、在所述待拼接芯片模块界面打开所述第二文件，并获取所述待处理芯片模块中所有的所述待处理引脚的引脚名称、引脚中心点坐标、所属层信息以及预设的引脚宽度和引脚长度。

S4、将所述待拼接引脚的引脚名称和所述待处理引脚的引脚名称进行一一对应，并根据对应的待拼接引脚的引脚坐标数组和待处理引脚的中心点坐标进行拼接。

具体地，根据第二文件中的待处理引脚的所属层信息确定拼接工作所在层；将待处理引脚的引脚名称与待拼接引脚中相同的引脚名称进行一一对应；根据中心点坐标确定拼接位置，再根据引脚宽度和长度确定待处理引脚的大小，以完成芯片模块的拼接。

具体地，由于拼接过程只需要待处理芯片模块的其中一条边上的引脚和待拼接芯片模块的其中一条边上的引脚，在获取引脚信息时，工作人员可根据自身需要提取待处理芯片模块中某一条边上的引脚信息。

应当理解的是，以上仅为本发明的优选实施例，不能因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (5)

1.一种集成电路版图拼接方法，其特征在于，包括以下步骤：

S1、获取待处理芯片模块中待处理引脚的引脚信息，所述引脚信息包括待处理引脚的引脚名称和引脚坐标数组；

S2、根据所述待处理引脚的引脚坐标数组计算得到该待处理引脚的中心点坐标：将所述待处理引脚的引脚坐标数组中的对角点坐标分别相加、并分别除以2，以得到该待处理引脚的中心点坐标；

S3、获取待拼接芯片模块的引脚信息，所述待拼接芯片模块的引脚信息包括待拼接引脚的引脚名称和引脚坐标数组；

S4、将所述待拼接引脚的引脚名称和所述待处理引脚的引脚名称进行一一对应，并根据对应的待拼接引脚的引脚坐标数组和待处理引脚的中心点坐标进行拼接。

2.根据权利要求1所述的集成电路版图拼接方法，其特征在于，在所述步骤S1中，获取的所述待处理芯片模块的引脚信息还包括所述待处理引脚所属层信息。

3.根据权利要求2所述的集成电路版图拼接方法，其特征在于，所述步骤S2之后还包括：

S2.1、将所述待处理芯片模块中的所有所述待处理引脚的引脚名称、引脚中心点坐标、所属层信息以及预设的引脚宽度和引脚长度输出，并根据预设格式保存为第一文件。

4.根据权利要求3所述的集成电路版图拼接方法，其特征在于，所述步骤S2.1之后还包括：

S2.2、将所述第一文件进行格式转换，并得到与所述待拼接芯片模块相同格式的第二文件。

5.根据权利要求4所述的集成电路版图拼接方法，其特征在于，所述步骤S3之后还包括：

S3.1、在所述待拼接芯片模块界面打开所述第二文件，并获取所述待处理芯片模块中所有的所述待处理引脚的引脚名称、引脚中心点坐标、所属层信息以及预设的引脚宽度和引脚长度。

Images