CN108062424A - 基于Verilog模型提取IP硬核设计文件的方法 - Google Patents

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Abstract

本发明公开了一种基于Verilog模型提取IP硬核设计文件的方法，包括以下步骤：配置固定格式的Verilog模型文件；在Linux终端调用所述Verilog模型文件运行第一脚本，并产生中间关联的第二脚本；运行第三脚本，调用一个语言脚本及上一步骤产生的所述第二脚本，产生电路引脚约束文件；运行第四脚本，调用GDSII格式版图文件及上一步骤产生的所述电路引脚约束文件，产生LEF格式工艺文件；以及通过所述第二脚本检查所述LEF格式工艺文件的引脚数量、名称与属性是否正确，如果正确，将所述LEF格式工艺文件打包输出。本发明优化了物理布图文件的产生和维护流程，使得设计工艺文件的产生过程更易于复用和维护。

Description

基于Verilog模型提取IP硬核设计文件的方法
技术领域
本发明涉及集成电路领域，特别是涉及一种基于Verilog模型提取IP硬核设计文件的方法。
背景技术
随着信息技术和集成电路工艺的发展，构建专用芯片系统集成为核心的SoC设计技术已成为主要发展趋势，而IP设计的功能、复杂度以及规模也在不断提升。而IP设计公司面临的挑战是能够在有限的时间内，提供给客户准确有效的用于可逻辑综合、布局布线等一系列的设计工艺文件，即设计工具包——Design Kit。Design Kit的形式可以根据客户在不同设计阶段，以不同的形式分别提供给客户。
IP core有三种不同的存在形式：HDL语言、网表、版图。这三种形式是通常被大家所熟知的IP设计产品交付的方式，而这三种IP内核的实现方法也各具特色。
现有的LEF格式(Library Exchange Format)工艺技术文件产生的过程，主要是在现有的完整的版图GDSII文件已经完成的基础上，由版图设计人员通过在版图设计软件环境中进行一系列图形界面的手动操作，将每一个IP封装成仅包含阻挡层和引脚金属层的框架视图(layout frameview GDSII)，然后再通过工具导出对应的LEF格式文件，并手动删除LEF文件中部分冗余描述语句，最终保存为可供数字后端自动布局布线使用的LEF文件。该LEF文件产生过程较繁琐，存在大部分的手动流程，而且较IP的其他设计文件而言，相对独立，当引脚信息随着电路设计发生变化，版图文件一旦修改，LEF文件也需要随之修改，但是由于版图设计流程相对独立于IP的Verilog RTL Model建模流程以及时序库文件生成流程，存在设计工艺文件相关联的数据版本不同步的隐患，导致修改同步成为一个较难控制的环节。
发明内容
本发明的目的在于克服现有技术的不足，提供一种基于Verilog模型提取IP硬核设计文件的方法，使得版图设计LEF格式工艺文件能够基于Verilog模型自动生成，保证了Verilog模型文件与设计文档、设计电路及LEF格式工作文件之间的相关性和一致性。
本发明的目的是通过以下技术方案来实现的：一种基于Verilog模型提取IP硬核设计文件的方法，包括以下步骤：
配置固定格式的Verilog模型文件；
在Linux终端调用所述Verilog模型文件运行第一脚本，并产生中间关联的第二脚本；
运行第三脚本，调用一个语言脚本及上一步骤产生的所述第二脚本，产生电路引脚约束文件；
运行第四脚本，调用GDSII格式版图文件及上一步骤产生的所述电路引脚约束文件，产生LEF格式工艺文件；以及
通过所述第二脚本检查所述LEF格式工艺文件的引脚数量、名称与属性是否正确，如果正确，将所述LEF格式工艺文件打包输出。
所述配置固定格式的Verilog模型文件包括在所述Verilog模型文件中描述端口的地方加注释语句描述特定端口的功能信息。
所述第二脚本用于引脚的信息提取及各类数据联合检查，包括检查版图文件、时序库文件在引脚属性的匹配度。
所述如果通过所述第二脚本检查所述LEF格式工艺文件的引脚数量、名称与属性的错误，则检查所述第一脚本的正确性。
所述Verilog模型文件的配置根据设计者提供的产品手册或者相关设计文件进行配置。
所述LEF格式工艺文件包括IP硬核的几何尺寸大小、引脚物理位置和金属层次的信息。
本发明的有益效果是：通过构建脚本环境以及配置相应的约束文件，优化了物理布图文件的产生和维护流程，使得设计工艺文件的产生过程变得更易于复用和维护。
附图说明
图1为本发明基于Verilog模型提取IP硬核设计文件的方法的流程图；
图2为本发明基于Verilog模型提取IP硬核设计文件的方法中产生的LEF格式工艺文件视图。
具体实施方式
下面结合附图进一步详细描述本发明的技术方案，但本发明的保护范围不局限于以下所述。
如图1所示，图1为本发明基于Verilog模型提取IP硬核设计文件的方法的流程图，本发明基于Verilog模型提取IP硬核设计文件的方法包括以下步骤：
步骤一，配置固定格式的Verilog模型文件；例如，在Verilog模型文件中描述端口的地方加注释语句描述特定端口的功能信息。
步骤二，在Linux终端调用Verilog模型文件运行第一脚本，并产生中间关联的第二脚本，其中，第二脚本用于引脚的信息提取及各类数据联合检查，包括检查版图文件、时序库文件等各类文件在引脚属性的匹配度。
步骤三，运行第三脚本，调用一个语言脚本及上一步骤产生的第二脚本，产生电路引脚约束文件。
步骤四，运行第四脚本，调用GDSII格式版图文件及上一步骤产生的电路引脚约束文件，产生LEF格式版图框架视图工艺文件。
步骤五，通过第二脚本检查LEF格式工艺文件的引脚数量、名称与属性是否正确，如果正确，将LEF格式工艺文件打包输出；如果错误，则检查第一脚本的正确性。
其中，步骤一中的Verilog模型文件的配置是根据设计者提供的产品手册或者相关设计文件进行配置；上述步骤为产生一个LEF格式工艺文件的方法，本发明可以根据需要进行批量处理，即产生多个LEF格式工作文件。
请参阅图2，图2为本发明基于Verilog模型提取IP硬核设计文件的方法中产生的LEF格式工艺文件视图。LEF格式工艺文件包括IP的几何尺寸大小、引脚物理位置和金属层次的信息，在图2的视图中，可以看见引脚物理位置，包括电源引脚VDD、接地引脚VSS及复位引脚RSTN。
本发明提供了一种基于Verilog模型自动生成相应IP硬核的设计工艺文件的脚本环境，适用于Linux操作系统。在配置有该脚本环境的目录下，配置某一IP设计的Verilog模型文件和版图物理视图GDSII文件，该环境将自动提取出相应的LEF文件，LEF文件是自动布局布线需要的工艺库文件。该文件格式对应于相应的工艺技术文件，包含用SITE语句描述的该工艺下宏单元(Macro)布局(placement)最小单位的定义，以及另一部分采用MACRO语句对宏单元(Macro)接口引脚的特定属性描述以及该IP宏单元中所包含的各个物理层次对应的几何形状的物理坐标描述。
本发明搭建了一个将Verilog模型文件作为整个IP设计工艺文件变更源头的脚本环境，要求技术工艺文件产生的实施者，在确认IP设计有变更时，即时并且首先更新IP的Verilog模型文件，并且通过构建的脚本环境，自动产生设计变更后，对应最新LEF格式的物理布图layoutview文件，保证Verilog模型文件与设计文档、设计电路以及LEF格式的物理布图layout view文件之间的相关性和一致性。
本发明已经被成功应用于多个模拟IP、数模混合信号IP在设计完成前后，提供给客户在芯片顶层设计过程中所需要的设计工具包(Design Kit)的产生和维护流程中。
本发明基于Verilog模型提取IP硬核设计文件的方法与现有技术相比，具有以下优点：使得版图设计LEF格式工艺文件能够基于Verilog模型自动生成，保证了Verilog模型文件与设计文档、设计电路及LEF格式工作文件之间的相关性和一致性；通过构建脚本环境以及配置相应的约束文件，优化了物理布图文件的产生和维护流程，使得设计工艺文件的产生过程变得更易于复用和维护。
综上所述，本发明基于Verilog模型提取IP硬核设计文件的方法，保证了文件之间的相关性和一致性，优化了物理布图文件的产生和维护流程，使得设计工艺文件的产生过程变得更易于复用和维护。

Claims (6)

1.一种基于Verilog模型提取IP硬核设计文件的方法，包括以下步骤：
配置固定格式的Verilog模型文件；
在Linux终端调用所述Verilog模型文件运行第一脚本，并产生中间关联的第二脚本；
运行第三脚本，调用一个语言脚本及上一步骤产生的所述第二脚本，产生电路引脚约束文件；
运行第四脚本，调用GDSII格式版图文件及上一步骤产生的所述电路引脚约束文件，产生LEF格式工艺文件；以及
通过所述第二脚本检查所述LEF格式工艺文件的引脚数量、名称与属性是否正确，如果正确，将所述LEF格式工艺文件打包输出。
2.根据权利要求1所述的基于Verilog模型提取IP硬核设计文件的方法，其特征在于：所述配置固定格式的Verilog模型文件包括在所述Verilog模型文件中描述端口的地方加注释语句描述特定端口的功能信息。
3.根据权利要求1所述的基于Verilog模型提取IP硬核设计文件的方法，其特征在于：所述第二脚本用于引脚的信息提取及各类数据联合检查，包括检查版图文件、时序库文件在引脚属性的匹配度。
4.根据权利要求1所述的基于Verilog模型提取IP硬核设计文件的方法，其特征在于：所述如果通过所述第二脚本检查所述LEF格式工艺文件的引脚数量、名称与属性的错误，则检查所述第一脚本的正确性。
5.根据权利要求1所述的基于Verilog模型提取IP硬核设计文件的方法，其特征在于：所述Verilog模型文件的配置根据设计者提供的产品手册或者相关设计文件进行配置。
6.根据权利要求1所述的基于Verilog模型提取IP硬核设计文件的方法，其特征在于：所述LEF格式工艺文件包括IP硬核的几何尺寸大小、引脚物理位置和金属层次的信息。
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