CN104615952A

CN104615952A - 基于路径延时的ip硬核知识产权保护方法及装置

Info

Publication number: CN104615952A
Application number: CN201410811920.1A
Authority: CN
Inventors: 刘强; 李海娥
Original assignee: Tianjin University
Current assignee: Tianjin University
Priority date: 2014-12-22
Filing date: 2014-12-22
Publication date: 2015-05-13

Abstract

本发明涉及集成电路领域，为提供可以应用于输入输出要经过多个延时周期的时序逻辑路径的硬核知识产权保护，能有效防止现有的暴力破解攻击、清除攻击和逆向工程等多种IP核盗用问题。为此，本发明采取的技术方案是，基于路径延时的IP硬核知识产权保护方法及装置，包括以下步骤：(1)输入到输出需要经过多个时钟周期的时序逻辑路径电路；(2)设计一条保护路径；(3)所设计的保护电路包括三部分，即存放初始化密钥的移位寄存器、用于密钥检查的有限状态机电路、和信号延时可调的互连线；(4)通过调节控制保护电路与被保护电路的输入输出延时，达到电路IP保护的目的。本发明主要应用于集成电路。

Description

基于路径延时的IP硬核知识产权保护方法及装置

技术领域

本发明涉及集成电路领域，特别涉及一种基于时序逻辑路径延时匹配的IP硬核知识产权保护的方法。

技术背景

知识产权侵犯已经成为以IP复用为基础的SoC设计的关键问题之一。IP的非法使用、复制和传播危害了IP设计者的权益。因此，出现了多种保护硬件IP的方法。

目前广泛使用的硬件IP保护方法有利用加密算法加密、硬件密钥保护法和硬件水印保护法。加密算法如AES等可以用来对IP核进行加密，只有获得授权密钥才能解密并提取原始IP核。硬件密钥方法是在芯片制造后，把进程差异特性与逻辑功能的相互关联来锁定每一个芯片，没有唯一的密钥，芯片就不能正常工作。硬件水印法则是在电路设计中嵌入代表设计者身份信息的水印。通过提取水印，可以验证IP核的所有权。

硬件电路IP核有三种形式，即软核，固核和硬核。我们所提出的IP保护方法是针对硬核的。IP硬核是一类基于物理描述的，经过完全的布局布线后，以版图形式提供给用户的IP核。本方法通过给电路加锁来实现硬核的IP保护。

Daihyun等人设计的基于仲裁器的信号传输延迟PUF方案由一个信号传输延迟电路和一个仲裁器组成。在电路中布置两条完全对称的信号传输延迟通道。同一个信号在两条通路上竞争通过，仲裁器根据竞争结果(两条路上信号到达的先后顺序)判断输出是0或者1。由于集成电路工艺的进程差异，同一个PUF在不同集成电路上输入输出响应不同，形成了每个电路的唯一ID，但这种方案由于输出的0和1不平衡导致仲裁器较易受到攻击。

发明内容

为克服现有技术的不足，提供可以应用于输入输出要经过多个延时周期的时序逻辑路径的硬核知识产权保护，能有效防止现有的暴力破解攻击、清除攻击和逆向工程等多种IP核盗用问题。为此，本发明采取的技术方案是，基于路径延时的IP硬核知识产权保护方法，包括以下步骤：

(1)输入到输出需要经过多个时钟周期的时序逻辑路径电路，该电路称为被保护路径；

(2)设计一条保护路径，保护电路可以实现对被保护电路计算结果的控制；

(3)所设计的保护电路包括三部分，即存放初始化密钥的移位寄存器、用于密钥检查的有限状态机电路、和信号延时可调的互连线，该保护电路的延时可调；

(4)通过调节控制保护电路与被保护电路的输入输出延时，达到电路IP保护的目的。

其中，所述保护电路的设计及两条时序逻辑路径的延时，具体操作为：

对于待保护的时序逻辑路径，设计相应的保护电路，所设计的保护电路由移位寄存器，有限状态机电路和一段延时可调的信号互连线三部分组成，根据待保护时序逻辑路径，选择合适大小的移位寄存器，设计用于密钥检查的有限状态机电路，再根据密钥与被保护电路的输入输出延时周期，设定信号互连线延时，实现时序逻辑路径的延时匹配；整个电路在完成设计后，在使用前需对移位寄存器进行初始化，由有限状态机对移位寄存器的初始值进行检测，若初始值与密钥相同，则成功解锁被保护电路；否则，被保护电路将被锁死，计算结果将被保护电路屏蔽。

保护电路包括三部分：

第一部分，使用移位寄存器存储一个初始化二进制序列，在移位使能信号的控制下，移位寄存器进行移位操作，移出的比特输入到有限状态机中进行比对；

第二部分，有限状态机，用于对移位寄存器移出的比特进行检测，如果移位寄存器输出的与密钥的相应位相同，有限状态机跳到下一个状态且状态机输出为1；如果不匹配，有限状态机停留在当前状态，并且输出为0，使得移位寄存器停止移位，只有移位寄存器中初始化序列与密钥完全相同，有限状态机才能一直转换状态直到对应解锁的最后状态，并保持此状态直到运算结束；

第三部分，为了应对IP核侵权者通过逆向工程提取IP硬核的网表文件，再重新生成电路的行为，引入了物理层改变互连线延迟的方法。目的是使提取的网表文件在重新布局和布线后所产生的电路不能正常工作。

第三部分具体实现是，在布局布线工具中改变互连线的布线方式，延长互连线的布线长度从而达到互连线延时可变的目的。

与已有技术相比，本发明的技术特点与效果：

本发明提供的技术方案的有益效果在于以下四个方面：

(1)本方法易于实现，旁路电路的引入带来的额外面积和功耗消耗都较小，不影响功能电路的运行速度。

(2)这种方法能非常有效地锁定硬件IP核，防止IP核的非法使用，保护设计者的利益。

(3)通过这种保护方法设计的IP核相比于通过EDA工具自动形成的原始设计在布局布线上有多余的延时信息，能有效防止侵权者通过逆向工程盗用硬件IP的行为。

(4)该保护方法的另一个优点是它兼容现有硬件保护方法，可以与其他保护方法结合使用。

附图说明

图1设计架构图

图2待保护的乘累加电路

图3有限状态机实现密钥检测的状态转换图

具体实施方式

本发明提供了一种应用两条时序逻辑路径延时匹配实现硬件电路知识产权保护方法。在所描述的方法中，信号路径延迟作为一个参考，所设计的保护电路在工作时需输入正确的密钥，使其在经过特定的延时后产生一个解锁信号。这个特定的延时由一个有限状态机和物理层的布线延迟共同决定。这种方法很好地锁定了每个硬件IP核，在没有密钥的情况下，IP硬核不能正常工作。密钥中嵌入的是IP设计者和买家的专属信息。本文提到的方法不仅能为IP核的所有者提供证明，并且能够追踪IP核非法传播的源头。

详见下文描述：

一种应用两条时序逻辑路径的延时匹配实现硬件电路知识产权(IP)保护的方法，所述方法包括以下步骤：

(1)保护一类以流水线形式工作，输入到输出需要经过多个时钟周期的时序逻辑路径电路，该电路称为被保护路径；

(4)通过调节控制保护电路与被保护电路的输入输出延时，达到电路IP保护的目的。其中，所述保护电路的设计及两条时序逻辑路径的延时匹配是硬件电路IP保护的关键，具体操作为：

对于待保护的时序逻辑路径，设计相应的保护电路，所设计的保护电路由移位寄存器，有限状态机电路和一段延时可调的信号互连线三部分组成。设计者需要根据待保护时序逻辑路径，选择合适大小的移位寄存器，设计用于密钥检查的有限状态机电路，再根据密钥与被保护电路的输入输出延时周期，设定信号互连线延时，实现时序逻辑路径的延时匹配。整个电路在完成设计后，在使用前需对移位寄存器进行初始化，由有限状态机对移位寄存器的初始值进行检测，若初始值与密钥相同，则成功解锁被保护电路；否则，被保护电路将被锁死，计算结果将被保护电路屏蔽，被保护电路无法正常工作，达到了保护硬件电路的目的。被保护电路以IP硬核的形式进行销售。

保护电路包括三部分：

第一部分，使用移位寄存器存储一个初始化二进制序列，在移位使能信号的控制下，移位寄存器进行移位操作，移出的比特输入到有限状态机中进行比对。

第二部分，使用有限状态机对移位寄存器移出的比特进行检测。如果移位寄存器输出的与密钥的相应位相同，有限状态机跳到下一个状态且状态机输出为1。如果不匹配，有限状态机停留在当前状态，并且输出为0，使得移位寄存器停止移位。只有移位寄存器中初始化序列与密钥完全相同，有限状态机才能一直转换状态直到对应解锁的最后状态，并保持此状态直到运算结束。

第三部分，为了应对IP核侵权者通过逆向工程提取IP硬核的网表文件，再重新生成电路的行为，引入了物理层改变互连线延迟的方法。目的是使提取的网表文件在重新布局和布线后所产生的电路不能正常工作。在电路进行布局和布线之后，增加移位寄存器的使能信号互连线的长度，来增大使能信号的延迟。这样，使能信号将延迟一段时间到达移位寄存器，使移位寄存器的启动晚于被保护电路。在经过该部分的额外延迟操作后，尽管盗用者知道了密钥，并提取带有额外延时的IP硬核的网表文件后进行再布局和再布线，得到的电路仍不能正常工作。原因是EDA工具不会自动地在使能信号互连线自动产生多周期延迟，使得保护电路与被保护电路的延时不匹配。

由此可见，移位寄存器的移位操作受控于有限状态机对移位寄存器的密钥检测后的输出与互连线可调延时的共同控制，而互连线延时长度的设定又受到密钥的制约。所以，这三部分相互制约，共同控制两条时序逻辑路径的延时匹配。用户在购买电路后，保护支路根据输入的初始化序列是否与密钥一致决定是否解锁保护电路。该方法能很好地应对暴力破解攻击、清除攻击和逆向工程等攻击。

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。

本方法是一种基于时序逻辑路径延时实现硬件电路知识产权保护，可用于输入输出要经过多个延时周期的时序逻辑路径的知识产权保护。图1为设计的架构图，该电路包括两部分，右边支路为待保护时序逻辑路径，左边支路为保护电路。待保护电路的输入输出延时根据设计目标的不同而变化。如图所示，保护电路包含两个与门，一个非门，一个移位寄存器以及一个控制逻辑的有限状态机和一个选择器。该保护电路能够产生一个解锁信号(解锁＝1)，使得待保护电路的某一时序阶段的输出结果能正确地传递到电路的输出端。

使能信号控制移位寄存器进行移位操作，移位终止信号来自待保护电路的输出有效信号。除此之外，移位寄存器的移位操作还受有限状态机的输出控制。有限状态机是用来检测用户输入到移位寄存器中的密钥是否正确，有限状态机对移位寄存器的输出比特进行检查，如果匹配，则输出反馈信号置为1，不影响移位操作；否则将反馈信号置为0，终止移位寄存器的移位，旁路支路的输出为0，将待保护电路的运行结果屏蔽，达到保护的目的。

(1)被保护电路的输入输出延时的计算：如图2，延时为4的浮点乘法器和一个延时为5的浮点加法器构成累加电路时，该电路的输入输出延时为9。保护电路可以设计用于匹配1-9之间不同的延时，从而锁定相应延时周期的数据。

(2)添加互连线延时：电路的工作频率是确定的，为了实现移位寄存器移位操作延时几个周期进行，可以增长移位寄存器的使能信号布线长度。

(3)使用状态机对重要位之前的所有位加密：状态机会将输入的序列与预设的初始值依次进行对比，如果输入的初始值正确，移位寄存器的移位操作就按照正常的节奏有序地进行；否则，就会导致移位操作停止并使电路输出保持为低电平0值，使得待保护电路的输出结果被屏蔽。这样就形成了保护硬件设计的整个保护系统。

在图3给出了一个有限状态机的状态转换图，假设密钥为10101010。图中包括与8位密钥对应的8种状态和一种闲置状态，总共九种状态。图中状态转换的标注ab/c代表了状态机的输入和输出。其中，a代表使能信号的值，b代表密钥每一位的值，c则代表状态机的输出反馈信号的值，符号‘-’代表任意数值。有下划线的位值为密钥。在8个时钟周期后，当且仅当移位寄存器的前8位与既定的密钥相等，状态机则保证解锁信号等于1。注意图3中的最终状态s7，如果使能信号仍然为1那说明解锁时刻与待保护电路的延迟不匹配，尽管密钥匹配，但状态将会转变为闲置状态。

(4)用户在使用该电路时，只有输入正确的密钥才能成功解锁电路，从而成功解锁电路的时序图。

由于待保护电路的输入输出延时N是由设计者决定的，密钥的长度由N决定，只要N值足够大，其组合方式有2^N种，被猜中的概率是1/2^N。由此可见，密钥的安全性是极高的，为设计提供很好的安全保障。

通过以上几个步骤，整个保护方法得以实现。

Claims

1.一种基于路径延时的IP硬核知识产权保护方法，其特征是，包括以下步骤：

2.如权利要求1所述的基于路径延时的IP硬核知识产权保护方法，其特征是，其中，所述保护电路的设计及两条时序逻辑路径的延时，具体操作为：对于待保护的时序逻辑路径，设计相应的保护电路，所设计的保护电路由移位寄存器，有限状态机电路和一段延时可调的信号互连线三部分组成，根据待保护时序逻辑路径，选择合适大小的移位寄存器，设计用于密钥检查的有限状态机电路，再根据密钥与被保护电路的输入输出延时周期，设定信号互连线延时，实现时序逻辑路径的延时匹配；整个电路在完成设计后，在使用前需对移位寄存器进行初始化，由有限状态机对移位寄存器的初始值进行检测，若初始值与密钥相同，则成功解锁被保护电路；否则，被保护电路将被锁死，计算结果将被保护电路屏蔽。

3.一种基于路径延时的IP硬核知识产权保护装置，其特征是，包括三部分：

4.如权利要求4所述的基于路径延时的IP硬核知识产权保护装置，其特征是，第三部分具体实现是，在布局布线工具中改变互连线的布线方式，延长互连线的布线长度从而达到互连线延时可变的目的。