CN111630950B - 一种基于双立互锁电路和冗余结构的集成电路设计方法 - Google Patents
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Abstract
本发明提出一种基于双立互锁电路和冗余结构的集成电路设计方法，该方法基于现有技术DICE原理、TMR原理和标准逻辑单元库的流程原理，将标准的逻辑单元库网表转化为DICE/TMR的网表，通过DICE库的建立、功能验证、对称数据库综合、对称数据库布局布线、基于对称库的带RC的网表、对称逻辑时序验证、物理验证检查、生成GDSII文件。本发明建立了故障注入模型，并进行SPICE仿真。采用本发明适用于抗辐照集成电路设计和平衡功耗逻辑等结构的集成电路设计，应用本发明抗SET/SEU效果良好。实际芯片的SET/SEU实验也证实了专利技术流程的可行性和效果的有效性。有效提高抗辐照芯片的性能，以及提高设计效率，减少和缩短研制周期。
Description
技术领域
本发明涉及集成电路设计技术领域，具体涉及一种基于双立互锁的对称和冗余电路结构的集成电路设计方法。
背景技术
DICE的全称是dual interlocked cell即双立互锁单元。在航天空间技术抗辐射的研究中，对于采用双立互锁的对称电路结构抗辐射电路，将上拉下拉网络的输入分开即一个输入连接至一份电路的上拉网络和另一份电路的下拉网络。这种电路如果输入发生SET，会导致该级电路一份处于高阻状态，上拉网络、下拉网络都断开，输出不变；另一份电路处于竞争状态，输出电平不确定，但相对于翻转的电平幅度是小很多的，即对下一级影响是减小的。如图1所示。但是在现有的技术原理上可以实现集成电路抗辐照的设计，在工程实现上基本采用专门的全定制设计流程，人工设计为主。从RTL到GDS的实现效率低，技术效果不能满足现有的商用化自动设计，对工具EDA(电子设计自动化)软件对于上述结构的电路未有实现先例。目前尚未发现现有技术文件记载同类技术，也尚未发现国际、国内有同类技术存在。
发明内容
本发明提出一种基于双立互锁的对称电路结构和冗余结构的集成电路设计流程，该方法所要解决的问题是改进现有空间应用的技术抗辐射集成电路设计流程的缺陷与不足。
本发明基于现有技术DICE原理、TMR原理和标准逻辑单元库的流程原理，将标准的逻辑单元库网表转化为DICE/TMR的网表，并画出layout。如果layout需要，将按比例修改MOS的宽长比(W/L)，对单元做RC参数提取，最后对TMR/DICE后的逻辑单元layout做LVS(layout vs schematic)检查等。利用参数提取工具提取RC参数，生成带RC的逻辑单元DICE网表。同理提取带RC参数的单路网表。使用SPICE仿真采样工具，对带RC的TMR/DICE网表进行仿真采样，获取时序功耗等信息，建立TMR/DICE库文件。建立库文件按照现有IC行业库文件语法构建。针对TMR/DICE的结构的特殊性，需要对库文件依据库文件语法进行合理的编辑。对单路单元layout提取带RC参数的网表，采样仿真，建立单路库单元的库文件。由TMR/DICE库文件，提取TMR/DICE仿真模型和单路组合逻辑的仿真模型和时序模型。提取仿真模型和时序模型可以按照商用EDA软件进行，比如但不限于Synopsys公司的Design Compiler逻辑综合工具。抽取RC参数通过商用EDA软件进行，比如但不限于Synopsys公司的时序提取工具Start RC。以上述工作为基础，提出了一套在现行的商用标准集成电路设计平台上，实现从RTL到GDS的一整套抗辐照的EDA自动化设计流程，可以极大地提高抗辐照集成电路的设计效率。
本发明具体实现方法如下：
步骤1、DICE库的建立
步骤2、形式验证
步骤3、对称数据库综合
步骤4、对称数据库布局布线
步骤5、综合生成DICE网表
步骤6、对称逻辑时序验证
步骤7、物理验证检查
步骤8、生成GDSII文件
有益效果
该方法采用现有的普通结构逻辑的商业用集成电路自动化工具，建立对称结构或冗余结构逻辑电路的设计流程，使得原本需要全定制手工设计的这些种类的集成电路设计流程可以采用现有商业用自动化设计工具来实现，有效提高抗辐照芯片的性能，极大提高设计效率，减少和缩短研制周期。
附图说明
图1是现有技术DICE结构的反相器的说明示意图
图2是现有技术内部电路的TMR设计
图3是现有技术IO的TMR设计
图4是现有技术基于标准逻辑单元库的流程图
图5是本发明双立互锁的对称电路结构的设计方法方块图
专有名词：
DICE：Dual Interlock Cell双立互锁单元
TMR：Triple Modular Redundancy三模冗余
Floor plan：布局规划
RC参数：Resistance Capacitance电阻、电容参数
SDF：Standard delay file标准延迟文件
Pin location：引脚定位
具体实施方式
如图1、2、3、4为现有技术示意图，其中图2、图3是triple modular redundant，即三模冗余技术。在集成电路的设计中，分为内核的TMR和IO的TMR。GDSII是一种数据格式，用于设计工具、计算机和掩膜制造商之间进行制板的数据传输。LVS：是现有商用IC中的一个检查环节，指版图对原理图的检查核对。如图5所示，本发明的具体实现流程如下：
步骤1、DICE库的建立
在版图设计上参照抗辐照方法：
1)使用变异H型栅来加固管子的边缘漏电流；
2)P+环进行场区隔离；
3)单粒子闩锁加固设计：把P管集中在一起，周围圈上N+环；N管周围加上P+环。
从foundry获取标准的逻辑单元库后，从schematic获取cdl网表(称为原始网表)。按照DICE的原理(现有技术1，参见图1)，将原始网表转化为DICE的网表。
原始网表到DICE网表的转化过程：对原始网表各MOS器件复制一份，按照DICE结构的要求，对MOS器件进行互锁样式的互联。该步骤操作通过自行开发的软件进行。
按照DICE的原理，将DICE的cdl网表画layout。如果layout需要，将按比例修改MOS的宽长比(W/L)。同时对对单路单元做LAYOUT。
对DICE后的逻辑单元layout做LVS(layout vs schematic)检查，利用参数提取工具提取RC参数，生成带RC的逻辑单元DICE网表。同理提取带RC参数的单路网表。抽取RC参数可用商用EDA软件进行，比如但不限于Synopsys公司的时序提取工具Start RC。
使用SPICE仿真采样工具，对带RC的DICE网表进行仿真采样，获取时序功耗等信息，建立DICE库文件。建立库文件按照现有IC行业库文件语法构建。针对DICE的结构的特殊性，需要对库文件依据库文件语法进行合理的编辑。
对单路单元layout提取带RC参数的网表，采样仿真，建立单路库单元的库文件。
由DICE库文件，提取DICE仿真模型和单路库单元的仿真模型。提取仿真模型可以按照商用EDA软件进行，比如但不限于Synopsys公司的Design Compiler逻辑综合工具。
步骤2、功能验证
功能验证是指建立仿真平台，对设计进行功能仿真，保证设计的正确性。
步骤3、对称数据库综合
按照标准的综合过程，映射网表到生成的时序模型文件上。映射网表是指用EDA工具将RTL的设计用实际制造过程中的库文件进行解析和替代。比如但不限于Synopsys公司的Design Compiler逻辑综合工具。
综合过程中的约束文件(SDC文件)，依据实际电路的实际要求，产生DICE格式的约束文件备用。
步骤4、对称数据库布局布线
建立布局布线的设计库文件，生成所需数据格式文件；
读入综合网表和相应时序约束文件；
读入引脚位置文件，做布局；
建立电源环，电源网络，做功耗分析；
放置标准单元、宏模块；
时钟树综合；
时钟树优化；
布线；
检查时序和设计规则，导出层次化单端口网表和布局文件；
处理层次化单端口网表，产生DICE化的网表；
产生差分对线网的定义文件；
处理单端口布局文件，产生双端口的布局文件；
重新建立布局布线所需的设计库文件，设定双端口的参考库/模型等；
读入DICE化的网表和相应DICE约束文件；
读入双端口的布局文件；
读入差分对线网的定义文件，按差分对信号形式布线。
步骤5、基于对称库的带RC的网表
通过EDA工具提取布局布线后的带RC参数的网表。
步骤6、对称逻辑时序验证
对称逻辑的时序验证分两步进行：
单路布局布线后网表和标准延迟(SDF)文件做单路网表的时序验证；
DICE布局布线后网表和DICE的标准延迟文件做DICE网表的时序验证。
步骤7、物理验证检查
对于通过数序验证的基于对称电路的网表，做LVS验证。
步骤8、生成GDSII文件
通过EDA工具生成GDSII文件。
在步骤3完成后对通过步骤2验证后的设计做基于对称逻辑的形式验证；
在步骤3和步骤5完成后进行基于对称逻辑库的形式验证。
形式验证步骤分为以下几步进行：
寄存器传输级代码对综合后单路网表；
单路布局布线后网表对单路综合后网表；
单路布局布线后网表处理为DICE的网表对双路布局布线后网表；
DICE布局布线后网表处理为单路网表对单路综合后网表。
形式验证可以采用EDA验证工具进行，比如但不限于Cadence公司的Incisive FormalVerifier，比如但不限于Synopsys公司的formality工具。
本发明建立了故障注入模型，并进行SPICE仿真。本发明适用于抗辐照集成电路设计和平衡功耗逻辑等结构的集成电路设计，应用本发明抗SET/SEU效果良好。实际芯片的SET/SEU实验也证实了专利技术流程的可行性和效果的有效性。
Claims (2)
1.一种基于双立互锁电路和冗余结构的集成电路设计方法，其特征在于：具体实现方法如下：
步骤1、DICE库的建立
在版图设计上进行抗辐照设计，主要包括以下几步：
1)使用变异H型栅来加固管子的边缘漏电流；
2)P+环进行场区隔离；
3)单粒子闩锁加固设计：把P管集中在一起，周围圈上N+环，N管周围加上P+环；
从foundry获取标准的逻辑单元库后，从schematic获取cdl网表，将该网表称为原始网表；按照DICE的原理，将原始网表转化为DICE的网表；
步骤2、功能验证
建立仿真平台，对设计进行功能仿真，保证设计的正确性；
步骤3、对称数据库综合
按照标准的综合过程，映射网表到生成的时序模型文件上，采用逻辑综合工具综合过程中的约束文件，即SDC文件，依据实际电路的要求产生DICE格式的约束文件备用；
步骤4、对称数据库布局布线
建立布局布线的设计库文件，生成所需数据格式文件；
读入经过步骤3综合后生成的网表和相应时序约束文件；
读入引脚位置文件，做布局；
建立电源环，电源网络，做功耗分析；
放置标准单元、宏模块；
时钟树综合；
时钟树优化；
布线；
检查时序和设计规则，导出层次化单端口网表和布局文件；
处理层次化单端口网表，产生DICE化的网表；
产生差分对线网的定义文件；
处理单端口布局文件，产生双端口的布局文件；
重新建立布局布线所需的设计库文件，设定双端口的参考库及模型；
读入DICE化的网表和相应DICE约束文件；
读入双端口的布局文件；
读入差分对线网的定义文件，按差分对信号形式布线；
步骤5、对基于对称库的带RC的网表进行提取
通过EDA工具提取布局布线后的带RC参数的网表；
步骤6、对称逻辑时序验证
单路布局布线后，对网表和标准延迟SDF文件做单路网表的时序验证；
DICE布局布线后，对网表和DICE的标准延迟文件做DICE网表的时序验证；
步骤7、物理验证检查
对于通过数序验证的基于对称电路的网表，做LVS验证；
步骤8、生成GDSII文件
通过EDA工具生成GDSII文件；
所述步骤1完成后，对步骤1所做的设计进行基于对称结构逻辑单元的形式验证；
所述步骤3和步骤5完成后，均进行基于对称逻辑库的形式验证。
2.根据权利要求1所述的一种基于双立互锁电路和冗余结构的集成电路设计方法，其特征在于，步骤5所述的对基于对称库的带RC的网表进行提取，使用的是Synopsys公司的时序提取工具Start RC，生成带RC的逻辑单元DICE网表，并提取带RC参数的单路网表，抽取RC参数。
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