CN115422863A - 一种嵌入式的逻辑优化验证流程框架及验证方法 - Google Patents
一种嵌入式的逻辑优化验证流程框架及验证方法 Download PDFInfo
- Publication number
- CN115422863A CN115422863A CN202211059782.7A CN202211059782A CN115422863A CN 115422863 A CN115422863 A CN 115422863A CN 202211059782 A CN202211059782 A CN 202211059782A CN 115422863 A CN115422863 A CN 115422863A
- Authority
- CN
- China
- Prior art keywords
- optimization
- verification
- data
- logic
- key points
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/327—Logic synthesis; Behaviour synthesis, e.g. mapping logic, HDL to netlist, high-level language to RTL or netlist
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
本发明属于芯片验证的技术领域,公开一种嵌入式的逻辑优化验证流程框架及验证方法,包括:逻辑优化框架和验证框架;在所述逻辑优化框架中包括:保存逻辑优化前网表数据节点、保存逻辑优化后网表数据节点、标记优化关键点的节点;还包括所述优化前网表数据节点、优化后网表数据节点和优化关键点在并联后作为所述验证框架的输入。本发明按照上述流程,既完成了逻辑优化的操作,又高效的验证了优化操作的正确性,同时在出现问题时能够输出问题的关键点,以方便查找并确定问题原因,整个框架并不限定拓扑排序的方法,不限定功能对比数据的方式方法,强调整个逻辑优化及验证框架的创新。
Description
技术领域
本发明公开一种嵌入式的逻辑优化验证流程框架及验证方法,属于芯片验证的技术领域。
背景技术
在芯片设计的技术领域,逻辑优化是逻辑综合、逻辑仿真、形式验证等工具研发流程中的重要步骤,根据优化的方向和目标,实现对用户设计综合结果的改进,以满足用户的综合要求。逻辑优化分为组合逻辑优化、存储器优化、数据通路优化等,每种优化又可以细分为常数优化、表达式优化、功耗优化、面积优化等等。
对于上述逻辑优化中的每一个优化,都需要对优化前后的设计进行验证,保证优化的正确执行,验证方式分为逻辑仿真、形式验证两种,现有的逻辑验证工具有仿真工具和形式验证工具,如Synopsys的Vcs工具、Cadence的Lec工具等,其都需要逻辑优化流程将优化前后的设计以verilog形式输出到文件,并将输出的文件作为Vcs或Lec等验证工具的输入,通过检查验证工具的输出结果判断逻辑优化是否是正确的。
现有技术中,所述验证的框架分别介绍如下:
首先是逻辑仿真,首先根据设计构造测试激励文件,将优化前的设计和激励文件通过仿真工具生成波形数据,再将优化后的设计和激励文件通过仿真工具生成波形数据,对比两个波形数据,若一致则认为验证通过,否则验证失败。如图1所示。
其次是形式验证,区别于上述逻辑仿真,本验证不需要编写测试激励文件,其将优化前的设计作为golden文件,也就是标准文件,优化后的设计作为被测文件,形式验证工具通过读取两个文件,梳理出两个文件中的所有关键节点,通常将输出端口及内部的时序器件作为关键节点,检查两个文件中的关键节点是否一一对应,以及每对关键点逻辑功能是否一致,若检查通过则验证成功,否则验证失败。如图2所述。
通过上述分析,逻辑优化是逻辑综合等工具开发过程中的流程步骤,验证工具如逻辑仿真、形式验证等都是独立于综合工具的第三方工具,若需要对逻辑优化接口的正确性进行验证,需要将逻辑优化前后的设计数据输出成verilog/vhdl等形式的设计网表,再通过上述验证工具读取设计网表并测试两个设计是否功能一致。
对于逻辑优化的验证,需要将优化前的设计网表作为golden标准,优化后的设计网表作为待测设计,通过第三方工具验证优化前后设计功能是否一致。传统逻辑优化流程的验证示意图如图3所示。
现有逻辑的优化流程本身不具备验证的功能,而逻辑优化本身包含的优化点又非常多,每个点优化完都需要相应的功能验证,因此存在大量的输出及验证操作,带来的问题是逻辑优化流程开发过程中的验证效率是非常低的,同时由于验证和逻辑优化相互分离,一旦验证不通过需要调试时,很难快速定位出问题的关键点,可见,现有技术通过借助第三方工具进行功能验证具有执行效率低,debug困难的问题。
所述执行效率低的原因是:验证前需要将逻辑优化过程的中间结果输出到文件,再通过第三方验证工具读取文件才能进行验证,并且验证需要对整个设计进行对比才能确保功能正确。
所述Debug困难包括:一是因为当逻辑优化流程出现问题时,需要定位是优化过程中哪一步出现问题,因此需要重复执行附图3记载的流程,直到找到导致问题的步骤,过程繁琐;二是因为当第三方工具报出存在功能不一致或不等价的点时,需要分析复杂的逻辑电路查找具体问题,由于逻辑电路的结构复杂、数据量大等,通常难以直观的确定导致问题发生的关键点,查找问题的时间较长,实际问题点的定位比较困难。
综上,基于现有技术所述逻辑优化流程的痛点,本技术领域亟需一种提高逻辑优化流程开发及调试验证的效率、快速定位问题关键点的流程框架及流程方法。
发明内容
针对现有技术的不足,本发明公开一种嵌入式的逻辑优化验证流程框架。
本发明还公开一种实现上述流程框架的验证方法。
本发明整体解决逻辑优化流程开发及调试过程中验证效率低、debug调试困难的问题,提高逻辑优化流程开发及调试的便利性、增强工具的可靠性。
本发明详细的技术方案如下:
一种嵌入式的逻辑优化验证流程框架,其特征在于,包括:逻辑优化框架和验证框架;
在所述逻辑优化框架中包括:保存逻辑优化前网表数据节点、保存逻辑优化后网表数据节点、标记优化关键点的节点,在附图中成为标记优化点;所述优化关键点是指在逻辑优化过程中优化修改过的关键点,在附图中也称为优化点;还包括所述优化前网表数据节点、优化后网表数据节点和优化关键点在并联后作为所述验证框架的输入;
所述验证框架包括:优化关键点拓扑排序模块、优化前后数据对比模块;
所述优化关键点拓扑排序模块,用于按照逻辑连接关系,使距离逻辑优化框架的输入端口近的优化关键点靠前,距离输入端口远的优化关键点靠后的排序规则,排序完成后将排序结果存储在顺序容器中;
所述优化前后数据对比模块,用于按照所述排序规则依次取出优化关键点,基于优化前网表和优化后网表分别构建每个优化关键点对应功能的对比数据,根据数据对比结果执行:
优化前后网表中的关键点是不变的,即关键点一一对应,但是关键点的功能不是对比得出的,每个关键点的功能依赖于所在的网表,需要基于优化前后的网表分别单独分析,举例如下:
优化前关键点对应功能数据的表达:关键点A=a+b+c-b;
优化后关键点对应功能数据的表达:关键点A=a+c;
由上可知,优化前后关键点A一一对应,但是,表面上虽然优化前后所述关键点功能表达式发生变化:优化前的功能数据为a+b+c-b,优化后的功能为a+c,但是优化前后所述关键点功能数据的表达都是相同的,即a+b+c-b=a+c,即为数据对比一致,因此,在数据对比时,需要基于优化前后的网表分别构建出关键点A的功能数据(可以为表达式、真值表、BDD数据等),以此进行对比;
另一种结果:
优化前关键点对应功能数据的表达:关键点A=a+b+c-b;
优化后关键点对应功能数据的表达:关键点A=a+b;
即,优化前的功能数据对比不一致;
当对比数据一致时:进一步判断是否对所有优化关键点进行了对比,如全部对比完成,则清除所有优化关键点标记,本轮优化完成,直接退出;如未全部对比完成,则返回继续按照所述排序规则依次取出优化关键点进行对比,直至对所有优化关键点对比完成;
当对比数据不一致时:输出优化关键点名称、输出对比数据信息,结束退出。输出优化关键点名称是用户设计中的信号名,因此通过输出优化关键点名称以确定设计中哪里不等价,所述对比数据信息包括:优化前后的网表,表示关键点功能所采用的逻辑表达式、真值表等信息。
根据本发明优选的,所述构建关键点对应的功能对比数据,包括但不限于构建逻辑表达式数据、真值表数据、BDD二分决策树数据。
根据本发明优选的,在单次优化完成后,判断是否还有下一步的优化步骤:如果有,则直接返回至逻辑优化框架中和验证框架中,直至所有优化步骤全部完成,结束退出。
一种实现上述流程框架的验证方法,其特征在于:包括:
根据完成逻辑优化流程,准备验证流程的基础;
所述验证流程的基础包括:优化前备份的网表数据、优化后产生的网表数据和逻辑优化流程中所对应改动的关键点,该关键点为优化关键点;
基于上述验证流程的基础,每轮优化的启动验证流程具体为:
1)对所述优化关键点进行拓扑排序:根据逻辑连接关系,使距离逻辑优化框架的输入端口近的优化关键点靠前,距离输入端口远的优化关键点靠后的排序规则,排序完成后将排序结果存储在顺序容器中;
2)按照拓扑排序的结果,依次取出优化关键点,基于优化前网表和优化后网表分别构建每个优化关键点对应功能的对比数据;
3)依次对比优化前后的关键点的功能数据
当对比数据一致时:进一步判断是否对所有优化关键点进行了对比,如全部对比完成,则清除所有优化关键点标记,本轮优化完成,直接退出;如未全部对比完成,则返回继续按照所述排序规则依次取出优化关键点进行对比,直至对所有优化关键点对比完成;清除所有优化关键点标记是用于避免与后面优化流程标记的关键点造成混淆;
当对比数据不一致时:输出优化关键点名称、输出对比数据信息,结束退出。输出优化关键点名称是用户设计中的信号名,因此通过输出优化关键点名称以确定设计中哪里不等价,所述对比数据信息包括:优化前后的网表,表示关键点功能所采用的逻辑表达式、真值表等信息。
根据本发明优选的,所述准备验证流程的基础包括:
所述优化前备份的网表数据,为逻辑优化前复制网表数据,作为验证对比的golden数据,并被保存在内存中,不需要对外输出;
所述逻辑优化流程中所对应改动的关键点,即为优化关键点,执行逻辑优化的过程中标记优化修改过的关键点,如时序器件、memory器件等非组合逻辑器件。
根据本发明优选的,所述验证方法还包括:按步骤3)完成单轮优化验证后,继续启动下一轮优化验证:再次准备验证流程的基础、重复步骤1)-3)。
本发明按照上述流程,既完成了逻辑优化的操作,又高效的验证了优化操作的正确性,同时在出现问题时能够输出问题的关键点,以方便查找并确定问题原因,整个框架并不限定拓扑排序的方法,不限定功能对比数据的方式方法,强调整个逻辑优化及验证框架的创新。
发明的有益效果:
1、本发明适用于逻辑优化流程的验证开发及调试流程的问题定位,验证过程仅针对优化过程中修改过的关键点,避免了冗余的对比验证。现有技术通过第三方工具需要对整个设计中的关键点进行验证,相比,本发明所述验证的关键点远远小于通过第三方工具验证的点,并且不需要输出中间网表,可以内嵌在逻辑综合、逻辑仿真等工具的优化流程中,验证的效率大大提升。
2、本发明在验证时通过对优化关键点进行拓扑排序,首先对比距离输入端近的优化关键点,若通过则依次向输出端延申验证,因此第一个验证不通过的点即是问题的关键点,方便在调试过程中快速定位问题。
附图说明
图1是现有技术的逻辑仿真验证框图;
图2是现有技术的形式验证框图;
图3是现有技术逻辑优化验证示意图;
图4是本发明可验证的逻辑综合优化验证框架示意图。
具体实施方式
下面结合实施例和说明书附图对本发明做详细的说明,但不限于此。
由于数字EDA工具开发流程中的逻辑优化都类似,因此,本发明在逻辑仿真、形式验证等在逻辑优化上都是通用的,普适性上是否可以说适用于具有逻辑优化流程的EDA工具开发,不提具体逻辑仿真还是形式验证,其他工具也可能会适用。
实施例1、
如图4所示,一种嵌入式的逻辑优化验证流程框架,包括:逻辑优化框架和验证框架;
在所述逻辑优化框架中包括:保存逻辑优化前网表数据节点、保存逻辑优化后网表数据节点、标记优化关键点的节点,在附图中成为标记优化点;所述优化关键点是指在逻辑优化过程中优化修改过的关键点,在附图中也称为优化点;还包括所述优化前网表数据节点、优化后网表数据节点和优化关键点在并联后作为所述验证框架的输入;
所述验证框架包括:优化关键点拓扑排序模块、优化前后数据对比模块;
所述优化关键点拓扑排序模块,用于按照逻辑连接关系,使距离逻辑优化框架的输入端口近的优化关键点靠前,距离输入端口远的优化关键点靠后的排序规则,排序完成后将排序结果存储在顺序容器中;
所述优化前后数据对比模块,用于按照所述排序规则依次取出优化关键点,基于优化前网表和优化后网表分别构建每个优化关键点对应功能的对比数据,根据数据对比结果执行:
当对比数据一致时:进一步判断是否对所有优化关键点进行了对比,如全部对比完成,则清除所有优化关键点标记,本轮优化完成,直接退出;如未全部对比完成,则返回继续按照所述排序规则依次取出优化关键点进行对比,直至对所有优化关键点对比完成;
当对比数据不一致时:输出优化关键点名称、输出对比数据信息,结束退出。
所述构建关键点对应的功能对比数据,包括但不限于构建逻辑表达式数据、真值表数据、BDD二分决策树数据。
在单次优化完成后,判断是否还有下一步的优化步骤:如果有,则直接返回至逻辑优化框架中和验证框架中,直至所有优化步骤全部完成,结束退出。
实施例2、
一种实现如实施例1所述流程框架的验证方法,包括:
根据完成逻辑优化流程,准备验证流程的基础;
所述验证流程的基础包括:优化前备份的网表数据、优化后产生的网表数据和逻辑优化流程中所对应改动的关键点,该关键点为优化关键点;
基于上述验证流程的基础,每轮优化的启动验证流程具体为:
1)对所述优化关键点进行拓扑排序:根据逻辑连接关系,使距离逻辑优化框架的输入端口近的优化关键点靠前,距离输入端口远的优化关键点靠后的排序规则,排序完成后将排序结果存储在顺序容器中;
2)按照拓扑排序的结果,依次取出优化关键点,基于优化前网表和优化后网表分别构建每个优化关键点对应功能的对比数据;
3)依次对比优化前后的关键点的功能数据
当对比数据一致时:进一步判断是否对所有优化关键点进行了对比,如全部对比完成,则清除所有优化关键点标记,本轮优化完成,直接退出;如未全部对比完成,则返回继续按照所述排序规则依次取出优化关键点进行对比,直至对所有优化关键点对比完成;清除所有优化关键点标记是用于避免与后面优化流程标记的关键点造成混淆;
当对比数据不一致时:输出优化关键点名称、输出对比数据信息,结束退出。输出优化关键点名称是用户设计中的信号名,因此通过输出优化关键点名称以确定设计中哪里不等价,所述对比数据信息包括:优化前后的网表,表示关键点功能所采用的逻辑表达式、真值表等信息。
所述准备验证流程的基础包括:
所述优化前备份的网表数据,为逻辑优化前复制网表数据,作为验证对比的go1den数据,并被保存在内存中,不需要对外输出;
所述逻辑优化流程中所对应改动的关键点,即为优化关键点,执行逻辑优化的过程中标记优化修改过的关键点,如时序器件、memory器件等非组合逻辑器件。
在本实例中以与门逻辑化简优化流程为例介绍:
启动与门逻辑化简流程前备份网表。
优化流程,遍历网表中的与门以及级联结构的与门链,分析与门的输入信号是否存在互斥等可优化的情况:若存在,则优化与门结构,同时标记当前跟与门有逻辑关系的关键点为优化关键点。所谓有逻辑关系即该与门驱动了关键点,如A=b&c,b&c会形成一个与门,而该与门驱动了关键点A。
优化后汇总所有标记过的关键点,即优化关键点,对优化关键点进行拓扑排序,基于备份的网表和当前优化后的网表,针对每一个关键点构建相对应的功能数据,对比备份网表和优化后网表对应的功能数据是否一致,一致则该关键点验证通过。所有优化过的关键点数据对比完成后,清除所有优化关键点标记,完成当前优化流程。
其中,所述清除所有优化关键点标记过程包括:
有A,B,C,D共4个关键点;
优化步骤一,优化了关键点B,此时关键点B有标记,对比优化前后的关键点时只需要验证关键点B点就可以了,因为A、C、D没有优化即没有修改,不需要验证,对比完成后将关键点B的标记清除,因为下次优化不一定再优化关键点B了。
优化步骤二,优化了关键点C,此时只有关键点C标记,仅对比优化前后的关键点C,若步骤一不清除关键点B的标记,此时需要验证关键点B和关键点C两个点,对完再清除关键点C的标记。
优化步骤三,优化了关键点A和关键点B,此时又不需要验证关键点C了。
同理,清除标记是为了保证每次优化对比的关键点都是当前优化修改过的,不受前面优化的影响。
实施例3、
如实施例2所述验证方法还包括:按步骤3)完成单轮优化验证后,继续启动下一轮优化验证:再次准备验证流程的基础、重复步骤1)-3)。
基于上述实施例可以对本发明做更加深入的解释和理解:
基于拓扑排序后的优化关键点顺序:
若数据对比不一致,则当前优化关键点就是导致问题的地方,因此输出当前验证不过的优化关键点及优化前后网表(本发明所述的输出对比数据信息),即可以分析该优化关键点的逻辑变化。而通常定位困难是因为关键点难以确定,而且不清楚到底哪个才是导致出现问题的根本原因,但是本发明中,遇到某一优化关键点对比数据失败时,随即输出优化关键点名称、输出对比数据信息,并结束验证及优化流程,基于当前输出的关键点可以快速定位问题,结束退出。
以6个关键点为例,F点依赖E点,E点依赖D点,以此类推,B点依赖A点,因此若C点出错会导致D点,E点,F点都验证不过,因此定位问题需要确定C点、D点、E点或F点是导致问题的根本原因。而利用本发明所述的框架和方法后,可以直接反馈用户:C点是根本点,只要解决C点不等价的问题,D点、E点、F点问题自然就解决了。
Claims (6)
1.一种嵌入式的逻辑优化验证流程框架,其特征在于,包括:逻辑优化框架和验证框架;
在所述逻辑优化框架中包括:保存逻辑优化前网表数据节点、保存逻辑优化后网表数据节点、标记优化关键点的节点;还包括所述优化前网表数据节点、优化后网表数据节点和优化关键点在并联后作为所述验证框架的输入;
所述验证框架包括:优化关键点拓扑排序模块、优化前后数据对比模块;
所述优化关键点拓扑排序模块,用于按照逻辑连接关系,使距离逻辑优化框架的输入端口近的优化关键点靠前,距离输入端口远的优化关键点靠后的排序规则,排序完成后将排序结果存储在顺序容器中;
所述优化前后数据对比模块,用于按照所述排序规则依次取出优化关键点,基于优化前网表和优化后网表分别构建每个优化关键点对应功能的对比数据,根据数据对比结果执行:
当对比数据一致时:进一步判断是否对所有优化关键点进行了对比,如全部对比完成,则清除所有优化关键点标记,本轮优化完成,直接退出;如未全部对比完成,则返回继续按照所述排序规则依次取出优化关键点进行对比,直至对所有优化关键点对比完成;
当对比数据不一致时:输出优化关键点名称、输出对比数据信息,结束退出。
2.根据权利要求1所述一种嵌入式的逻辑优化验证流程框架,其特征在于,所述构建关键点对应的功能对比数据,包括但不限于构建逻辑表达式数据、真值表数据、BDD二分决策树数据。
3.根据权利要求1所述一种嵌入式的逻辑优化验证流程框架,其特征在于,在单次优化完成后,判断是否还有下一步的优化步骤:如果有,则直接返回至逻辑优化框架中和验证框架中,直至所有优化步骤全部完成,结束退出。
4.一种实现如权利要求1-3任意一项所述流程框架的验证方法,其特征在于:包括:
根据完成逻辑优化流程,准备验证流程的基础;
所述验证流程的基础包括:优化前备份的网表数据、优化后产生的网表数据和逻辑优化流程中所对应改动的关键点;
基于上述验证流程的基础,每轮优化的启动验证流程具体为:
1)对所述优化关键点进行拓扑排序:根据逻辑连接关系,使距离逻辑优化框架的输入端口近的优化关键点靠前,距离输入端口远的优化关键点靠后的排序规则,排序完成后将排序结果存储在顺序容器中;
2)按照拓扑排序的结果,依次取出优化关键点,基于优化前网表和优化后网表分别构建每个优化关键点对应功能的对比数据;
3)依次对比优化前后的关键点的功能数据
当对比数据一致时:进一步判断是否对所有优化关键点进行了对比,如全部对比完成,则清除所有优化关键点标记,本轮优化完成,直接退出;如未全部对比完成,则返回继续按照所述排序规则依次取出优化关键点进行对比,直至对所有优化关键点对比完成;
当对比数据不一致时:输出优化关键点名称、输出对比数据信息,结束退出。
5.如权利要求4所述的验证方法,其特征在于:
所述准备验证流程的基础包括:
所述优化前备份的网表数据,为逻辑优化前复制网表数据,作为验证对比的golden数据,并被保存在内存中;
所述逻辑优化流程中所对应改动的关键点,即为优化关键点,执行逻辑优化的过程中标记优化修改过的关键点。
6.如权利要求4或5所述的验证方法,其特征在于:所述验证方法还包括:按步骤3)完成单轮优化验证后,继续启动下一轮优化验证:再次准备验证流程的基础、重复步骤1)-3)。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202211059782.7A CN115422863B (zh) | 2022-08-31 | 2022-08-31 | 一种嵌入式的逻辑优化验证流程框架及验证方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202211059782.7A CN115422863B (zh) | 2022-08-31 | 2022-08-31 | 一种嵌入式的逻辑优化验证流程框架及验证方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN115422863A true CN115422863A (zh) | 2022-12-02 |
CN115422863B CN115422863B (zh) | 2023-10-10 |
Family
ID=84200727
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202211059782.7A Active CN115422863B (zh) | 2022-08-31 | 2022-08-31 | 一种嵌入式的逻辑优化验证流程框架及验证方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN115422863B (zh) |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6449750B1 (en) * | 1999-01-18 | 2002-09-10 | Kabushiki Kaisha Toshiba | Design verification device, method and memory media for integrated circuits |
US20100174692A1 (en) * | 2007-03-15 | 2010-07-08 | Scott Meyer | Graph store |
JP2010257003A (ja) * | 2009-04-21 | 2010-11-11 | Sharp Corp | 論理等価性検証システム、論理等価性検証方法、半導体集積回路の製造方法、制御プログラムおよび可読記憶媒体 |
US20140019922A1 (en) * | 2012-07-13 | 2014-01-16 | International Business Machines Corporation | Optimization method and device for netlist used in logic circuit design for semiconductor integrated circuit |
CN111630950B (zh) * | 2011-12-29 | 2014-09-03 | 上海复旦微电子集团股份有限公司 | 一种基于双立互锁电路和冗余结构的集成电路设计方法 |
CN105095607A (zh) * | 2015-09-15 | 2015-11-25 | 浪潮(北京)电子信息产业有限公司 | 一种针对asic设计中网表逻辑冗余的优化方法及系统 |
CN111142874A (zh) * | 2019-11-13 | 2020-05-12 | 广东高云半导体科技股份有限公司 | Fpga逻辑综合中逻辑平衡控制方法及装置、系统 |
CN113095016A (zh) * | 2021-06-09 | 2021-07-09 | 苏州浪潮智能科技有限公司 | 构建fpga原型验证平台的方法、装置、设备和介质 |
CN114511911A (zh) * | 2022-02-25 | 2022-05-17 | 支付宝(杭州)信息技术有限公司 | 一种人脸识别方法、装置以及设备 |
-
2022
- 2022-08-31 CN CN202211059782.7A patent/CN115422863B/zh active Active
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6449750B1 (en) * | 1999-01-18 | 2002-09-10 | Kabushiki Kaisha Toshiba | Design verification device, method and memory media for integrated circuits |
US20100174692A1 (en) * | 2007-03-15 | 2010-07-08 | Scott Meyer | Graph store |
JP2010257003A (ja) * | 2009-04-21 | 2010-11-11 | Sharp Corp | 論理等価性検証システム、論理等価性検証方法、半導体集積回路の製造方法、制御プログラムおよび可読記憶媒体 |
CN111630950B (zh) * | 2011-12-29 | 2014-09-03 | 上海复旦微电子集团股份有限公司 | 一种基于双立互锁电路和冗余结构的集成电路设计方法 |
US20140019922A1 (en) * | 2012-07-13 | 2014-01-16 | International Business Machines Corporation | Optimization method and device for netlist used in logic circuit design for semiconductor integrated circuit |
CN105095607A (zh) * | 2015-09-15 | 2015-11-25 | 浪潮(北京)电子信息产业有限公司 | 一种针对asic设计中网表逻辑冗余的优化方法及系统 |
CN111142874A (zh) * | 2019-11-13 | 2020-05-12 | 广东高云半导体科技股份有限公司 | Fpga逻辑综合中逻辑平衡控制方法及装置、系统 |
CN113095016A (zh) * | 2021-06-09 | 2021-07-09 | 苏州浪潮智能科技有限公司 | 构建fpga原型验证平台的方法、装置、设备和介质 |
CN114511911A (zh) * | 2022-02-25 | 2022-05-17 | 支付宝(杭州)信息技术有限公司 | 一种人脸识别方法、装置以及设备 |
Non-Patent Citations (2)
Title |
---|
TANQIUWEI: "嵌入式程序优化", Retrieved from the Internet <URL:https://blog.csdn.net/tanqiuwei/article/details/7318599> * |
李光辉, 邵明, 李晓维: "通用CPU设计验证中的等价性检验方法", 计算机辅助设计与图形学学报, no. 02 * |
Also Published As
Publication number | Publication date |
---|---|
CN115422863B (zh) | 2023-10-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6931611B2 (en) | Design verification system for avoiding false failures and method therefor | |
US6742166B2 (en) | System and method for evaluating functional coverage linked to a verification test plan | |
EP1093619B1 (en) | System and method for identifying finite state machines and verifying circuit designs | |
CN100573537C (zh) | 一种soc芯片系统级验证系统及方法 | |
US8555234B2 (en) | Verification of soft error resilience | |
US6074426A (en) | Method for automatically generating behavioral environment for model checking | |
US20030125920A1 (en) | LSI design verification apparatus, LSI design verification method, and LSI design verification program | |
CN109858195A (zh) | 一种sram型fpga上必要位单粒子翻转故障的在线仿真系统 | |
US20070094629A1 (en) | Methods and Apparatus for Making Placement Sensitive Logic Modifications | |
CN102955867B (zh) | 生成门级网表和标准延迟文件及检查和纠正伪路径的方法 | |
US9965575B2 (en) | Methods and systems for correcting X-pessimism in gate-level simulation or emulation | |
US20180365359A1 (en) | Method to automatically generate and promote timing constraints in a synopsys design constraint format | |
US20030221173A1 (en) | Method and apparatus for detecting connectivity conditions in a netlist database | |
Malburg et al. | Property mining using dynamic dependency graphs | |
CN109901049B (zh) | 检测集成电路用时序路径中异步路径的方法、装置 | |
CN113536718B (zh) | 一种门级仿真网表文件正确性的验证方法及装置 | |
CN116776793B (zh) | 静态时序分析和前仿真相结合的多周期路径约束验证方法 | |
CN107784185B (zh) | 一种门级网表中伪路径的提取方法、装置及终端设备 | |
US7949509B2 (en) | Method and tool for generating simulation case for IC device | |
CN116227398B (zh) | 一种自动化生成ip核测试激励的方法及系统 | |
CN115422863B (zh) | 一种嵌入式的逻辑优化验证流程框架及验证方法 | |
Bruschi et al. | A framework for the functional verification of SystemC models | |
CN112613185B (zh) | 一种复合电流源噪声的建模方法 | |
US7328415B2 (en) | Modeling blocks of an integrated circuit for timing verification | |
JP3955301B2 (ja) | デジタル回路を検証するための方法、装置、プログラムおよびプログラムを格納したデジタル記憶媒体 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |