TWI396911B - 畫素結構 - Google Patents

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Description

畫素結構
本發明是有關於一種畫素結構，且特別是有關於一種具有多通道區的畫素結構。
薄膜電晶體顯示器(Thin Film Transistor Liquid Crystal Display,TFT-LCD)已成為目前許多平面顯示器中的主流。根據通道層材質的選擇，薄膜電晶體液晶顯示器可分為非晶矽薄膜電晶體(amorphous silicon TFT)液晶顯示器及低溫多晶矽薄膜電晶體(Low-Temperature PolySilicon Thin Film Transistor,LTPS-TFT)液晶顯示器等兩種。
由於低溫多晶矽薄膜電晶體的電子遷移率可以達到200cm2/V-sec以上，所以可使薄膜電晶體元件所佔面積更小以符合高開口率(aperture)的需求，進而增進顯示器的顯示亮度並減少整體的功率消耗問題。但相對來說，低溫多晶矽薄膜電晶體亦具有較高的漏電流(leakage current)(約為10-9微安培)，而且容易在汲極(drain)誘發熱載子效應(hot carrier effect)，進而導致元件退化。因此，現今多在低溫多晶矽薄膜電晶體中之通道區與源極/汲極之間加入淺摻雜汲極(Light Doped Drain，簡稱LDD)或是利用多重通道區的設計，以避免上述問題。
圖1為習知之多晶矽薄膜電晶體液晶顯示器之畫素結構。請參照圖1，畫素結構100包括掃描線110、資料線 120、多晶矽層130以及透明畫素電極140。掃描線110具有至少一L型分支112，且多晶矽層130與L型分支112相交以形成第一通道區132以及第二通道區134。另外，低溫多晶矽層130的兩端分別有源極區136與汲極區138，以形成多通道設計的多晶矽薄膜電晶體150。資料線120電性連接源極區136，而透明畫素電極140則電性連接汲極區138。此外，多晶矽層130與畫素電極140重疊的部份更構成一儲存電容152。因為多通道的設計，低溫多晶矽薄膜電晶體150在關閉的狀態下具有較低的漏電流，而有助於提昇畫素結構100的品質。然而，L型分支112的配置卻會影響儲存電容152所配置的位置並使得畫素結構100的顯示開口率下降。
本發明是提供一種畫素結構，以解決多通道設計的多晶矽薄膜電晶體使畫素結構的顯示開口率受到限制的問題。
本發明提出一種畫素結構，配置於一基板上並與一掃描線及一資料線電性連接，畫素結構包括一半導體圖案以及一畫素電極。半導體圖案包括至少二通道區、至少一摻雜區以及一源極區與一汲極區。通道區位於掃描線下方，其中通道區具有不同的寬度長度比值。摻雜區連接於通道區之間。畫素電極與汲極區電性連接，其中源極區連接於其中一個通道區與資料線之間，而汲極區接於另一個通道區與畫素電極之間。掃描線在不同的通道區上方具有不同 的寬度，且各通道區的一長度與掃描線的寬度實質上相等。
在本發明之一實施例中，上述之掃描線在不同的通道區上方具有不同的寬度，且各通道區的一長度與掃描線的寬度實質上相等。
在本發明之一實施例中，上述之掃描線具有一分支，且分支實質上垂直於掃描線。其中至少一通道區係位於分支下方，且位於分支下方之通道區的長度與分支的寬度實質上相同。
在本發明之一實施例中，上述之半導體圖案包括多晶矽圖案。
在本發明之一實施例中，上述之半導體圖案更包括一電容電極，與汲極區以及畫素電極電性連接，其中電容電極位於畫素電極下方。另外，畫素結構更包括一共用電極，配置於電容電極與畫素電極之間。
在本發明之一實施例中，上述之摻雜區的形狀包括L形或是U形。
在本發明之一實施例中，上述之通道區下方的部份掃描線、源極區與汲極區構成一多晶矽薄膜電晶體。
本發明另提出一種畫素結構，包括一掃描線、一資料線、一半導體圖案以及一畫素電極。掃描線與資料線交錯排列，並具有一分支，且分支位於資料線下方。半導體圖案包括至少二通道區、至少一摻雜區以及一源極區與一汲極區。通道區位於掃描線下方，其中通道區具有不同的寬度長度比值。摻雜區連接於通道區之間。畫素電極與汲極 區電性連接，其中源極區連接於其中一個通道區與資料線之間，而汲極區接於另一個通道區與畫素電極之間。
在本發明之一實施例中，上述之位於分支下方之通道區的長度與分支的寬度實質上相同。
在本發明之一實施例中，上述之半導體圖案包括多晶矽圖案。
在本發明之一實施例中，上述之半導體圖案更包括一電容電極，與汲極區以及畫素電極電性連接，其中電容電極位於畫素電極下方。另外，畫素結構更包括一共用電極，配置於電容電極與畫素電極之間。
在本發明之一實施例中，上述之電容電極與分支分別位於掃描線的兩側。
在本發明之一實施例中，上述之摻雜區的形狀包括L形。
在本發明之一實施例中，上述之半導體圖案由資料線的第一側延伸至資料線的第二側。
在本發明之一實施例中，上述之通道區下方的部份掃描線、源極區與汲極區構成一多晶矽薄膜電晶體。
本發明利用半導體圖案的變化使半導體圖案與掃描線至少相交於兩個區域，而有助於降低多晶矽薄膜電晶體的漏電流。另外，本發明將掃描線的分支設置於資料線下方，可以進一步避免畫素結構的顯示開口率受影響。整體而言，本發明所提供的畫素結構具有高顯示開口率且畫素結構中的多晶矽薄膜電晶體具有良好的電性。
為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。
圖2為本發明之一實施例之畫素結構。請參照圖2，畫素結構200電性連接一掃描線210及一資料線220，其中掃描線210及資料線220交錯排列。畫素結構200、掃描線210以及資料線220例如是配置於一基板上(未繪示)。畫素結構200包括一半導體圖案230以及一畫素電極240。半導體圖案230包括至少二通道區232A、232B、至少一摻雜區234以及一源極區236與一汲極區238。通道區232A、232B位於掃描線210下方，其中通道區232A與通道區232B具有不同的寬度長度比值。摻雜區234連接於通道區232A與通道區232B之間。畫素電極240與汲極區238電性連接，其中源極區236連接於通道區232A與資料線220之間，而汲極區238接於通道區232B與畫素電極240之間。
位於通道區232A與通道區232B下方的部份掃描線210在畫素結構200中可視為閘極，以控制畫素結構200的開啟與關閉。另外，半導體圖案230例如是由多晶矽材質製作而成，也就是說半導體圖案230為一多晶矽圖案。因此，通道區232A與通道區232B下方的部份掃描線210、源極區236與汲極區238共同構成一多晶矽薄膜電晶體250。當多晶矽薄膜電晶體250關閉時，通道區232A、232B 中多晶矽圖案的晶粒介面可能引發漏電流的現象，而影響畫素結構200的品質。為了解決多晶矽薄膜電晶體250關閉時可能引發漏電流的問題，多重通道設計的概念被提出。然而，由先前技術可知，為了多重通道設計而設置由掃描線210沿伸出來的分支會影響畫素結構200的顯示開口率。所以，本發明在此提出利用半導體圖案230的折曲結構以達到多通道的設計。
本實施例之半導體圖案230例如具有多重折曲的結構，並與掃描線210重疊於多個區域而構成多重通道。半導體圖案230為透明圖案，因此畫素結構200的顯示開口率不會因本實施例之多重通道的設計而受到影響。也就是說，本實施例之畫素結構200不易有漏電流的現象發生，同時可以維持良好的顯示開口率。
半導體圖案230例如具有U型的摻雜區234，並且連接U型摻雜區234兩端的半導體圖案230與掃描線210相交，而構成通道區232A與通道區232B。藉由這樣的設計使多晶矽薄膜電晶體250有多個通道區232A與232B，以提升多晶矽薄膜電晶體250的電性特性。
詳細而言，多晶矽薄膜電晶體250開啟時，電流在通道區232A與232B的傳輸方向例如是垂直於掃描線210的延伸方向。所以，掃描線210的寬度D1、D2會影響通道區232A、232B的長度L1、L2。一般來說，通道區232A、232B的長度L1、L2越長則有助於降低多晶矽薄膜電晶體250的漏電流。因此，為了增加通道區232B的長度L2， 掃描線210位於通道區232B中寬度D2例如是大於掃描線210在其他區域的寬度D1。當然，在其他實施例中，為了增加通道區232A的長度L1，也可以使掃描線210在通道區202A中的寬度變寬。
半導體圖案230更包括一電容電極252，其與汲極區238以及畫素電極240電性連接，且電容電極252位於畫素電極240下方。實際上，在本實施例中摻雜區234、源極區236、汲極區238與電容電極252是由摻雜的多晶矽材質所構成。在其他實施例中，畫素結構200可以更包括一共用電極(未繪示)，配置於電容電極252與畫素電極240之間。另外，汲極區238是藉由接觸窗Td與畫素電極240電性連接，而源極區236是藉由接觸窗Ts與資料線220電性連接。在本實施例中，接觸窗Td與接觸窗Ts是位於掃描線210的同一側，而半導體圖案230大致折曲成一U型以與掃描線210相交於通道區232A與通道區232B。
當然，接觸窗Td與接觸窗Ts也可以是位於掃描線210相對的兩側。圖3繪示為本發明之另一實施例的畫素結構。請參照圖3，畫素結構300與畫素結構200的設計相似，其中畫素結構300的接觸窗Td與接觸窗Ts是位於掃描線210相對的兩側。另外，畫素結構300的半導體圖案330具有三個通道區332A、332B、332C以及兩個U型的摻雜區334A、334B。此時，通道區332A、332B、332C下方的部份掃描線210、源極區236與汲極區238共同構成一多晶矽薄膜電晶體350。
在本實施例中，掃描線210與半導體圖案330相交的部份分別具有不同的寬度D1、D2及D3。所以，通道區332A、通道區332B及通道區332C可以具有不同的寬度長度比值。實務上，掃描線210對應於通道區332A、332B、332C中的寬度D1、D2、D3可以大於掃描線210在其他區域中的寬度，以使多晶矽薄膜電晶體350具有較好的電性特性。此外，半導體圖案330例如為多晶矽材質所製成，而多晶矽材質具有可透光的特性。因此，本實施例中折曲狀半導體圖案330的結構可以達到多重通道的設計，並同時使畫素結構300具有良好的顯示開口率。
圖4繪示為本發明之再一實施例之畫素結構。請參照圖4，畫素結構400與圖2之畫素結構200相似，資料線420與掃描線410交錯排列，其不同之處在於，掃描線410具有一分支412，且分支412與半導體圖案230相交。半導體圖案230與分支412相交的部分構成通道區432，而摻雜區434A與434B則分別是位於通道區232A與通道區432之間，以及通道區232B與通道區432之間。實務上，本實施例之半導體圖案230與圖2之半導體圖案230之外型相同，而由於分支412的設計而使畫素結構400中具有三個通道區232A、232B及432。另外，摻雜區434A與434B的外型也由U型改變成兩個L型。
畫素結構400利用與畫素結構200相同的半導體圖案230以形成三個通道區232A、232B及432，則通道區232A、232B及432下方的部份掃描線410、源極區236與 汲極區238共同構成一多晶矽薄膜電晶體450。因為多重通道的設計而使多晶矽薄膜電晶體450在關閉狀態下不易發生漏電流的現象。
此外，分支412為一矩形圖案，相較於習知之L型分支112而言，本實施例之設計有助於使畫素結構400保有良好的顯示開口率。分支412與電容電極252分別位於掃描線410的兩側，所以電容電極252的配置位置及面積不會受到分支142的影響。也就是說，隨著不同的設計需求，電容電極252可配置在掃描線410與資料線220所圍區域的任何位置上。另外，分支412的延伸方向實質上垂直於掃描線410的延伸方向，而分支412下方之通道區432的長度與分支412的寬度D實質上相同。因此，掃描線410與分支412的線寬變化可使各通道區232A、232B及432之間有不同的長度寬度比值。本實施例利用與半導體圖案230相同的設計使畫素結構400具有兩個以上的通道區232A、232B及432，以提昇畫素結構的品質。
圖5A與圖5B為本發明之又一實施例之兩種畫素結構。請參照圖5，畫素結構500包括一掃描線510、一資料線520、一半導體圖案530以及一畫素電極540。掃描線510及資料線520交錯排列並且掃描線510具有一分支512，且分支512位於資料線520下方。半導體圖案530包括至少二通道區532A、532B、至少一摻雜區534以及一源極區536與一汲極區538。
通道區532A、532B位於掃描線510下方，其中通道 區532A、532B具有不同的寬度長度比值。摻雜區534連接於通道區532A與532B之間。畫素電極540與汲極區538電性連接，而源極區536連接於通道區532A與資料線520之間。另外，汲極區538連接於通道區532B與畫素電極540之間。進一步而言，本實施例之摻雜區534具有L型之外型，其中摻雜區534連接於通道區532A與通道區532B之間。通道區532A與通道區532B下方的部份掃描線510、源極區536與汲極區538共同構成一多晶矽薄膜電晶體550。
在本實施例中，半導體圖案530由資料線520的第一側延伸至資料線520的第二側。半導體圖案530之源極區536例如是藉由接觸窗Ts與資料線520電性連接，而汲極區538則是藉由接觸窗Td與畫素電極540電性連接。畫素結構500中，接觸窗Ts與接觸窗Td是位於掃描線510相對的兩側。因此，本實施例之半導體圖案530的折曲結構橫越資料線520、掃描線510及分支512的兩側以與掃描線510及其分支512重疊於多個區域。所以，畫素結構500具有多個通道區532A與532B，以有助於減低多晶矽薄膜電晶體550在關閉狀態下發生漏電流的情形。簡言之，畫素結構500具有良好的品質。另外，掃描線510之分支512位於資料線520下方，可進一步避免畫素結構500的顯示開口率受到影響。
分支512的延伸方向實質上垂直於掃描線510的延伸方向，且分支512下方之通道區532B的長度L2與分支512 的寬度D1實質上相同。因此，本實施例中通道區532A與532B的長度L2、L1分別與掃描線510的寬度及分支512的寬度D1、D2有關。若掃描線510與分支512的寬度D1、D2越寬，則越可有效降低多晶矽薄膜電晶體550的漏電流。
另外，為了穩定畫素結構500進行顯示時的顯示電壓，半導體圖案530可以更包括一位於畫素電極540下方之電容電極552，其與汲極區538以及畫素電極540電性連接。更進一步來說，請參照圖5B，畫素結構500也可以配置有共用電極560於畫素電極540與電容電極552之間。由於掃描線510的分支512位於資料線520下方，所以共用電極560與電容電極552的位置不會受到分支512的配置而影響，進一步使共用電極560與電容電極552的位置設計較具有彈性。
圖6繪示為本發明之再一實施例之畫素結構。請參照圖6，畫素結構600與畫素結構500相似，其差異在於半導體圖案630與半導體圖案530的外型不同。畫素結構600之半導體圖案630包括三通道區632A、632B、632C以及二摻雜區634A、634B。此外，摻雜區634A、634B連接於通道區632A、632B與632C之間。源極區538連接於通道區632A與資料線520之間，而汲極區638連接於通道區632C與畫素電極540之間。另外，電容電極552與分支512分別位於掃描線510的兩側。
在本實施例中，掃描線510之分支512的延伸方向實 質上垂直於掃描線510的延伸方向，而分支512下方之通道區632B的長度L與分支512的寬度D實質上相同。因此，掃描線510與其分支51的寬度D2越寬時，通道區632A、632B與632C可具有較長的通道長度，以提升多晶矽薄膜電晶體650的電性特性。
分支512位於資料線520下方，所以畫素結構600的設計中僅掃描線510與資料線520的主要線路部份為遮光膜層。因此，畫素結構600具有高顯示開口率。另外，半導體圖案630由資料線520的第一側延伸至第二側，以與掃描線510及其分支512相交於多個區域，也就是通道區632A、632B與632C。半導體圖案630之三個通道區632A、632B與632C間由L型的摻雜區634A、634B所連接。源極區536、汲極區538以及位於通道區632A、632B與632C下方的部份掃描線510共同構成一多晶矽薄膜電晶體650。在這樣的設計下，多晶矽薄膜電晶體650具有多重通道，因此關閉狀態時，不易發生漏電流的現象，而有助於使畫素結構600具有良好的品質。
綜上所述，本發明利用不同的半導體圖案設計，使畫素結構中具有多個通道區，同時將掃描線的分支設置於資料線下方。因此，畫素結構的顯示開口率不會因掃描線的分支而受到限制。亦即，本發明之畫素結構具有高顯示開口率。另外，本發明之畫素結構中，半導體圖案與掃描線重疊於多個區域而形成多個通道區，有助於降低畫素結構中多晶矽薄膜電晶體在關閉狀態時產生漏電流的情形。整 體而言，本發明之畫素結構具有高顯示開口率，同時也具有良好的品質。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、200、300、400、500、600‧‧‧畫素結構
110、210、410、510‧‧‧掃描線
112、412、512‧‧‧分支
120、220、520‧‧‧資料線
130‧‧‧多晶矽層
132、134、232A、232B、332A、332B、332C、432、532A、532B、632A、632B、632C‧‧‧通道區
136、236、336、536‧‧‧源極區
138、238、538‧‧‧汲極區
140、240、540‧‧‧畫素電極
150、250、350、450、550、650‧‧‧多晶矽薄膜電晶體
152‧‧‧儲存電容
230、330、530、630‧‧‧半導體圖案
234、334A、334B、434A、434B、534、634A、634B‧‧‧摻雜區
252、552‧‧‧電容電極
560‧‧‧共用電極
L、L1、L2‧‧‧長度
Td、Ts‧‧‧接觸窗
D、D1、D2、D3‧‧‧寬度
圖1為習知之多晶矽薄膜電晶體液晶顯示器之畫素結構示意圖。
圖2為本發明之一實施例之畫素結構示意圖。
圖3繪示為本發明之另一實施例的畫素結構示意圖。
圖4繪示為本發明之再一實施例之畫素結構示意圖。
圖5A與圖5B為本發明之又一實施例之兩種畫素結構示意圖。
圖6繪示為本發明之再一實施例之畫素結構示意圖。
500‧‧‧畫素結構
510‧‧‧掃描線
520‧‧‧資料線
530‧‧‧半導體圖案
532A、532B‧‧‧通道區
534‧‧‧摻雜區
536‧‧‧源極區
538‧‧‧汲極區
540‧‧‧畫素電極
550‧‧‧多晶矽薄膜電晶體
552‧‧‧電容電極
D1、D2‧‧‧寬度
L1、L2‧‧‧長度
Td、Ts‧‧‧接觸窗

Claims (10)

  1. 一種畫素結構，配置於一基板上並與一掃描線及一資料線電性連接，該畫素結構包括：一半導體圖案，該半導體圖案包括：至少二通道區，位於該掃描線下方，其中該些通道區具有不同的寬度長度比值；至少一摻雜區，連接於該些通道區之間；一源極區與一汲極區；以及一畫素電極，與該汲極區電性連接，其中該源極區連接於其中一個通道區與該資料線之間，而該汲極區接於另一個通道區與該畫素電極之間；其中，該掃描線在不同的通道區上方具有不同的寬度，且各該通道區的一長度與該掃描線的一寬度實質上相等，每一通道區為該半導體圖案與該掃描線的重疊區域，且與不同通道區重疊的掃描線具有不同的寬度，該掃描線具有一分支，該分支設置於該資料線下方。
  2. 如申請專利範圍第1項所述之畫素結構，其中該分支實質上垂直於該掃描線。
  3. 如申請專利範圍第2項所述之畫素結構，其中至少一該通道區係位於該分支下方，且位於該分支下方之該通道區的長度與該分支的寬度實質上相同。
  4. 如申請專利範圍第1項所述之畫素結構，其中該半導體圖案包括一多晶矽圖案。
  5. 如申請專利範圍第4項所述之畫素結構，其中該半 導體圖案更包括一電容電極，與該汲極區以及該畫素電極電性連接，其中該電容電極位於該畫素電極下方。
  6. 如申請專利範圍第5項所述之畫素結構，更包括一共用電極，配置於該電容電極與該畫素電極之間。
  7. 如申請專利範圍第1項所述之畫素結構，其中該摻雜區的形狀包括L形或是U形。
  8. 如申請專利範圍第1項所述之畫素結構，其中該通道區上方的部份該掃描線、該源極區與該汲極區構成一多晶矽薄膜電晶體。
  9. 如申請專利範圍第1項所述之畫素結構，其中該汲極區藉由一第一接觸窗與該畫素電極電性連接，而該源極區藉由一第二接觸窗與該資料線電性連接，且該第一接觸窗與該第二接觸窗是位於該掃描線的相對兩側。
  10. 一種畫素結構，配置於一基板上並與一掃描線及一資料線電性連接，該畫素結構包括：一半導體圖案，該半導體圖案包括：至少二通道區，位於該掃描線下方，其中該些通道區具有不同的寬度長度比值；至少一摻雜區，連接於該些通道區之間；一源極區與一汲極區；以及一畫素電極，與該汲極區電性連接，其中該源極區連接於其中一個通道區與該資料線之間，而該汲極區接於另一個通道區與該畫素電極之間；一電容電極，與該汲極區以及該畫素電極電性連接， 其中該電容電極位於該畫素電極下方；其中，該掃描線在不同的通道區上方具有不同的寬度，且各該通道區的一長度與該掃描線的一寬度實質上相等，每一通道區為該半導體圖案與該掃描線的重疊區域，且與不同通道區重疊的掃描線具有不同的寬度，該掃描線具有一分支，該分支與該電容電極分別位於該掃描線的兩側。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10331002B2 (en) 2017-03-31 2019-06-25 Au Optronics Corporation Pixel array substrate

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140035613A (ko) * 2012-09-14 2014-03-24 삼성전자주식회사 디스플레이패널 및 이를 포함하는 디스플레이장치
KR102049444B1 (ko) * 2013-05-10 2019-11-28 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 유기 발광 표시 장치 제조용 포토 마스크
KR20150017192A (ko) * 2013-08-06 2015-02-16 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
CN104062822B (zh) 2014-06-05 2017-02-01 深圳市华星光电技术有限公司 一种基于hsd结构的tft‑lcd显示面板的制作方法
KR20160046003A (ko) * 2014-10-17 2016-04-28 삼성디스플레이 주식회사 표시 기판 및 이를 포함하는 표시 패널
CN105824160B (zh) * 2015-01-08 2020-06-16 群创光电股份有限公司 显示面板
TWI567950B (zh) * 2015-01-08 2017-01-21 群創光電股份有限公司 顯示面板
KR102326555B1 (ko) * 2015-04-29 2021-11-17 삼성디스플레이 주식회사 표시장치
KR102432345B1 (ko) * 2015-04-30 2022-08-12 삼성디스플레이 주식회사 신축성 표시 장치
JP6473818B2 (ja) * 2015-07-29 2019-02-20 堺ディスプレイプロダクト株式会社 液晶表示装置
TWI638206B (zh) * 2015-09-01 2018-10-11 友達光電股份有限公司 主動元件陣列基板
TWI574245B (zh) * 2016-03-10 2017-03-11 友達光電股份有限公司 顯示器及其畫素結構
KR102568776B1 (ko) * 2016-03-28 2023-08-22 삼성디스플레이 주식회사 유기 발광 표시 장치
CN106129065B (zh) 2016-07-15 2019-06-07 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示面板
CN106449651B (zh) * 2016-09-12 2019-05-21 厦门天马微电子有限公司 像素结构及显示装置
CN106653763B (zh) 2016-09-27 2019-07-05 上海中航光电子有限公司 阵列基板、显示面板及显示装置
CN106252363B (zh) * 2016-09-29 2020-11-03 上海中航光电子有限公司 阵列基板、显示面板及显示装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6292370A (ja) * 1985-10-18 1987-04-27 Hitachi Ltd 薄膜トランジスタ
JPH0982969A (ja) * 1995-09-12 1997-03-28 Toshiba Corp 薄膜トランジスタおよび液晶表示装置
TW575777B (en) * 2001-03-30 2004-02-11 Sanyo Electric Co Active matrix type display device

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001036087A (ja) 1999-07-15 2001-02-09 Seiko Epson Corp アクティブマトリクス基板、電気光学装置及び電子機器
JP2001117115A (ja) 1999-10-21 2001-04-27 Sanyo Electric Co Ltd アクティブマトリクス型表示装置
TW594653B (en) * 2003-06-02 2004-06-21 Toppoly Optoelectronics Corp Low leakage thin film transistor circuit

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6292370A (ja) * 1985-10-18 1987-04-27 Hitachi Ltd 薄膜トランジスタ
JPH0982969A (ja) * 1995-09-12 1997-03-28 Toshiba Corp 薄膜トランジスタおよび液晶表示装置
TW575777B (en) * 2001-03-30 2004-02-11 Sanyo Electric Co Active matrix type display device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10331002B2 (en) 2017-03-31 2019-06-25 Au Optronics Corporation Pixel array substrate

Also Published As

Publication number Publication date
US7956948B2 (en) 2011-06-07
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US20100025692A1 (en) 2010-02-04

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