JP2002522907A - 薄膜トランジスタ - Google Patents

薄膜トランジスタ

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JP2002522907A
JP2002522907A JP2000564237A JP2000564237A JP2002522907A JP 2002522907 A JP2002522907 A JP 2002522907A JP 2000564237 A JP2000564237 A JP 2000564237A JP 2000564237 A JP2000564237 A JP 2000564237A JP 2002522907 A JP2002522907 A JP 2002522907A
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Abstract

(57)【要約】 薄膜トランジスタは、夫々が渦巻状の延長部分を有するソース電極（２０）とドレイン電極（１０）とを有する。これらの延長部分の一方（１４）は中央コネクタ部分（１２）に向かって内向きに渦を巻き、他方（２２）は周辺コネクタ部分（１６）に向かって外向きに渦を巻く。二つの渦巻状の延長部分は、トランジスタのチャネル領域に対応する実質的に均一な間隔（２４）をその間に画成するように連結される。この配置は、トランジスタの幅対長さの比を減少することを可能にし、トランジスタの電流キャパシタンスを増加することを生じさせる。一方の延長部分（１４）を他方（２２）より長くすることで、トランジスタはそのドレイン・ゲートキャパシタンスよりも小さいソース・ゲートキャパシタンスを有し得る。これらのトランジスタは、エレクトロルミネッセント表示、プラズマ表示、静電プリントヘッド及びＸ線動的ビーム減衰器のような大型電子装置において切換装置を形成し得る。

Description

【発明の詳細な説明】
【０００１】 本発明は、薄膜トランジスタ（以降「ＴＦＴ」とする）と、このようなＴＦＴ
を有する広い面積の大型電子装置（例えばエレクトロルミネッセント表示、プラ
ズマ表示、静電プリントヘッド及びＸ線動的ビーム減衰器）とに関する。
【０００２】 何年もの間、大型電子アプリケーションのためにＴＦＴをガラス及び／又は他
の安い絶縁体基板上に堆積して、薄膜回路を形成することに感心が寄せられてき
た。非晶質半導体膜又は多結晶半導体膜で加工されるこのようなＴＦＴは、アク
ティブマトリクス型液晶ディスプレイにおける切換装置を形成するために一般的
に使用される。
【０００３】 ＴＦＴで直面する一つの問題は、単結晶イオン注入されたトランジスタ構造と
比較したとき、主に堆積された半導体層における低移動度の結果によってＴＦＴ
の使用が比較的低電力なアプリケーションに制限されることである。従って、例
えばエレクトロルミネッセント表示パネル、プラズマ表示パネル又は静電プリン
トヘッドにおける切換装置のような、より高い電力のアプリケーションで使用さ
れ得るＴＦＴを形成する必要がある。
【０００４】 日本国特許出願第６１−１３１４８１号は、ソースとドレインとの間でチャネ
ルを画成するために環状のソース電極が中央ドレインパッドの周りに同心的に置
かれる、薄膜トランジスタを開示する。この構造は、所与の応答特性を達成する
ためにトランジスタ全体の寸法を減少する。
【０００５】 本発明によると、ソース電極及びドレイン電極は夫々渦巻状の延長部分を有し
、この延長部分の一方は中央コネクタ部分に向かって内向きに渦を巻き、他方の
延長部分は周辺コネクタ部分に向かって外向きに渦を巻き、これら延長部分はト
ランジスタのチャネル領域に対応する実質的に均一な間隔をその間に画成するよ
うに連結される、薄膜トランジスタが設けられる。
【０００６】 この渦巻状の配置は、チャネルの幅を非常に長くし、チャネルの長さを非常に
短くすることを可能にし、これによってトランジスタの電流キャパシタンスを増
加することを生じさせ、より高い電力アプリケーションにおけるトランジスタの
使用を可能にする。更に、一方の延長部分を他方の延長部分よりも長くすること
で、トランジスタはそのドレイン・ゲートキャパシタンスよりも小さいソース・
ゲートキャパシタンスを有し得る。これは、切換トランジスタの所与の寸法のた
めに列状のラインキャパシタンス（ソース・ラインキャパシタンス）を著しく低
下させることにつながる。更に、信号ひずみが低下し、アレイに対する許容アド
レス時間が短くなる。
【０００７】 チャネル領域は、非晶質シリコンから好ましくは形成される。標準的な非晶質
シリコンの薄膜トランジスタは、ある決まったアプリケーションのために電流及
び電圧の要求を満たすことが特に困難であり、本発明は、以前では非晶質シリコ
ンのトランジスタの使用が適切でなかったアプリケーションでこのようなトラン
ジスタを使用することを可能にし得る。
【０００８】 本発明が既存の全ての種類のＴＦＴに適用され得るとしても、既存の異なる種
類のＴＦＴの製造に使用される通常の処理技術が本発明で設けられるソース電極
及びドレイン電極のパターンによって影響されないため、薄膜トランジスタはジ
グザグ構造を有し得る。
【０００９】 ソース及びドレインのうちの一方のための中央コネクタパッドの配置及び他方
のための周辺コネクタの配置は、トランジスタのソース及びドレインへの接続を
かなり離れた距離で行うことを可能にし、これら接続の間におけるクロストーク
を減少する助けとなる。
【００１０】 本発明は、添付図を参照して例によって説明する。
【００１１】 図面は単に略図に過ぎず、一定の比率で図示されないことが理解されるべきで
ある。特に、層の厚さ又は領域のようなある決まった寸法が誇張される一方で他
の寸法は減少され得る。同じ参照番号は図中、同一又は同様部分を示すときに使
用されることも理解されるべきである。
【００１２】 図１は、本発明の薄膜トランジスタを示す平面図である。ドレイン電極１０は
中央パッド１２を有し、この中央パッドから渦巻状の延長部分１４が延在する。
ドレイン電極１０の延長部分１４は、パッド１２から事実上外側に渦を巻く。ソ
ース電極２０は線導体１６から分岐し、ドレインパッド１２に向かって事実上内
側に渦を巻く、渦巻状の延長部分２２を有する。ドレイン電極１０及びソース電
極２０の延長部分１４及び２２は、トランジスタのチャネル領域に対応する、実
質的に均一な間隔２４をその間に画成するよう交互に配置される。それによって
チャネル領域は、ドレインパッド１２及びソースの延長部分２２の間で第１の渦
巻状の枝２４Ａと、第１の枝２４Ａの外側にあり且つ第１の枝に平行な第２の渦
巻状の枝２４Ｂとを含む経路を有する。それによってチャネルは、１８０度で曲
がる部分２４Ｃで一緒に結合される第１の渦巻状の部分２４Ａと第２の渦巻状の
部分２４Ｂとを有する。
【００１３】 このようにして、トランジスタのチャネルは非常に短い長さ（ソースとドレイ
ンとの間の距離）を有するが非常に長い幅を有する。公知の方法において、電界
効果トランジスタの幅対長さの比の増加はより高い動作電流の可能性を与え、こ
れは増加される電力アプリケーションにもトランジスタが適用可能になることを
可能にする。
【００１４】 図１に示されるトランジスタのドレイン１０及びソース２０の構造は、一緒に
合わさってチャネル領域を画成し、既知の薄膜トランジスタ設計のための特定な
処理技術がソース電極及びドレイン電極のパターンによって影響されないため、
これらの構造は全ての種類の薄膜トランジスタに適用され得る。例えば、本発明
の原理は上部ゲート及び底部ゲートがジグザグ状に配置されるトランジスタ又は
ＴＦＴの同一平面タイプに適用され得る。同様にしてこのレイアウトは非晶質シ
リコンＴＦＴ又は多結晶シリコンＴＦＴに（又は他の種類の半導体材料にも）適
用され得る。ソース電極２０及びドレイン電極１０（及びその延長部分２２及び
１４）は、チャネルを画成する間隔２４に固有の又は非常に低濃度ドープされた
領域を含み、堆積されるメタルトラック及び／又は半導体膜の高濃度ドープされ
た領域を有し得る。
【００１５】 ＴＦＴの一つの可能な構造は、図１の線ＩＩ−ＩＩに沿った断面図として図２
に示される。
【００１６】 図２に示される構造は例えばガラスのような絶縁体基板３０を有し、その上に
トランジスタのチャネル領域２４に対応するようゲート電極パターン３２が堆積
される。
【００１７】 ゲート誘電層３４はゲート電極を覆う層として設けられ、形成されるべきトラ
ンジスタの形状を有する島の形状をした半導体はそのゲート誘電層３４の上に設
けられる。本発明の好ましい使用では、半導体３６は固有の非晶質シリコンを有
する。ドレイン１０及びソース２０は、図１に示される構成で半導体層３６の上
にパターン化される。ドレインパターンとソースパターンとの間の間隔は、ゲー
ト電極３２の上に置かれ薄膜トランジスタのチャネル領域が隣接するソース電極
部分とドレイン電極部分との間の間隔２４として画成される。
【００１８】 図１に示されるようにソースは、本発明の薄膜トランジスタを含むアレイの縁
で端子と連結し得るソース線１６（図２の断面図では図示せず）に接続される。
ドレインパッド１２と接触するために、ドレインパッド１２との接触を可能にす
る通り穴４０を有する絶縁層３８が図２に示される。
【００１９】 ゲート電極３２はチャネル２４の輪郭に従った形状を有して示されるが、トラ
ンジスタの全領域を覆う連続的な接触パッドの形状も有し得る。パターン化され
たゲート電極が使用されるとき、図２に示されるようゲート電極の縁はソース電
極及びドレイン電極の縁と整列され得るか、若しくは選択的にソース／ドレイン
電極とゲート電極との間でオーバーラップ又はオフセットして設けられ得る。
【００２０】 多結晶構造の場合、ソース２０及びドレイン１０はチャネル領域２４を設ける
よう多結晶シリコン層にイオン注入された領域を有し得る。当然のことながら、
この場合低濃度ドープされたドレイン（ＬＤＤ）構造が使用され得る。様々な配
置がトランジスタのソース及びドレイン電極とチャネル領域との間の直列抵抗を
減少することは周知である。
【００２１】 当業者に公知の薄膜トランジスタ製造のための標準処理技法及び技術は、本発
明のトランジスタの製造で使用され得る。ソース及びドレイン電極のパターンは
これら標準技法の適用可能性を変更しない。使用され得る可能な材料及び処理段
階の詳細な説明は従って本願では提供されない。
【００２２】 図３は、渦巻状のソース及びドレイン電極のより大きい巻き度を導入すること
でチャネルの長さＬが更に減少され幅が増加される、本発明による薄膜トランジ
スタの第２の実施例を例示する。つまり、ソース２０及びドレイン１０の渦巻部
分が長くされて設けられる。又、ソースとドレインとの間で画成されるチャネル
の第１の枝２４Ａはドレインパッド１２に隣接する位置において内側に渦を巻き
、第２の枝２４Ｂは第１の枝２４Ａの外側にあり且つ第１の枝と平行に渦を巻く
。それによってチャネルは１８０度で曲がる部分２４Ｃで一緒に結合される第１
の渦巻状の部分と第２の渦巻状の部分とを有する。
【００２３】 トランジスタの幅対長さの比の更なる増加のために、渦を巻くときの巻き数が
増加されて利用され得る。
【００２４】 図３のトランジスタは、そのドレイン・ゲートキャパシタンスよりも小さいソ
ース・ゲートキャパシタンスを有する。これは、ドレイン電極１０の延長部分１
４がソース電極２０の延長部分２２よりも長いことから結果として得られる。延
長部分１４は、他方の延長部分２２の周辺コネクタ部分１６の近傍からドレイン
パッド１２に向かって内向きに渦が巻かれる。この延長部分２２は延長部分１４
とドレインパッド１２との間に延在する。
【００２５】 本発明は、通常より高い電圧及び／又は電流が要求され得る、全ての既存の薄
膜トランジスタの構成に適用され得る。このようなアプリケーションは、エレク
トロルミネッセント表示、プラズマ表示、静電プリントヘッド及び動的ビーム減
衰器を含み得る。一例として、図４は共通の絶縁体基板上に行及び列に配置され
る表示セル（ピクセル）４２のマトリクスを有するアクティブマトリクス型表示
装置４０を示す図である。表示セル４２は、夫々セルの表示要素４６をアドレス
するための切換装置として本発明の薄膜トランジスタ４４を含む。行及び列は公
知の方法で、行アドレス回路４８及び列アドレス回路５０に結合される。
【００２６】 図５は、薄膜トランジスタ４４を有する動的ビーム減衰器の例を示す図である
。この減衰器は、本発明による薄膜トランジスタ４４を使用する以外では発行さ
れたＰＣＴ国際特許出願ＷＯ９６／１３０４０号で説明される減衰器と同様の方
法で構成され又使用され得、ここではその特許内容が参照材料として組込まれる
。本願の図５はＷＯ９６／１３０４０号の図５に基づく。図５に例示するように
、減衰装置１４０は共通の絶縁体基板上に行及び列で配置される減衰セル（ピク
セル）１４２のマトリクスを有する。減衰セル１４２は、夫々セルの減衰要素１
４６をアドレスするための切換装置として本発明のＴＦＴ４４を含み得る。ＴＦ
Ｔ４４のゲート電極３２は行方向の導体１２７に接続され、ソース電極２０は列
方向の導体１６に接続される。ＷＯ９６／１３０４０号におけるように、セル４
２は導体１６及び１２７に接続する調節回路１１４によってアドレスされ得る。
減衰要素はＸ線吸収液１２２のための毛管１２４を有する、ＷＯ９６／１３０４
０号で開示されるタイプのものでもよい。ＴＦＴドレイン１０は毛管１２４に接
続される。
【００２７】 ソース電極２０及びドレイン電極１０は渦巻状の構成を有するとして説明され
る。これは、電極が連続的に増加又は減少する曲率半径で連続的な曲線を有する
ことを必要としない。実際、図１乃至図３に示される例では、電極パターンは接
続された線状部分の直列として配置される。しかしながら電極パターンにおける
鋭利なコーナーは、電界強化しその結果として高電圧動作の下では早期故障を生
ずるので回避することが好ましい。
【００２８】 本発明の電極設計は、中央コネクタをドレイン（ドレインパッド１２）に、又
、周辺線導体をソースに設ける。これら二つの接続を離れた距離で行うことは、
薄膜トランジスタのソースとドレインとの間の多くのクロストークを回避するこ
とを助ける。
【図面の簡単な説明】
【図１】 本発明によるＴＦＴにおけるソース、ドレイン及びチャネルの構成の一つの平
面図である。
【図２】 図１の線ＩＩ−ＩＩに沿って取られる断面図である。
【図３】 本発明によるＴＦＴにおけるソース、ドレイン及びチャネルの別の配置の平面
図である。
【図４】 本発明のＴＦＴを使用する活性的にアドレスされた表示セルを有する表示パネ
ルの略図である。
【図５】 本発明のＴＦＴを使用する活性的にアドレスされた減衰器を有するＸ線ビーム
減衰器の略図である。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＪＰ (71)出願人 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １， 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔｈ ｅ Ｎｅｔｈｅｒｌａｎｄｓ Ｆターム(参考） 5C094 AA09 AA13 AA15 BA03 BA27 BA31 CA19 DB04 EA04 EA07 5F110 AA02 AA07 BB01 BB20 CC08 DD02 EE24 GG02 GG13 GG15 GG32 GG35 HJ13 HM04 HM15 HM19

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 ソース電極及びドレイン電極は夫々渦巻状の延長部分を有し
    、上記延長部分の一方は中央コネクタ部分に向かって内向きに渦を巻き、他方は
    周辺コネクタ部分に向かって外向きに渦を巻き、上記延長部分はトランジスタの
    チャネル領域に対応する実質的に均一な間隔をその間に画成するように連結され
    る、薄膜トランジスタ。
  2. 【請求項２】 上記一方の延長部分は上記他方の延長部分よりも長い請求項
    １記載の薄膜トランジスタ。
  3. 【請求項３】 上記ドレイン電極は上記一方の延長部分を有し、上記ソース
    電極は上記他方の延長部分を有し、上記トランジスタはそのドレイン・ゲートキ
    ャパシタンスよりも小さいソース・ゲートキャパシタンスを有する請求項２記載
    の薄膜トランジスタ。
  4. 【請求項４】 上記一方の延長部分は上記他方の延長部分の周辺コネクタ部
    分の近傍から中央コネクタ部分に向かって内向きに渦を巻く請求項２又は３記載
    の薄膜トランジスタ。
  5. 【請求項５】 上記チャネル領域を有する半導体膜は絶縁体基板上でゲート
    電極を覆う誘電層の上に堆積し、上記ソース電極及び上記ドレイン電極は上記半
    導体膜の中か若しくは上に設けられる請求項１乃至４のうちいずれか一項記載の
    薄膜トランジスタ。
  6. 【請求項６】 上記チャネル領域は非晶質シリコンから形成される請求項１
    乃至５のうちいずれか一項記載の薄膜トランジスタ。
  7. 【請求項７】 請求項１乃至６記載の複数の薄膜トランジスタが共通の絶縁
    体基板上に設けられ、周辺コネクタ部分が上記トランジスタの群の電極を一緒に
    接続する、大型電子装置。
  8. 【請求項８】 上記薄膜トランジスタを夫々含む表示セルのアレイから成る
    表示パネルを有する請求項７記載の大型電子装置。
  9. 【請求項９】 上記薄膜トランジスタを夫々含む減衰セルのアレイから成る
    動的ビーム減衰器を有する請求項７記載の大型電子装置。
JP2000564237A 1998-08-05 1999-07-27 薄膜トランジスタ Withdrawn JP2002522907A (ja)

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GB9902347.5 1999-02-04
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