1362154 九、發明說明 【發明所屬之技術領域】 本發明係關於用於保護蓄電池之半導體單元，且特別 是用於保護使用於可攜式電子裝置等的蓄電池已內建於電 池匣之鋰離子電池免於過充電' 過放電、充電過電流、放 電過電流、短路電流等、具有內建於半導體單元之電池匣 、及電子裝置之半導體單元。 注意到，在整個說明書及申請專利範圍中，電流（ electric current)簡稱爲電流（current)，及電位（ electric potential)簡稱爲電位（potential)。 【先前技術】 於可攜式電子裝置，廣泛使用容易裝卸之電池匣。電 池匣將一個或數個蓄電池儲存於一封裝中。作爲蓄電池， 使用具有大容量的電池諸如鋰離子電池、鋰聚合物電池、 鎳氫電池等。大容量電池中具有非常大能量，且因此，可 能加熱，或於某些例中，其可能在過充電、過放電、過電 流或等等發生時而燒毀。 因此，用於保護蓄電池之半導體單元被設在電池匣的 內側內，用於保護蓄電池免於過充電、過放電、充電過電 流、放電過電流、短路電流等等，藉此，如果實際保護係 需要，半導體單元切斷蓄電池及充電器或負載裝置間的連 接，且因此，加熱及燃燒被防止。 用於保護蓄電池之半導體單元具有用於檢測過充電、 -4- 1362154 < r 過放電、充電過電流、放電過電流、短路電流等等的每一 者之特定檢測電路。當檢測電路輸出檢測到需要保護操作 的異常現象之檢測信號時，斷開開關元件以切斷蓄電池及 充電氣或負載裝置間的連接。 然而，如果開關元件在檢測信號被輸出時立即斷開之 架構被提供，供應至負載裝置之電力可甚至藉由檢測信號 而中斷，其由於雜訊或等等所造成之故障僅在非常短時間 內發生*藉此，負載裝置可能造成故障等之問題可能發生 。爲了防止此種故障，通常，以下架構被提供，以決定真 正異常現象已發生，僅當異常現象繼續時，甚至在預定時 間已過去因爲檢測信號被輸出之後，然後，開關元件被斷 開。 上述預定時間被稱爲“延遲時間”。作爲延遲時間，不 同時間（於數十毫秒及數秒之間的範圍）依照檢測到的異 常現象的特別內容而設定。亦即，當所檢測的異常現象具 有較闻程度或需要緊急時，延遲時間設定較短。另一方面 ’當所檢測的異常現象具有較低程度或不需要緊急時，延 遲時間設定較長。 例如，用於檢測過放電之延遲時間在1 6毫秒的程度 上，用於檢測過電流之延遲時間係在1 0毫秒的程度，用 於檢測短路之延遲時間係在1毫秒的程度。另一方面，藉 由過充電檢測電路來檢測過充電之延遲時間等於或大於1 秒，或，最長，其可在5秒的程度。 然而，如果當於特性檢查、運送檢查或等等的時候測 -5- 1362154 試用於保護蓄電池的半導體單元時之上述延遲時間應被等 待’檢查需要太長時間，因此量產功效可能下降，且因此 ，成本可能增加。 爲解決該問題的目的，當測試此種半導體單元時，測 試信號被施加至半導體單元，藉此延遲時間被縮短，且因 此’測試時間被縮短。然而，因爲電池匣應容納用於保護 蓄電池之此種半導體單元，半導體單元應被小型化。自此 觀點’需要避免增加一針腳以提供用於測試信號的測試端 子之情況，藉此現有小封裝無法容納半導體單元及較大封 裝應被準備，或，用於測試端子之接合墊的數量增加，1C 晶片尺寸增加，且因此，額外空間或額外成本可能上升。 爲解決上述問題的目的，日本專利先行公開案第 2005-12852號揭示本案所提議之技率。圖6顯示該案揭 示之電池匣的方塊圖。 如圖6所示，電池匣20包括用於保護蓄電池之半導 體單元1(於圖6,未顯示內部架構）、蓄電池21、放電 控制NMOS電晶體M21、充電控制NMOS電晶體M22、 電容器C21及電阻器R21、R22，且具有正側端子22及負 側端子23。充電器30 (當蓄電池21被充電時）或負載裝 置30(當蓄電池21被放電時）連接至正側端子22及負 側端子23。 半導體單元1具有用於檢測放電過電流或充電過電流 之電流檢測端子V-。電流檢測端子V·的電壓相對於接地 電位Vss在放電時係正電壓，而在充電時係負電壓。 -6- 1362154 於日本專利先行公開案第2005-1 2852號揭示的技術 中，以下功能被提供，亦即，當低於發生自正常充電過電 流的負電壓之負電壓被施加至電流檢測端子V-時，延遲 時間降低。藉此，上述習知技術中所需之上述測試端子可 被省略，且因此，這係可能避免封裝尺寸的增加及晶片尺 寸的增加。 設於半導體單元1之延遲電路具有如圖8所示的振盪 電路及用於計數振盪電路所產生之時鐘信號CLK的時脈 之計數器電路。振盪電路係包括如圖8所示的反相電路 41至45之環狀振盪電路。 環狀振盪電路中的振盪頻率的設定利用充電/放電電 容器C1及C2在恆定電流反相電路41及44的輸出所需 之時間。由於來自恆定電流反相電路41及44的恆定電流 源II至14之恆定電流値實質地增加，環狀振盪電路的振 盪頻率可增加》於測試模式中，由於施加至恆定電流反相 電路41及44的恆定電流値增加，振盪電路的振盪頻率增 加，且因此，延遲時間因此縮短。以下，將參照圖8說明 其特定操作。 於正常操作，測試信號TEST具有高位準，及PMOS 電晶體Ml及M2被斷開。因此，來自電流源13及14之 電流未供應至恆定電流反相電路41及44，且因此，僅藉 由電流源Π及12實施電容器C1及C2的充電/放電。結 果，用於充電/放電的時間增加，且因此，振盪頻率增加 1362154 相比之下，於測試時候，低位準施加至測試信號 TEST，且因此，PMOS電晶體及M2被斷開。因此， 來自電流源13及14之電流亦供應至恆定電流反相電路41 及44。結果，由來自恆定電流源Π及13之電流的總電流 而實施電容器C1的充電/放電。以相同方式，由來自恆定 電流源12及14之電流的總電流而實施電容器C2的充電/ 放電。結果，使電容器C1及C2的充電/放電所需之時間 被縮短，且因此，延遲時間被縮短如上述。 然而，用於振盪電路，時鐘信號的頻率可能不會準確 設定。因此，由於過程變化，恆定電流源Π至14之電流 値及電容器C1及C2的電容可能改變。 再者，測試時候的振盪與正常操作的振盪平率之間的 比可能有過程變化。當振盪頻率增加時，該比的變化因此 增大。因此，測試時候的振盪與正常操作的振盪平率之間 的比因此可能不會準確地設定，且因此，於使用高時脈的 測試中，半導體的每一產品之測試時間可能變化。 爲了解決該問題，本申請人提議如圖7所示之改良計 數器電路（日本專利申請案2006-2 45021)。圖7所示之 此計數器電路12具有以下架構，亦即，數個正反電路 FF1至FFn以梯級方式連接以輸入時脈信號CLK且計數 時脈的數量。於計數器電路12的最後階段或預定階段中 自正反電路的輸出反相之信號被使用作爲延遲時間信號。 而且，於使用此延遲電路的半導體單元之測試時候（亦即 ，當第一測試信號TEST 1處於低位準時，其意指有效狀 -8- 1362154 r 態，亦即，低效或負邏輯），於第一階段或接近第一階段 的階段使用來自正反電路的輸出信號所產生之延遲時間被 使用。因此，可縮短延遲時間。結果，這是可能縮短延遲 時間而不增加振盪頻率。 然而，於圖7的電路中，於測試的時候，因爲僅有達 到使用來產生上述縮短延遲時間之正反電路被使用，這是 可能分開地實施關於後續的正反電路是否適當操作之測試 〇 爲此目的，由於爲回應不同於第一測試信號TEST1 的另一測試信號（稱爲第二測試信號TEST2 )而增加振盪 電路的振盪頻率，在縮短的時間內實施延遲電路的計數器 電路12的所有正反電路FF1至FFn的操作檢查，如以上 參考圖8所述。亦即，於此例中，作爲圖8所示的測試信 號TEST，上述第二測試信號TEST2被施用。 也就是說，例如，當包括延遲電路（包括計數器電路 1 2與振盪電路1 3 )的半導體單元1被測試時，第一測試 信號TEST1可被致使有效（亦即，具有低位準）而第二 測試信號TEST 12無效（亦即，具有高位準），然而，當 當特別是延遲電路（包括計數器電路12與振盪電路13) 被測試時，第二測試信號TEST1 2可被致使有效（亦即， 具有低位準）而第一測試信號TEST1無效（亦即，具有 尚位準）。 藉此，當整個半導體單元1被測試時，振盪電路13 以正常振盪頻率操作，以及由於第一階段或接近第一階段 -9- 1362154 的階段中正反電路的輸出被使用如以上所述，計數器電路 12產生縮短的延遲時間。另一方面，當特別是延遲電路 被測試時，由於充電/放電電流增加如以上所述，振盪電 路13以增加的振盪頻率操作，以及計數器電路12於最後 階段或上述的預定階段使用正反電路的輸出，藉此所有正 • 反電路FF1至FFn於此例中可立即測試。 • 【發明內容】 然而，如以上所述，以小型化的觀點而言，將用於施 加第二測試信號TEST 12的新端子加至半導體單元1不是 較佳的》 本發明已考慮上述情況來創作，且本發明的目的提供 用於保護蓄電池的半導體單元，其中無需新端子加至半導 體單元以及可在半導體單元的內側產生第二測試信號，具 有內建半導體單元的電池，及使用電池匣的電子裝置。 • 爲了達到該目的，依據本發明，提供一種半導體單元 ，其藉由檢測過充電、過放電、充電過電流、放電過電流 或短路電流而保護蓄電池，該半導體單元包含：電流檢測 端子，當該蓄電池被充電時，相對於該蓄電池的負電極電 位（接地電位）將充電電流轉換成負電壓，當該蓄電池被 放電時，相對於該蓄電池的該負電極電位將放電電流轉換 成正電壓，以及檢測該充電/放電電流；及測試信號產生 電路，當該電流檢測端子的電壓降低至不會發生於該半導 體單元的正常操作狀態之第一負電壓時，產生第一測試信 -10- 1362154 號’以及當該電流檢測端子的該電壓降低至低於該第一負 電壓之第二負電壓時，產生第二測試信號。 於此架構，自施加於電流檢測端子V·之負電壓値產 生二測試信號，亦即，第一測試信號與第二測試信號。因 此’這是可能實施不同的二測試而不需新增加測試用端子 【實施方式】 依據本發明的實施例，以下的架構提供： a)—種半導體單元，其藉由檢測過充電、過放電、 充電過電流 '放電過電流或短路電流而保護蓄電池，該半 導體單元包含：電流檢測端子，當該蓄電池被充電時，相 對於該蓄電池的負電極電位（接地電位）將充電電流轉換 成負電壓，當該蓄電池被放電時，相對於該蓄電池的該負 電極電位將放電電流轉換成正電壓，以及檢測該充電/放 電電流；及測試信號產生電路，當該電流檢測端子的電壓 降低至不會發生於該半導體單元的正常操作狀態之第一負 電壓時，產生第一測試信號，以及當該電流檢測端子的該 電壓降低至低於該第一負電壓之第二負電壓時，產生第二 測試信號。 於此架構，自施加於電流檢測端子之負電壓値產 生二測試信號，亦即，第一測試信號與第二測試信號。因 此，這是可能實施不同的二測試而不需新增加測試用端子 -11 - 1362154 b)該半導體單元可另具有延遲電路，其延 過充電、過放電、充電過電流、放電過電流或短 輸出達爲每一檢測項目所決定之延遲時間，其中 導體單元被測試時，可使用該第一測試信號及該 信號的任一者作爲用於縮短該延遲電路所產生之 間：及可使用該第一測試信號及該第二測試信號 作爲用於測試該延遲電路之信號。 • 於此架構，該等測試信號的一者被使用於延 短的測試，以及另一測試信號被使用來實施延遲 試。因此，這是可能實施延遲電路的測試而不需 端子。 於a)或b)中所述的半導體單元，該測試 電路至少包含：CMOS架構的第一反相電路，其 生該第一測試信號的目的，其負極電力供應端子 電流檢測端子，以及其輸入端子可連接至該接地 ® 定電位；及CMOS架構的第二反相電路，其中， 第二測試信號的目的，其負極電力供應端子可連 流檢測端子，以及其輸入端子連接至該接地電位 位。再者，此種架構可被製作成，該第一反相電 臨界電壓及該第二反相電路的輸入臨界電壓可相 於此架構，該測試信號產生電路使用該二反 該等電流檢測端子的電壓被施加於該等反相電路 供應端子，而且，這些反相電路的輸入臨界電壓 互不同。因此，這是可能簡化電路的架構，且因 遲檢測該 路電流的 :當該半 第二測試 該延遲時 的另一者 遲時間縮 電路的測 增加測試 信號產生 中，爲產 連接至該 電位或預 爲產生該 接至該電 或預定電 路的輸入 互不同。 相電路， 的負電力 被致使相 此，這是 -12- 1362154 可能避免增加電路尺寸的曾大以達到本發明的目的 d) 於如c)中所述的半導體單元，由於具有 相互不同的該第一及第二反相電路的該等輸入端子 之NMOS電晶體的閘極臨界電壓，以不同電壓可設 —及第二反相電路的該等輸入臨界電壓。 於此架構，爲了使該等輸入臨界電壓在第一與 相電路之間有所不同，該等NMOS電晶體的閘極臨 被致使在兩者間不同。因此，這是可能簡化電路的 且因此，這是可能避免增加電路尺寸的曾大以達到 的目的》 e) 於d)中所述的半導體單元，由於在該第 二反相電路之間相互不同之該等NMOS電晶體的閘 及閘極長度間的比，具有連接至該第一及第二反相 該等輸入端子的閘極之該等NMOS電晶體的該等閘 電壓可被致使不同。替代地，於e)中所述的半導 ，由於具有不同電阻値的電阻器插入在具有連接於 及第二反相電路的該等輸入端子之閘極之NMOS電 源極與該電流檢測端子之間，以不同電壓可設定該 第二反相電路的該等輸入臨界電壓。 於此架構，爲了使該等輸入臨界電壓相互不同 NMOS電晶體的閘極臨界電壓被致使相互不同，或 不同電阻値的電阻器被插置於該等NMOS電晶體的 極與該電流檢測端子之間。因此，這是可能簡化電 構，且因此，這是可能避免增加電路尺寸的曾大以 連接於 之閘極 定該第 第二反 界電壓 架構， 本發明 一及第 極寬度 電路的 極臨界 體單元 該第一 晶體的 第一及 ，該等 者具有 該等閘 路的架 達到本 -13- 1362154 發明的目的。 f) 於C)至e)任一者中所述的半導體單元，該第一 及第二反相電路的該等輸入端子可連接至共同電位。再者 ，於該半導體單元中，該共同電位可以是該接地電位。 於此架構，該第一與第二反相電路連接至共同電位， ' 以及該共同電位是該接地電位。因此，這是可能簡化電路 的架構，且因此，這是可能避免增加電路尺寸的曾大以達 φ 到本發明的目的。 g) 於c)中所述的半導體單元，該第一及第二反相 電路的該等輸入端子分別連接至不同電位。 於此架構，該第一與第二反相電路的輸入端子分別連 接至不同電位。因此，甚至自具有相同輸入臨界電壓的反 相電路可產生該二測試信號。因此，這是可能簡化電路的 架構，且因此，這是可能避免增加電路尺寸的曾大以達到 本發明的目的。 # h)於〇中所述的半導體單元，磁滞可被給定於該 第一及第二反相電路的每一者的輸入臨界電壓。 於此架構，這是可能避免諸如格格作響等的雜訊產生 〇 i) 電池匣內建有如a)至h)任_者中所述的半導體 單元。 於此架構，使用用於保護具有簡單電路架構的蓄電池 之上述半導體單元，這使可能達成方便的電池匣。 j) 電子裝置使用i)中所述的電池匣。 -14-
1362154 於此架構，使用用於保護具有簡單電路 之上述半導體單元，這使可能達成方便的電 以下，將參照圖式來詳細說明本發明的 首先，將說明本發明的實施例所例示之 架構。 圖1顯示本發明的實施例所例示之電池 如圖1所示，電池匣20具有用於保護 體單元1、蓄電池21、放電控制NMOS電晶 控制NMOS電晶體M22、電容器C1及電PI 。電池匣2 0具有正極側（亦即，正側）端3 (亦即，負側）端子23，當蓄電池21因此 電器30連接負側端子23或當電力自蓄電池 上時，充電器30連接負側端子23。 半導體單元1具有充電過電流檢測電路 過電流檢測電路5、第二放電過電流檢測電 盪電路13及計數器電路12的延遲電路7、 電路8、位準移動9、異常充電器檢測電路 1 1、NMOS電晶體Ml、M2及短路檢測電β 單元1具有用於控制放電控制NMOS電晶葡 控制端子Dout、用於控制充電控制NMOS 1 充電控制端子Cout、及用於將充電電流及 成各別電壓且檢測它們之電流檢測端子V-。 注意到，於圖1所示的電路架構，在蓄 電之後，充電電流於如來自蓄電池2 1的負 架構的蓄電池 子裝置。 實施例。 電池匣的基本 匣的電路圖。 蓄電池的半導 體M21、充電 I 器 R21 ' R22 1 22及負極側 而充電時，充 I 21供應至其 4、第一放電 路6、包括振 測試信號產生 10、邏輯電路 备】4。半導體 畺M21之放電 I晶體M22之 放電電流轉換 電池21的充 電極之方向流 -15-
1362154 經電流檢測端子v-，同時，在放電之後，放電電 自電流檢測端子V-的相反方向流經蓄電池21的負 如圖1所示，放電控制Ν Μ 0 S電晶體Μ 2 1及充 NMOS電晶體Μ22連接在蓄電池21的負電極及· 端子V-之間。當這些電晶體M21及Μ22接通時 放電電流可如以上所述的流動。於這些電晶體 M2 2因此接通期間，其接通電阻存在。在充電之時 蓄電池2 1的負電極的電壓大於電流檢測端子V-的 電壓，充電電流如以上所述的流動。另一方面，在 時，因爲電流檢測端子V-的電壓大於蓄電池21 Κ 的電壓，放電電流如以上所述的流動。因此，在 21的充電之時，電流檢測端子V_相對於蓄電池21 極電位具有負電壓，同時，在蓄電池21的放電之 流檢測端子V-相對於蓄電池2〗的負電極電位具有 # 電池匣20被使用於各種電子裝置，諸如行圍 筆記型電腦、PDA等等。於電池匣20，半導體單 測蓄電池2 I的過充電、過放電、過電流或此種 保護蓄電池21免於過充電、過放電、過電流等等 例如，藉由過充電檢測電路2、過放電檢測霄 及短路檢測電路1 4的對應一者所檢測之過充電、 或短路，延遲電路7中的振盪電路13啓動操作， 器電路12啓動。 因此，藉由計數器電路1 2所量測之這些檢視 流於來 :電極。 :電控制 :流檢測 ，充電/ M21及 ^ ’因爲 I電流的 :放電之 I負電極 蓄電池 的負電 .時，電 「正電壓 I電話、 元1檢 ί況，以 〇 【路3、 過放電 及計數 丨電路2 -16- 1362154 、3及14的每一者而預設之延遲時間。在延遲時間已過 去且因此計數器電路12輸出信號至邏輯電路11之後，當 過充電已發生時，邏輯電路11及位準移動9致使對端子 Cout的輸出具有低位準，導致充電控制· NMOS電晶體 M22斷開，以及當過放電或短路已發生時，使對端子 Dout的輸出導致放電控制NMOS電晶體M21斷開。因此 ，過充電、過放電或短路被控制，及蓄電池21被保護免 於過充電、過放電或短路。 注意到，現將說明用於達到藉由計數器電路1 2所量 測爲這些檢測電路2、3及1 4的每一者而預設的延遲時間 的上述功能之特定架構。亦即，於圖7索示的計數器12 的架構，可使用選自正反電路FF1至FFn中之預定電路 的各別輸出用於分別量測對應於這些檢測電路的延遲時間 。亦即，用於量測較短延遲時間，可使用較早階段中的正 反電路的輸出，同時，用於量測較長延遲時間，可使用較 晚階段中的正反電路的輸出。 再者，當異常狀態的充電器被連接且因此異常高電壓 被施加至電池匣20時，異常充電器檢測電路10斷開 NMOS電晶體M2以防止電流檢測端子V-的電位直接施加 至第一放電過電流檢測電路5、第二放電過電流檢測電路 6及短路檢測電路14的輸入，且亦接通NMOS電晶體Ml 以將輸入位準固定至接地位準。因此，由於電晶體的Vth 隨著時間而變化，過電流檢測電壓値及短路檢測電壓的移 動被防止發生。 -17- 1362154 以下，將詳細說明關於本發明的一部分。 延遲電路7具有如上述之振盪電路13及 1 2。過充電檢測電路2、過放電檢測電路3、 檢測電路4、第一放電過電流檢測電路5、第 流檢測電路6及短路檢測電路1 4的輸出被輸 第一測試信號TEST1及第二測試信號TEST2 產生電路8輸入至其中（將後述）。 φ 圖7顯示計數器電路12的一個實施例。 12具有以梯級方式連接數個正反電路FF1至 ，時鐘信號“CLK”將輸入其中且產生延遲信號 正常操作（亦即，當第一測試信號TEST 1處 ，亦即，無效於負邏輯），最晚階段的正反電 定階段的正反電路的輸出被反相所需之時間被 遲時間信號。在測試半導體單元1的時候期間 第一測試信號TEST1處於低位準時，亦即， ©輯），第一階段的正反電路FF1被反相所需之 作爲延遲時間信號。因此，於測試半導體單元 間，因爲實際使用來產生延遲時間信號之正反 因此減少，可明顯地縮短延遲時間。 圖8顯示用於產生輸入至計數器電路12 “CLK”之振盪電路13的一個實例。於正常操 ，當第二測試信號TEST2於高位準時（無效 頻率係低。另一方面，特別地（亦即，當第 TEST2於低位準時（有效）），於測試延遲電 .計數器電路 充電過電流 二放電過電 入。再者， 自測試信號 計數器電路 FFn之架構 “Delay”。於 於高位準時 路FFn或預 使用作爲延 (亦即，當 有效於負邏 ，時間被使用 1的時候期 電路的數量 的時鐘信號 作下（亦即 ))，振盪 二測試信號 路7的時候 -18 - 1362154 期間，振盪頻率增加。 因此’如“先前技術”中所述，當測試包括延遲電路（ 包括計數器電路12及振盪電路13)之整個半導體單元1 時，第一測試信號TEST 1可被致使爲有效（亦即，具有 低位準）而第二測試信號TEST2爲無效（亦即，具有高 位準）’同時，當特別測試延遲電路（包括計數器電路 12及振盪電路13)時，第二測試信號TEST2被致使有效 (亦即’具有低位準）而第一測試信號TEST1爲無效（ 亦即，具有高位準）。 藉此，當整個半導體單元1測試時，振盪電路13以 正常振盪頻率操作，且由於相互接近的第一接段或預定階 段的正反電路的輸出被使用如上所述，計數器電路12產 生縮短的延遲時間。另一方面，當特別測試延遲電路時， 振盪電路13由於充電/放電電流如上述增加而隨著增加的 振盪頻率來操作，且計數器電路12使用如上述的最後接 段或預定階段的正反電路的輸出，藉此於此例中可立即測 試所有正反電路FF1至FFn。 圖2顯示本發明的第一實施例中之測試信號產生電路 8的方塊圖。 當電流檢測端子V-的電壓相對於接地電位Vss降至 第一負電壓時，測試信號產生電路8輸出第一測試信號 TEST1 (亦即，對應輸出端子TEST1的信號位準將具有低 位準），同時，當電流檢測端子V-的電壓低於比第一負 電壓更低的第二負電壓時，其輸出第二測試信號TEST2 ( -19- 1362154 亦即，對應輸出端子TEST2的信號位準具有低位準）。 如圖2所示，測試信號產生電路8包括以CMOS電晶體製 成的反相電路31及32、定位電路35及36、負邏輯AND 電路33與反相電路34。 反相電路31及32的正側電力供應端子皆連接至電力 源電位Vdd，且其負側電力供應端子皆連接至電流檢測端 子V-’如圖2所示》再者，這些反相電路31及32的輸 # 入端子皆連接至接地電位Vss。 反相電路31的輸入臨界電壓被設定低於反相電路32 的輸入臨界電壓。 圖3爲顯示反相電路31及32的輸出電壓與負側電力 供應端子的電壓（亦即，電流檢測端子V-的電壓）之間 的關係之曲線圖。當電流檢測端子V-的電壓爲接地電位 Vss時（亦即，0V) ’反相電路31的輸出電壓INV31out 皆處於高位準，且爲電力源電位Vdd，如圖3所示。 ® 當電流檢測端子V -的電壓然後下降成爲第一負電壓 時（例如，·2ν) ’反相電路31被反相，且因此，其輸出 電壓INV31〇Ut降至-2V。當電流檢測端子ν_的電壓進― 步降低爲第二負電壓時（例如，-3V)時，反相電路32亦 被反相，且因此，其輸出IN V 3 2out降至-3 V，如圖所示。 注意到’如上所述’反相電路3 1的輸入臨界電壓被 設定低於反相電路32的輸入臨界電壓。此意指，將施加 在負電源端子的輸入端子間（其係連接至電流檢測端子 V-如圖2所示）而反相的電壓用於反相電路31比用於反 -20- 1362154 相電路32更小。因爲每一反相電路的輸入連接至接地電 位Vss如圖2所示，反相電路31及32的每一者中在輸入 端子及負電源端子間之電壓等於接地電位Vss及電流檢測 端子V -的電壓間之電壓。因此，如圖3所示，當電流檢 測端子V-的電壓降至第二負電壓時（亦即，反相電路32 的輸入臨界電壓）時，反相電路32被反相，第二負電壓 低於第一負電壓（亦即，反相電路31的輸入臨界電壓） ，反相電路31在第一負電壓已被反相。 當反相電路31及32的輸出如圖3所示處於低於0V 的低位準時，定位電路1(35)及定位電路2(36)被設 置來定位反相電路31及32的輸出至0V。定位電路1( 35)的輸出被施加至負邏輯AND電路33的輸入1。定位 電路2(36)的輸出照原樣地輸出作爲第二測試信號 TEST2，且亦經由反相電路34連接至負邏輯AND電路33 的輸入2’反相電路34使定位電路2(36)的輸出位準反 相。 注意到，負邏輯被施加於負邏輯AND電路33，且因 此，低位準被登錄“1”。結果，當負邏輯AND電路33的 輸入2於登錄“1”的低位準時，另一輸出1照原樣地自其 輸出。相比之下，於負邏輯AND電路33中，當輸入2於 登錄“0”的高位準時，其輸出一直是“0”，亦即，高位準. 結果，當第二測試信號TEST2於高位準時（於負邏 輯中無效），然後藉由反相電路34轉換成低位準，該低 位準藉由負邏輯A N D電路3 3登錄“ 1 ”。結果，“ 1 ”被輸入 -21 - 1362154 至負邏輯AND電路33的輸入2，且因此，負邏輯AND 電路33照原樣地輸出輸入1的信號位準，且因此，第一 測試信號TEST1係定位反相電路31的輸出之定位電路1 (35)的輸出。因此，當第二測試信號TEST2於高位準 (無效）時’反相電路31的輸出照原樣地輸出（嚴格來 說’在被定位電路〗（35)處理之後）作爲來自測試信號 產生電路8的第一測試信號TEST1。另一方面，當第二測 試信號TEST2於低位準（有效）時，藉由反相電路34轉 換成高位準，該高位準藉由負邏輯AND電路33而登錄 “〇”。結果，負邏輯AND電路33輸出“0”，“0”係負邏輯 中的高位準（亦即，無效）。因此，當第二測試信號 TEST2於低位準（有效）時，輸出自測試信號產生電路8 之第一測試信號TEST 1 —直處於高位準（無效）。 因此’爲了輸出第一測試信號TEST1，亦即，爲了使 測試信號產生電路8的輸出端子TEST1具有低位準（有 效）’電流檢測端子V -的電壓應被設定於第一負電壓（ 亦即’ -2 V )及第二負電壓（亦即，-3 V )。藉此，如圖3 所示’反相電路32的輸出INV32out於高位準，而反相電 路31的輸出IN V 3 lout於低位準。於此狀態，如上述，反 相器32的高位準輸出藉由反相電路34轉換成處於登錄 “1”的低位準，且因此，輸出INV3 lout照原樣地輸出作爲 第一測試信號TEST1。因爲反相器31的輸出INV31out於 低位準如上述，登錄負邏輯中的“ 1 ”（有效）之低位準經 由定位電路I ( 35 )輸出作爲第一測試信號TEST 1。 -22- 1362154 另一方面，爲了輸出第二測試信號TEST2，亦即，爲 了使測試信號產生電路8的輸出端子TEST2具有低位準 (有效），低位準登錄於負邏輯中的“ 1”，電流檢測端子 V-的電壓應被設定低於第二負電壓（亦即，-3V )。藉此 ，如圖3所示，反相電路32的輸出INV 3 2 out及反相電路 31的輸出INV3 lout皆處於低位準。於此狀態，如上述， 反相器32的低位準輸出藉由反相電路34轉換成處於登錄 的高位準，且因此，第一測試信號TESTI於高位準（ 無效），該高位準登錄負邏輯中的“0”。因爲反相器32的 輸出INV3 2〇ut於低位準如上述，登錄負邏輯中的“1”之低 位準（有效）經由定位電路2(36)輸出作爲第二測試信 號 TEST2。 圖4顯示圖2所示的反相電路31及32的實例的詳細 電路圖。反相電路31包括PM0S電晶體M31、NM0S電 晶體M32、及電阻器R31、R32。反相電路32包括PM0S 電晶體M33、NM0S電晶體M34、及電阻器R33、R34。 PM0S電晶體M31的源極經由電阻器R31連接至電力 源電位Vdd，且其汲極連接至NM0S電晶體M32的汲極 。NMOS電晶體M32的源極經由電阻器R32連接至接地 電位Vss。再者，PMOS電晶體M3 1的閘極及NM0S電晶 體M32的閘極連接一起，且連接至接地電位 Vss。自 PM0S電晶體M31的汲極與NMOS電晶體M32的汲極連 接一起之節點取得之反相電路31的輸出INV31out。 反相電路32的架構相同如上述的反相電路31的架構 -23- 1362154 ，且因此，重複說明被省略。爲了使反相電路31及32的 輸入臨界電壓相互不同如上述，電阻器R32及R34的各 別電阻値於該等實例中被致使相互不同。 當電阻器R32或R34的電阻値增加時，電阻器所產 生之電壓降因此增加，且因此，NMOS電晶體M32及 M34的對應一者的源極電位上升。結果，對應反相電路的 輸入臨界電壓增加。於本實施例，反相電路32的輸入臨 界電壓設定更高如上述。因此，電阻器R34的電阻値被致 使大於電阻器R32的電阻値。 以下說明使反相電路31及32的輸入臨界電壓相互不 同的方法的另一實例（上述第一實施例的不同實施例）。 亦即，取代使電阻値相互不同如上述，NMOS電晶體M3 2 及M34的閘極臨界電壓可被致使相互不同。由於被致使 在NMOS電晶體M32及M34間不同之閘極寬度（W )及 閘極長度（L )間的比（W/L )，該閘極臨界電壓可被致 使相互不同。所以，這係可能因此亦於此例中使反相電路 31及32的輸入臨界電壓相互不同。 特別地，當NMOS電晶體的上述比W/L增加時，流 經電晶體之電流因此如眾所周知地增加。結果，電晶體於 其接通期間較不可能斷開，然而，於斷開期間，較可能接 通。結果，當NMOS電晶體的上述比W/L增加時，電晶 體的閘極臨界電壓因此下降。於此實施例中，反相電路 31應具有降低的輸入臨界電壓，且爲此目的，其NMOS 電晶體M32的上述比W/L應被致使大於另一反相電路32 -24- 1362154 的NMOS電晶體M34的比W/L。 圖5顯示本發明的第二實施例中之測試 8的方塊圖。第二實施例不同於上述的第一 參考電壓Vr被施加至反相電路31的輸入。 於圖5的電路架構，甚至當反相電路31 臨界電壓是彼此相同時，反相電路31比當 V-的電壓逐漸降低時之反相電路32更早反^ 示。結果，這係可能提供如第一實施例中圖 之相同功能。 注意到，較佳地提供磁滯電壓給反相電 輸入臨界電壓，如圖2至5所示。藉此，這 如當測試信號產生時的格格作響之雜訊產生 圖9顯示提供磁滯電壓給反相電路31 J 界電壓的一個實例。圖9僅顯示反相電路3 代表例。於此架構，附帶地設置電阻器R5 0 體M50及反相電路IN VI、IN V2。結果，當 V-的電壓逐漸地下降時，NMOS電晶體M3 1 電位首先於高位準，藉此，在藉由反相電路 之後之低位準被施加至NMOS電晶體M50 電晶體Μ50然後因此斷開。結果，電阻器 電晶體Μ 3 2的源極電位上升，且藉此，臨 加。另一方面，當電流檢測端子V -的電壓 ，電晶體M3 1及Μ32間的電位首先於低位 藉由反相電路INV 1所反相之後之高位準被
信號產生電路 實施例，在於 1及32的輸入 電流檢測端子 相，如圖3所 2的電路架構 路31及32的 係可能避免諸 〇 ί 32的輸入臨 1的實例作爲 、Ν Μ 0 S電晶 電流檢測端子 及Μ32間的 INV1所反相 J閘極，NMOS R50 使 NMOS 界電壓因此增 逐漸地增加時 準，藉此，在 施加至NMOS -25- 1362154 電晶體M50的閘極，NMOS電晶體M50然後因此接通。 結果，電阻器R50藉由接通的NMOS電晶體M50而旁通 ，且因此，臨界電壓因此下降。因此，磁滯電壓被提供。 再者，藉由增加包括於測試信號產生電路8之反相電 路31及32的數量，這係可能增加將產生之測試信號的數 量。圖10顯示其特定實例。於此架構，由於附帶地設置 反相電路33，反相電路的數量是3，亦即，反相電路31 、3 2及3 3。藉此，測試信號的數量可自2增加到5。 因此，依據本發明，第一測試信號及第二測試信號依 據施加至半導體單元1的電流檢測端子V-之負電壓的大 小而產生。結果，這係可能在半導體單元1上實施不同測 試而不需增加測試用的新端子。 注意到，作爲應用技術，諸如上述本發明的實施例的 半導體單元之用於保護蓄電池的半導體單元及具有內建的 半導體單元之電池匣可應用於需要蓄電池的各種電子裝置 ’包括行動電話、數位相機、諸如可攜式MD裝置的聲頻 裝置等等，其近來已被廣泛使用。 雖然在此掲示的本發明已藉由其特定實施例及應用來 說明，熟習此項技藝者而言可對本發明作許多修改及改變 而無需請求項中所提出之本發明的範圍。 本案係基於在2006年9月13日申請的日本優先權案 第2 006-24 7620號，其整個內容在本文中倂入作參考。 【圖式簡單說明】 -26- 1362154 圖1顯示本發明的實施例之電池匣的電路圖； 圖2顯示本發明的第一實施例中之測試信號產生電路 8的方塊圖； 圖3爲顯示圖2所示的反相器電路的輸出電壓及負極 俱IJ電力供應端子（亦即，電流檢測端子V-)的電壓間的 關係之曲線圖； 圖4顯示圖2所示的反相器電路3〗及32的詳細電路 ljg| · 圖， 圖5顯示本發明的第二實施例中之測試信號產生電路 8的方塊圖； 圖6顯示相關技術中之電池匣的方塊圖； 圖7顯示可應用於本發明的實施例之計數器電路的一 實例； 圖8顯示可應用至本發明的實施例之振盪電路的一實 例： 圖9顯示提供磁滯電壓作爲本發明的實施例的一實例 » 圖10顯示增加測試信號的數量作爲本發明的實施例 的一實例。 【主要元件符號說明】 1 =用於保護蓄電池的半導體裝置 2 :過充電檢測電路 3 :過放電檢測電路 -27- 1362154 4 :充電過電流檢測電路 5 :第一放電過電流檢測電路 6 :第二放電過電流檢測電路 7 :延遲電路 8 :測試信號產生電路 * 9 :位準移動 10:異常充電器檢測電路 φ 1 1 :邏輯電路 1 2 :計數器電路 1 3 :振盪電路 1 4 :短路檢測電路 2 0 :電池匣 2 1 :蓄電池 22 :正側端子 23 :負側端子 # 30 :充電器 33 :負邏輯AND電路 M1、M2、M31、M33:電晶體 M21、M22、M32、M34: NMOS 電晶體 R1 至 R4、 R2I 、 R22、 R31 至 R34:電阻器 -28-