CN101375479B - 用来保护蓄电池的半导体单元、内置该半导体单元的电池组、以及使用该电池组的电子装置 - Google Patents

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Abstract

一种用来保护蓄电池的半导体单元，包括：电流检测端子，其当为蓄电池充电时将充电电流转换为相对于蓄电池的负电极电势(地电势)的负电压，当为蓄电池放电时将放电电流转换为相对于蓄电池的负电极电势(地电势)的正电压，并且检测充电/放电电流；以及测试信号生成电路，其当电流检测端子的电压下降到不会在半导体单元的正常操作状态下发生的第一负电压时生成第一测试信号，并且当电流检测端子的电压下降到低于第一负电压的第二负电压时生成第二测试信号。

Description

用来保护蓄电池的半导体单元、内置该半导体单元的电池组、以及使用该电池组的电子装置
技术领域
本发明涉及用来保护蓄电池的半导体单元，具体地，涉及用来保护电池组内置的、用于便携式装置等等的蓄电池的锂离子电池免于过充电、过放电、充电过电流、放电过电流、短路电流等等的半导体单元，以及内置有该半导体单元的电池组、与电子装置。 
请注意，在说明书与权利要求书中，将电子流简称为电流，将电动势简称为电势。 
背景技术
在便携式电子装置中，广泛使用容易处理的电池组。电池组在一个封装中存储一或多个蓄电池。作为蓄电池，使用具有大容量的蓄电池，例如锂离子电池、锂聚合物电池、镍氢电池等等。大容量电池在其中具有非常大的能量，于是当发生过充电、过放电、过电流等等时，其可能会发热，或者在某些情况下，其可能会燃烧。 
因此，在电池组内配备用来保护蓄电池的半导体单元，以保护蓄电池免于过充电、过放电、充电过电流、放电过电流、短路电流等等，由此，如果需要实际保护，则该半导体单元断开蓄电池与充电器或负载装置之间的连接，并且由此防止发热与燃烧。 
用来保护蓄电池的半导体单元具有特殊的检测电路，用来检测过充电、过放电、充电过电流、放电过电流、短路电流等等中的每一个。该检测电路当检测到此类需要保护操作的异常时输出检测信号，断开开关设备以断开蓄电池与充电器或负载装置之间的连接。 
但是，如果提供的配置使得当输出检测信号时立刻断开开关设备，则即使由于噪声等等造成的故障而仅在非常短的时间内输出的检测信号，也可能会中断至负载装置的电源，由此可能会发生以下问题：负载装置可能相应地引起故障等等。为了防止此类故障，通常提供配置使得：仅当自从输出检测  信号已经过去了预定时间之后异常情况仍然持续时，才确定发生了真实故障，然后断开开关设备。 
上述预定时间被称为“延迟时间”。根据所检测的异常的具体内容，设置不同的时间(在几十毫秒与数秒之间的范围内)作为延迟时间。即，当所检测的异常等级较高或者紧急时，延迟时间设置较短。在另一方面，当所检测的异常等级较低或者不紧急时，延迟时间设置较长。 
例如，对于检测到过放电的延迟时间为大约16毫秒，对于检测到过电流的延迟时间为大约10毫秒，对于检测到短路的延迟时间为大约1毫秒。在另一方面，对于借助过充电检测电路检测到过充电的延迟时间等于或大于1秒，或者最长可为大约5秒。 
但是，如果当在特性检查、出厂检查等等情况下测试用于保护蓄电池的半导体单元时等待上述延迟时间，则检查需要时间太长，由此大规模生产效果可能会降低，由此可能会增加成本。 
为了解决该问题，当测试此类半导体单元时，将测试信号施加到该半导体单元，由此缩短延迟时间，并且由此缩短测试时间。但是，因为此类用于保护蓄电池的半导体单元应该被电池组容纳，所以其应该被小型化。从这一观点看，必须避免此类情况：增加一个针脚用来提供测试信号的测试端子，由此现有的小型封装无法容纳该半导体单元，并且应该为其准备较大的封装，或者焊接点数目由于测试端子而增加，IC芯片尺寸增加，并且由此会产生额外的空间或者额外的成本。 
日本公开专利申请2005-12852公开了本申请人提出的一种技术，用来解决上述问题。图6显示其中公开的电池组的方框图。 
如图6所示，电池组20包括：用来保护蓄电池(在图6中未显示内部配置)的半导体单元1、蓄电池21、放电控制NMOS晶体管M21、充电控制NMOS晶体管M22、电容器C21与电阻器R21和R22，并且具有正端子22与负端子23。(当蓄电池21充电时)充电器30或者(当蓄电池21放电时)负载装置30连接到正端子22与负端子23。 
半导体单元1具有电流检测端子V-，用来检测放电过电流或者充电过电流。电流检测端子V-相对于端子Vss的电压在放电时为正电压、在充电时为负电压。 
在日本公开专利申请2005-12852公开的技术中，提供以下功能：当低于  从正常充电过电流产生的负电压的负电压被施加到电流检测端子V-时，减少延迟时间。由此，可以省略在上述现有技术中所需要的上述测试端子，并且由此可以防止增加封装尺寸与增加芯片尺寸。 
在半导体单元1中配备的延迟电路具有图8所示的振荡电路，以及用来对该振荡电路所生成的时钟信号CLK的时钟脉冲进行计数的计数器电路。该振荡电路为环形振荡电路，包括反相器电路41至45，如图8所示。 
设置环形振荡电路中的振荡频率利用了对恒定电流反相器41与44输出端处电容器C1与C2充电/放电所需的时间。作为来自恒定电流反相器41与44的恒定电流源I1至I4的恒定电流值大大增加的结果，可以增加环形振荡电路的振荡频率。在测试模式下，作为施加到恒定电流反相器41与44的恒定电流值增加的结果，增加振荡器电路的振荡频率，并且由此相应地缩短延迟时间。以下将参照图8描述其具体操作。 
在正常操作中，测试信号TEST具有高电平，并且PMOS晶体管M1与M2截止。由此，来自恒定电流源I3与I4的电流不施加到恒定电流反相器41与44，并且由此仅由恒定电流源I1与I2对电容器C1与C2充电/放电。结果，充电/放电的时间增加，并且由此振荡频率下降。 
与此不同，在测试情况下，低电平施加到测试信号TEST，并且由此PMOS晶体管M1与M2导通。由此，来自恒定电流源I3与I4的电流也提供给恒定电流反相器41与44。结果，由来自恒定电流源I1与I3的电流的和电流对电容器C1充电/放电。以相同方式，由来自恒定电流源I2与I4的电流的和电流对电容器C2充电/放电。结果，对电容器C1与C2充电/放电所需的时间缩短，并且由此振荡频率增加。结果如上所述，缩短了延迟时间。 
但是，对于振荡电路，时钟信号的频率可能没有被精确设置。这是因为由于工艺变化，恒定电流源I1至I4的电流值、以及电容器C1与C2的电容可能变化。 
另外，在测试情况下的振荡频率与正常操作中的振荡频率之间的比率可能具有工艺变化。当该比率增加时，该比率的变化相应增加。结果，正常操作中的低时钟频率与测试情况下的高时钟频率之间的比率可能没有被精确设置，并且由此在利用高时钟频率的测试中，测试时间可能对该半导体单元的每个产品变化。 
为了解决该问题，本申请人提出了一种改进的计数器电路(在日本公开  专利申请2006-245021中)，如图7所示。图7所示的该计数器电路12具有以下配置：多个触发器电路FF1至FFn以级联方式连接，用来输入时钟信号CLK，并且对时钟脉冲进行计数。从计数器电路12最后一级或者预定级的触发器电路的输出反转的信号被用作为延迟时间信号。另外，在利用该延迟电路测试半导体电路的情况下(例如，当第一测试信号TEST1处于低电平(其意味着有效状态，即低有效或负逻辑)时)，使用利用来自第一级或者靠近第一级的级的触发器电路的输出信号所生成的延迟时间。由此，可以缩短延迟时间。结果，可以缩短延迟时间而不增加振荡频率。 
但是，在图7的电路中，在测试情况下，因为只使用直至那些用于生成上述缩短的延迟时间的触发器电路的触发器电路，所以必须对其随后的触发器电路是否正常操作分离地进行测试。 
为此目的，在减少的时间内，对延迟电路的计数器电路12的所有触发器电路FF1至FFn进行操作检查，作为与第一测试信号TEST1不同的另一测试信号(称为第二测试信号TEST2)的结果，并且响应于第二测试信号TEST2，振荡电路的振荡频率增加，如以上参照图8所述。即，在这种情况下，作为图8所示的测试信号TEST，施加上述第二测试信号TEST2。 
即，例如，当测试包括延迟电路(包括计数器电路12与振荡电路13)的整个半导体单元1时，可以使第一测试信号TEST1有效(即具有低电平)，使第二测试信号TEST2无效(即具有高电平)，而当具体地测试延迟电路(包括计数器电路12与振荡电路13)时，可以使第二测试信号TEST2有效(即具有低电平)，使第一测试信号TEST1无效(即具有高电平)。 
由此，当测试整个半导体单元1时，振荡电路13以正常振荡频率操作，并且如上所述，作为使用第一级或者靠近第一级的预定级中触发器电路的输出的结果，计数器电路12生成缩短的延迟时间。在另一方面，当具体地测试延迟电路时，如上所述，作为充电/放电电流增加的结果，振荡电路13以增加的振荡频率操作，并且如上所述，计数器电路12使用最后一级或者预定级中触发器电路的输出，由此在这种情况下，可以一次测试所有触发器电路FF1至FFn。 
发明内容
但是，如上所述，从小型化的观点，添加新端子用来向半导体单元1施加第二测试信号TEST2不是优选的。
考虑到上述情况设想了本发明，并且本发明的目的在于提供一种保护蓄电池的半导体单元、其中内置有该半导体单元的电池、以及使用该电池组的电子装置，其中不需要向该半导体单元添加新端子，并且可以在该半导体单元内部生成第二测试信号。 
为了达到以上目的，根据本发明，一种用来通过检测过充电、过放电、充电过电流、放电过电流、或短路电流来保护蓄电池的半导体单元具有：电流检测端子，其当为蓄电池充电时将充电电流转换为相对于蓄电池的负电极电势(地电势)的负电压，当为蓄电池放电时将放电电流转换为相对于蓄电池的负电极电势的正电压，并且检测充电/放电电流；以及测试信号生成电路，其当电流检测端子的电压下降到不会在半导体单元的正常操作状态下发生的第一负电压时生成第一测试信号，并且当电流检测端子的电压下降到低于第一负电压的第二负电压时生成第二测试信号，其中：测试信号生成电路至少包含：CMOS配置的第一反相器电路，其中出于生成第一测试信号的目的，将第一反相器电路的负电源端子连接到电流检测端子，并且将第一反相器电路的输入端子连接到地电势或者预定电势；以及CMOS配置的第二反相器电路，其中出于生成第二测试信号的目的，将第二反相器电路的负电源端子连接到电流检测端子，并且将第二反相器电路的输入端子连接到地电势或者预定电势。 
在该配置中，从施加到电流检测端子V-的负电压的值，生成两个测试信号，即第一测试信号与第二测试信号。结果，可以进行不同的两种测试，而不用新添加用于测试的端子。 
附图说明
从以下结合附图的详细描述，可以看出本发明的其他目的与其他特征，其中： 
图1显示图解本发明实施例的电池组的电路图； 
图2显示本发明第一实施例中测试信号生成电路8的方框图； 
图3显示图解图2所示的反相器电路的输出电压与负侧电源端子(即电流检测端子V-)的电压之间关系的图示； 
图4显示图2所示的反相器电路31与32的详细电路图； 
图5显示本发明第二实施例中测试信号生成电路8的方框图； 
图6显示现有技术中电池组的方框图； 
图7显示能够用于本发明实施例的计数器电路的一个例子； 
图8显示能够用于本发明实施例的振荡电路的一个例子； 
图9显示提供迟滞电压作为本发明实施例的一个例子； 
图10显示增加测试信号数目作为本发明实施例的一个例子。 
附图标记说明 
1：用来保护蓄电池的半导体单元； 
2：过充电检测电路； 
3：过放电检测电路； 
4：充电过电流检测电路； 
5：第一放电过电流检测电路； 
6：第二放电过电流检测电路； 
7：延迟电路； 
8：测试信号生成电路； 
9：电平移位器； 
10：异常充电器检测电路； 
11：逻辑电路； 
12：计数器电路； 
13：振荡电路； 
14：短路检测电路； 
20：电池组； 
21：蓄电池； 
22：正侧端子； 
23：负侧端子； 
30：充电器或负载装置 
31、32、41、42、43、44、45：反相器电路 
33：负逻辑AND电路； 
35、36：钳位电路； 
51、52：NAND电路； 
I1至I4；恒定电流源； 
M1、M2、M31、M33：PMOS晶体管； 
M21、M22、M32、M34：NMOS晶体管； 
R1至R4、R21、R22、R31至R34：电阻器； 
Vr：参考电压。 
具体实施方式
根据本发明的实施例，提供了以下配置： 
a)一种用来通过检测过充电、过放电、充电过电流、放电过电流、或短路电流来保护蓄电池的半导体单元，具有：电流检测端子，其当为蓄电池充电时将充电电流转换为相对于蓄电池的负电极电势(地电势)的负电压，当为蓄电池放电时将放电电流转换为相对于蓄电池的负电极电势的正电压，并且检测充电/放电电流；以及测试信号生成电路，其当电流检测端子的电压下降到不会在半导体单元的正常操作状态下发生的第一负电压时生成第一测试信号，并且当电流检测端子的电压下降到低于第一负电压的第二负电压时生成第二测试信号。 
在该配置中，从施加到电流检测端子V-的负电压的值，生成两个测试信号，即第一测试信号与第二测试信号。结果，可以进行不同的两种测试，而不用新添加用于测试的端子。 
b)该半导体单元还可以包括：延迟电路，其将检测过充电、过放电、充电过电流、放电过电流、或短路电流的输出延迟一可以为每个检测项目确定的延迟时间，其中：当测试半导体单元时，可以使用第一测试信号与第二测试信号中的一个，作为用来缩短延迟电路所生成的延迟时间的信号；并且可以使用第一测试信号与第二测试信号中的另一个，作为用来测试延迟电路的信号。 
在该配置中，一个测试信号用于其中减少延迟时间的测试，并且另一个测试信号用于进行延迟电路的测试。结果，可以进行延迟电路本身的测试而不用添加测试端子。 
c)在如a)或b)所述的半导体单元中，测试信号生成电路可以至少包含：CMOS配置的第一反相器电路，其中出于生成第一测试信号的目的，可以将第一反相器电路的负电源端子连接到电流检测端子，并且可以将第一反相器电路的输入端子连接到地电势或者预定电势；以及CMOS配置的第二反相器电路，其中出于生成第二测试信号的目的，可以将第二反相器电路的负电源端子连接到电流检测端子，并且可以将第二反相器电路的输入端子连接到地电势或者预定电势。另外，可以制作此类配置使得第一反相器电路的输入门限电压与第二反相器电路的输入门限电压可以作得相互不同。 
在该配置中，测试信号生成电路使用两个反相器电路，将电流检测端子  的电压施加给反相器电路的负电源端子，并且使这些反相器电路的输入门限电压相互不同。由此，可以简化电路配置，并且由此可以避免电路尺寸增加，从而达到本发明的目的。 
d)在如c)所述的半导体单元中，作为使将栅极连接到第一反相器电路与第二反相器电路的输入端子的NMOS晶体管的栅极门限电压相互不同的结果，可以将第一反相器电路与第二反相器电路每一个的输入门限电压设置处于不同电压。 
在该配置中，为了使输入门限电压在第一反相器电路与第二反相器电路之间不同，使NMOS晶体管的栅极门限电压在其间不同。由此，可以简化电路配置，并且由此可以避免电路尺寸增加，从而达到本发明的目的。 
e)在如d)所述的半导体单元中，作为使将栅极连接到第一反相器电路与第二反相器电路的输入端子的NMOS晶体管的栅极宽度与栅极长度的比例在第一反相器电路与第二反相器电路之间相互不同的结果，可以使所述NMOS晶体管的栅极门限电压不同。可替换地，在如c)所述的半导体单元中，作为将具有不同电阻值的电阻器插入在将栅极连接到第一反相器电路与第二反相器电路的NMOS晶体管的源极与电流检测端子之间的结果，可以将第一反相器电路与第二反相器电路的输入门限电压设置处于不同电压。 
在该配置中，为了使输入门限电压相互不同，使NMOS晶体管的栅极门限电压相互不同，或者在NMOS晶体管的源极与电流检测端子之间插入具有不同电阻值的电阻器。由此，可以简化电路配置，并且由此可以避免电路尺寸增加，从而达到本发明的目的 
f)在如c)至e)中任一项所述的半导体单元中，可以将第一反相器电路与第二反相器电路的输入端子连接到共同电势。另外，在该半导体单元中，所述共同电势可以为地电势。 
在该配置中，将第一反相器电路与第二反相器电路的输入端子连接到共同电势，并且所述共同电势为地电势。由此，可以简化电路配置，从而达到本发明的目的。 
g)在如c)所述的半导体单元中，第一反相器电路与第二反相器电路的输入端子分别连接到不同的电势。 
在该配置中，第一反相器电路与第二反相器电路的输入端子分别连接到不同的电势。结果，即使从本身具有相同输入门限电压的的反相器电路，也  可以生成两个测试信号。由此可以简化电路配置，并且由此可以避免电路尺寸增加，从而达到本发明的目的。 
h)在如c)所述的半导体单元中，可以将迟滞给予第一反相器电路与第二反相器电路中每一个的输入门限电压。 
在该配置中，可以避免生成诸如颤动(chattering)等噪声。 
i)一种内置有如a)至h)中任一项所述的半导体单元的电池组。 
在该配置中，通过利用上述具有简单电路配置的用来保护蓄电池的半导体单元，可以获得方便的电池组。 
j)一种使用如i)所述的电池组的电子装置。 
在该配置中，通过利用上述具有简单电路配置的用来保护蓄电池的半导体单元，可以获得方便的电子装置。 
以下将详细描述本发明实施例。首先将描述显示本发明实施例的电池组的基本配置。 
图1显示图解本发明实施例的电池组的电路图。 
如图1所示，电池组20具有：用来保护蓄电池的半导体单元1、蓄电池21、放电控制NMOS晶体管M21、充电控制NMOS晶体管M22、电容器C1与电阻器R21、R22。电池组20具有+侧(即正侧)端子22与-侧(即负侧)端子23，(当通过其为蓄电池21充电时)充电器30连接到端子22与23，或者(当从蓄电池21向其供电时)负载电路30连接到端子22与23。 
半导体单元1具有：充电过电流检测电路4、第一放电过电流检测电路5、第二放电过电流检测电路6、延迟电路7(其包括振荡电路13与计数器电路12)、测试信号生成电路8、电平移位器9、异常充电器检测电路10、逻辑电路11、NMOS晶体管M1、M2、以及短路检测电路14。半导体单元1具有：放电控制端子Dout，用来控制放电控制NMOS晶体管M21；充电控制端子Cout，用来控制充电控制NMOS晶体管M22；以及电流检测端子V-，用来将充电电流与放电电流转换为相应电压，并且检测它们。 
请注意，在图1所示的电路配置中，当为蓄电池21充电时，充电电流流动方向为从蓄电池21的负电极通过电流检测端子V-，而当放电时，放电电流反方向流动，为从电流检测端子V-通过蓄电池21的负电极。如图1所示，放电控制NMOS晶体管M21与充电控制NMOS晶体管M22连接在蓄电池21的负电极与电流检测端子V-之间。当这些晶体管M21与M22导通时，充电/  放电电流可以如上所述地流动。在这些晶体管M21与M22被如此导通期间，存在其导通电阻。当充电时，充电电流如上所述地流动，这是因为蓄电池21的负电极的电压高于电流检测端子V-的电压。在另一方面，当放电时，放电电流如上所述地流动，这是因为电流检测端子V-的电压高于蓄电池21的负电极的电压。由此，当对蓄电池21充电时，电流检测端子V-具有相对于蓄电池21的负电极电势的负电压，而当对蓄电池21放电时，电流检测端子V-具有相对于蓄电池21的负电极电势的正电压。 
电池组20用于各种电子装置，例如手机、笔记本电脑、PDA等等。在电池组20中，半导体单元1检测蓄电池21的过充电、过放电、过电流等等，以保护蓄电池免于过充电、过放电、过电流等等。 
例如，过充电、过放电、或者短路由过充电检测电路2、过放电检测电路3、与短路检测电路14中的相应一个检测，延迟电路7中的振荡电路13开始操作，并且计数器电路12启动。 
由此，预先为这些检测电路2、3、与14中每一个设置的延迟时间由计数器电路12测量。在经过了延迟时间、并且由此计数器电路12输出信号到逻辑电路11之后，逻辑电路11与电平移位器9当发生了过充电时使到端子Cout的输出具有低电平，导致充电控制NMOS晶体管M22被截止，并且当发生了过放电或短路时造成到端子Dout的输出，导致放电控制NMOS晶体管M21被截止。由此，过充电、过放电、或者短路得到控制，并且保护蓄电池21免于过充电、过放电、以及短路。 
请注意，现在描述用来实现上述功能的特定配置，即预先为这些检测电路2、3、与14中每一个设置的延迟时间由计数器电路12测量。即，在图7所示的计数器12的配置中，从触发器电路FF1至FFn中选择的预定触发器电路的相应输出端可以用来分别测量对应于这些检测电路的延迟时间。即，为了测量较短的延迟时间，可以使用较前级中的触发器电路的输出端，而为了测量较长的延迟时间，可以使用较后级中的触发器电路的输出端。 
另外，当连接异常状态下的充电器、并且由此将异常高的电压施加到电池组20时，异常充电器检测电路10截止NMOS晶体管M2，从而防止将电流检测端子V-的电势直接施加到第一放电过电流检测电路5、第二放电过电流检测电路6、以及短路检测电路14的输入端，并且还导通NMOS晶体管M1，从而将输入电平固定于地电平。由此，防止发生由于晶体管的Vth随时间变  化而造成的过电流检测电压值与短路检测电压的移动。 
以下详细描述关于本发明的部分。 
如上所述，延迟电路7具有振荡电路13和计数器电路12。过充电检测电路2、过放电检测电路3、充电过电流检测电路4、第一放电过电流检测电路5、第二放电过电流检测电路6、以及短路检测电路14的输出输入到延迟电路7。另外，从以后描述的测试信号生成电路8向其输入第一测试信号TEST1与第二测试信号TEST2。 
图7显示计数器电路12的一个实施例。计数器电路12具有以下配置，其中以级联方式连接多个触发器电路FF1至FFn，向其输入时钟信号“CLK”，并且生成延迟信号“Delay”。在常规操作中(即当第一测试信号TEST1处于高电平、即负逻辑中的无效时)，使用将最后一级中的触发器电路FFn或者预定级中的触发器电路的输出反相所需的时间作为延迟时间信号。在测试半导体单元1期间(即当第一测试信号TEST1处于低电平、即负逻辑中的有效时)，使用将第一级中的触发器电路FF1反相所需的时间作为延迟时间信号。由此，在测试半导体单元1期间，可以大大缩短延迟时间，这是因为实际用来生成延迟信号的触发器电路的数目被由此减少了。 
图8显示用来生成时钟信号“CLK”(其被输出到计数器电路12)的振荡电路13的一个实施例。在常规操作中(即当第二测试信号TEST2处于高电平(无效)时)，振荡频率为低。在另一方面，在具体测试延迟电路7期间(即当第二测试信号TEST2处于低电平(有效)时)，增加振荡频率。 
由此，如在“背景技术”中所述，当测试包括延迟电路(包括计数器电路12与振荡电路13)的整个半导体单元1时，可以使第一测试信号TEST1有效(即具有低电平)，同时第二测试信号TEST2无效(即具有高电平)，而当具体地测试延迟电路(包括计数器电路12与振荡电路13)时，可以使第二测试信号TEST2有效(即具有低电平)，同时第一测试信号TEST1无效(即具有高电平)。 
由此，当测试整个半导体单元1时，振荡电路13以正常振荡频率操作，并且如上所述，作为使用第一级或者靠近第一级的预定级中触发器电路的输出的结果，计数器电路12生成缩短的延迟时间。在另一方面，当具体地测试延迟电路时，如上所述，作为充电/放电电流增加的结果，振荡电路13以增加的振荡频率操作，并且如上所述，计数器电路12使用最后一级或者预定级  中触发器电路的输出，由此在这种情况下，可以一次测试所有触发器电路FF1至FFn。 
图2显示本发明第一实施例中测试信号生成电路8的方框图。 
当电流检测端子V-的电压下降到相对于地电势Vss的第一负电压时，测试信号生成电路8输出第一测试信号TEST1(即相应输出端子TEST1的信号电平变为具有低电平)，而当电流检测端子V-的电压下降到比第一负电压还要低的第二负电压时，测试信号生成电路8输出第二测试信号TEST2(即相应输出端子TEST2的信号电平变为具有低电平)。如图2所示，测试信号生成电路8包括由CMOS晶体管构成的反相器电路31与32、钳位电路35与36、负逻辑AND电路33、以及反相器电路34。 
反相器电路31与32的正侧电源端子都连接到电源电势Vdd，并且其负侧电源端子都连接到电流检测端子V-，如图2所示。另外，这些反相器电路31与32的输入端子都连接到地电势Vss。 
将反相器电路31的输入门限电压设置得低于反相器电路32的输入门限电压。 
图3显示图解反相器电路31与32的输出电压与负侧电源端子的电压(即电流检测端子V-的电压)之间关系的图示。当电流检测端子V-的电压为地电势Vss(即0V)时，反相器电路31的输出电压INV31out与反相器电路32的输出电压INV32out都处于高电平，并且为电源电势Vdd，如图3所示。 
然后，当将电流检测端子V-的电压减少变为第一负电压(例如-2V)时，反相器电路31反相，并且由此其输出电压INV31out下降到-2V。当电流检测端子V-的电压进一步下降为第二负电压(例如-3V)时，反相器电路32也反相，并且由此其输出电压INV32out下降到-3V，如所示。 
请注意，如上所述，将反相器电路31的输入门限电压设置得低于反相器电路32的输入门限电压。这意味着施加到输入端子与负电源端子(其连接到电流检测端子V-，如图2所示)之间要反相的电压对于反相器电路31比对于反相器电路32的要小。每个反相器电路31与32中的输入端子与负电源端子之间的电压等于地电势Vss与电流检测端子V-的电压之间的电压，这是因为每个反相器电路的输入端被连接到地电势Vss，如图2所示。结果，如图3所示，当电流检测端子V-的电压被减少到低于第一负电压(即反相器电路31的输入门限电压，反相器电路31已经在该电压上反相)的第二负电压(即反  相器电路32的输入门限电压)时，反相器电路32反相。 
配备钳位电路1(35)与钳位电路2(36)，从而当反相器电路31与32的输出处于低于0V的低电平时，将反相器电路31与32的输出钳位至0V，如图3所示。钳位电路1(35)的输出施加到负逻辑AND电路33的输入1。钳位电路2(36)的输出被原样输出作为第二测试信号TEST2，并且还通过反相器电路34(其将钳位电路2(36)的输出的电平反相)连接到负逻辑AND电路33的输入2。 
请注意：对于负逻辑AND电路33施加负逻辑，并且由此将高电平当作“0”，而将低电平当作“1”。结果，当负逻辑AND电路33的输入2处于低电平(其被当作“1”)时，将另一输入1原样从其输出。与此相反，在负逻辑AND电路33中，当输入2处于高电平(其被当作“0”)时，其输出总是“0”，即高电平。 
结果，当第二测试信号TEST2处于高电平(在负逻辑下为无效)时，其然后由反相器电路34反相为低电平，其被负逻辑AND电路33当作“1”。结果，“1”被输入到负逻辑AND电路33的输入2，结果，负逻辑AND电路33原样输出输入1的信号电平，并且由此，第一测试信号TEST1为钳位电路1(35)的输出，钳位电路1(35)钳位反相器电路31的输出。由此，当第二测试信号TEST2处于高电平(无效)时，原样(严格地说，是在由钳位电路1(35)处理之后)输出反相器电路31的输出，作为来自测试信号生成电路8的第一测试信号TEST1。在另一方面，当第二测试信号TEST2处于低电平(有效)时，其被反相器电路34反相为高电平，其被负逻辑AND电路33当作“0”。结果，负逻辑AND电路33输出“0”，其在负逻辑下为高电平(即无效)。由此，当第二测试信号TEST2处于低电平(有效)时，从测试信号生成电路8输出的第一测试信号TEST1总是处于高电平(无效)。 
由此，为了输出第一测试信号TEST1，即，为了使测试信号生成电路8的输出端子TEST1具有低电平(有效)，应该将电流检测端子V-的电压设置在第一负电压(即-2V)与第二负电压(即-3V)之间。由此，如图3所示，反相器电路32的输出INV32out处于高电平，而反相器31的输出INV31out处于低电平。在这种状态下，如上所述，反相器32的高电平输出由反相器34反相为低电平，其被当作“1”，并且结果，原样输出INV31out作为第一测试信号TEST1。因为如上所述反相器31的输出INV31out处于低电平，所  以在负逻辑下被当作“1”(有效)的低电平通过钳位电路1(35)输出作为第一测试信号TEST1。 
在另一方面，为了输出第二测试信号TEST2，即，为了使测试信号生成电路8的输出端子TEST2具有在负逻辑下被当作“1”的低电平(有效)，应该将电流检测端子V-的电压设置得低于第二负电压(即-3V)。由此，如图3所示，反相器32的输出INV32out与反相器31的输出INV31out两者都处于低电平。在这种状态下，如上所述，反相器32的低电平输出由反相器34反相为高电平，其被当作“0”，并且结果，第一测试信号TEST1处于在负逻辑下被当作“0”的高电平(无效)。因为如上所述反相器32的输出INV32out处于低电平，所以在负逻辑下被当作“1”的低电平(有效)通过钳位电路2(36)输出作为第二测试信号TEST2。 
图4显示图2所示的反相器电路31与32的例子的详细电路图。反相器电路31包括PMOS晶体管M31、NMOS晶体管M32、以及电阻器R31与R32。反相器电路32包括PMOS晶体管M33、NMOS晶体管M34、以及电阻器R33与R34。 
PMOS晶体管M31的源极通过电阻器R31连接到电源电势Vdd，并且其漏极连接到NMOS晶体管M32的漏极。NMOS晶体管M32的源极通过电阻器R32连接到地电势Vss。另外，PMOS晶体管M31的栅极与NMOS晶体管M32的栅极连接在一起，并且连接到地电势Vss。从PMOS晶体管M31的漏极与NMOS晶体管M32的漏极连接在一起处的节点，获得反相器31的输出INV31out。 
反相器电路32的配置与如上所述的反相器电路31的配置相同，并且因此省略重复描述。如上所述，为了使反相器电路31与反相器电路32的输入门限电压相互不同，在例子中，使电阻器R32与R34的相应电阻值相互不同。 
随着电阻器R32或R34的电阻值增加，由电阻器生成的电压降相应增加，并且因此提高了NMOS晶体管M32与M34中相应一个的源极电势。结果，相应反相器电路的输入门限电压增加。在本实施例中，如上所述，将反相器电路32的输入门限电压设置得较高。因此，使电阻器R34的电阻值大于电阻器R32的电阻值。 
以下描述使反相器电路31与反相器电路32的输入门限电压相互不同的方法的另一个例子(如上所述的第一实施例的变体实施例)，即，不同于如上所述的使电阻值相互不同，可以使NMOS晶体管M32与M34的栅极门限电压相互不同。可以作为使NMOS晶体管M32与M34的栅极宽度(W)与栅极长度(L)  之间的比例(W/L)相互不同的结果，使栅极门限电压相互不同。由此，在这种情况下，也可以相应地使反相器电路31与32的输入门限电压相互不同。 
具体地，众所周知，随着NMOS晶体管的上述比例W/L增加，流经晶体管的电流相应增加。结果，晶体管在其被导通期间较不可能被截止，而在其被截止期间较可能被导通。结果，随着NMOS晶体管的上述比例W/L增加，晶体管的栅极门限电压相应降低。在本实施例中，反相器电路31应该具有降低的输入门限电压，并且为此目的，应该使其NMOS晶体管M32的上述比例W/L大于另一反相器电路32的NMOS晶体管M34的上述比例W/L。 
图5显示本发明第二实施例中测试信号生成电路8的方框图。第二实施例与上述第一实施例的不同之处在于，将参考电压Vr施加到反相器电路31的输入端。 
在图5的电路配置中，即使当反相器电路31与32的输入门限电压相同时，当电流检测端子V-的电压逐渐减少时，反相器电路31反相也要早于反相器电路32，如图3所示。结果，可以提供与第一实施例中图2的电路配置相同的功能。 
请注意，优选的是，向反相器电路31与32的输入门限电压提供迟滞电压，如图2至图5所示。由此，可以避免当生成测试信号时生成诸如颤动等噪声。 
图9显示向反相器电路31与32的输入门限电压提供迟滞电压的一个例子。图9只显示了反相器电路31的例子作为典型例。在该配置中，还配备电阻器R50、NMOS晶体管M50、以及反相器电路INV1、INV2。结果，当电流检测端子V-的电压逐渐减少时，晶体管M31与M32之间的电势首先处于高电平，由此，低电平在由反相器电路INV1反相之后施加到NMOS晶体管M50的栅极，然后NMOS晶体管M50相应截止。结果，电阻器R50提高NMOS晶体管M32的源极电势，并且因此门限电压相应增加。在另一方面，当电流检测端子V-的电压逐渐增加时，晶体管M31与M32之间的电势首先处于低电平，由此，高电平在由反相器电路INV1反相之后施加到NMOS晶体管M50的栅极，然后NMOS晶体管M50相应导通。结果，电阻器R50由导通的NMOS晶体管M50旁路，并且因此门限电压相应减少。由此提供迟滞电压。 
另外，通过增加在测试信号生成电路8中包含的反相器电路31与32的数目，可以增加要生成的测试信号的数目。图10显示其特定例子。在该配置  中，作为另外配备反相器电路33的结果，反相器电路的数目为三，即反相器电路31、32、33。由此，可以将测试信号的数目从二增加到三。 
由此，根据本发明，根据施加到半导体单元1的电流检测端子V-的负电压的幅度，生成第一测试信号与第二测试信号。结果，可以对半导体单元1进行不同的测试，而不用增加用于测试的新端子。 
请注意，诸如如上所述的本发明的实施例等用于保护蓄电池的半导体单元以及内置该半导体单元的电池组作为应用技术可以用于近来广泛使用的需要蓄电池的各种电子装置，包括手机、数字相机、诸如便携式MD装置等音频装置等等。 
虽然此处公开的本发明通过具体实施例及其应用进行了描述，但是本领域技术人员在不脱离权利要求书所列的本发明的范围的前提下，可以进行各种修改与变化。 
本申请基于2006年9月13日提交的日本优先权申请第2006-247620号，其全部内容通过引用融入本文。 

Claims (12)

1.一种通过检测过充电、过放电、充电过电流、放电过电流、或短路电流来保护蓄电池的半导体单元，包括：
电流检测端子，其当为蓄电池充电时将充电电流转换为相对于蓄电池的负电极电势即地电势的负电压，当为蓄电池放电时将放电电流转换为相对于蓄电池的负电极电势的正电压，并且检测充电/放电电流；以及
测试信号生成电路，其当电流检测端子的电压下降到不会在半导体单元的正常操作状态下发生的第一负电压时生成第一测试信号，并且当电流检测端子的电压下降到低于第一负电压的第二负电压时生成第二测试信号，其中：
测试信号生成电路至少包含：
CMOS配置的第一反相器电路，其中出于生成第一测试信号的目的，将第一反相器电路的负电源端子连接到电流检测端子，并且将第一反相器电路的输入端子连接到地电势或者预定电势；以及
CMOS配置的第二反相器电路，其中出于生成第二测试信号的目的，将第二反相器电路的负电源端子连接到电流检测端子，并且将第二反相器电路的输入端子连接到地电势或者预定电势。
2.如权利要求1所述的半导体单元，还包括：
延迟电路，其将检测过充电、过放电、充电过电流、放电过电流、或短路电流的输出延迟为每个检测项目确定的延迟时间，其中：
当测试半导体单元时，使用第一测试信号与第二测试信号中的一个，作为用来缩短延迟电路所生成的延迟时间的信号；并且
使用第一测试信号与第二测试信号中的另一个，作为用来测试延迟电路的信号。
3.如权利要求1所述的半导体单元，其中：
第一反相器电路的输入门限电压与第二反相器电路的输入门限电压相互不同。
4.如权利要求3所述的半导体单元，其中：
作为使将栅极连接到第一反相器电路与第二反相器电路的输入端子的NMOS晶体管的栅极门限电压相互不同的结果，将第一反相器电路与第二反相器电路的输入门限电压设置处于不同电压。
5.如权利要求4所述的半导体单元，其中：
作为使将栅极连接到第一反相器电路与第二反相器电路的输入端子的NMOS晶体管的栅极宽度与栅极长度的比例在第一反相器电路与第二反相器电路之间相互不同的结果，使所述NMOS晶体管的栅极门限电压不同。
6.如权利要求3所述的半导体单元，其中：
作为将具有不同电阻值的电阻器插入在将栅极连接到第一反相器电路与第二反相器电路的NMOS晶体管的源极与电流检测端子之间的结果，将第一反相器电路与第二反相器电路的输入门限电压设置处于不同电压。
7.如权利要求3所述的半导体单元，其中：
将第一反相器电路与第二反相器电路的输入端子连接到共同电势。
8.如权利要求7所述的半导体单元，其中：
所述共同电势为地电势。
9.如权利要求1所述的半导体单元，其中：
第一反相器电路与第二反相器电路的输入端子分别连接到不同的电势。
10.如权利要求1所述的半导体单元，其中：
将迟滞给予第一反相器电路与第二反相器电路中每一个的输入门限电压。
11.一种内置有如权利要求1所述的半导体单元的电池组。
12.一种使用如权利要求11所述的电池组的电子装置。
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