TWI358788B - Method for forming a shallow trench isolation - Google Patents

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TWI358788B TW096126909A TW96126909A TWI358788B TW I358788 B TWI358788 B TW I358788B TW 096126909 A TW096126909 A TW 096126909A TW 96126909 A TW96126909 A TW 96126909A TW I358788 B TWI358788 B TW I358788B
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Shing Yih Shih
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    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
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Description

1358788 九、發明說明: 【發明所屬之技術領域】 本發明關於一種形成淺溝渠隔離的方法,特別是關於 一種具有理想的内襯層高度的淺溝渠隔離的製造方法。 【先前技術】 如熟習該項技藝者所知,淺溝渠隔離結構内的氮化矽 内襯層高度的均勻控制對於邊角元件(corner device)的形 成非常重要。然而,目前所常用的乾蝕刻法,卻很難形成 高度均勻的氮化矽内襯層。 在蝕刻後,如果氮化矽内襯層高度過高,會造成難以 利用高密度電漿法將溝渠填滿氧化物,而形成空隙缺陷。 另一方面,若氮化矽内襯層高度過低,則會造成溝渠 中的旋轉塗佈(SOG)層失去保護,而遭到後續濕蝕刻的 傷害。任何一種缺陷均是半導體製造商所不願樂見的。因 此需要一種能形成既均勻又理想的内襯層高度的淺溝渠隔 離的製造方法。 【發明内容】 本發明即在於提供一種形成淺溝渠隔離的方法。藉由 濕蝕刻的優點能夠理想的控制内襯層的蝕刻強度,於是得 到既均勻又具有理想高度的内襯層,完全解決了因為使用 1358788 乾蝕刻所造成内襯層高度不均勻的問題。 本發明的形成淺溝渠隔離的方法,首先提供一基材, 其包含一溝渠,在溝渠中依序形成有第一内襯層與第二内 襯層,且以第一氧化物填滿溝渠。其次,進行第一濕触刻 以移除部分第一氧化物與部分第一内襯層以暴露出基材。 之後,進行第二濕蝕刻以移除部分第二内襯層,使得第二 内襯層低於基材表面。再來,進行第三濕蝕刻以移除部分 第一氧化物與部分第一内襯層。接著,使用第二氧化物填 滿溝渠以形成淺溝渠隔離。 【實施方式】 本發明關於一種形成淺溝渠隔離的方法。由於使用濕 蝕刻來控制内襯層的蝕刻強度,於是可以得到蝕刻均勻又 具有理想高度的内襯層,完全解決了因為使用乾蝕刻所造 成内襯層高度不均勻的問題。 第1-5圖例示形成本發明淺溝渠隔離的一較佳實施 例。首先,如第1圖所示,提供一基材110。基材110上具 有一墊層120並包含一溝渠130。溝渠130中依序形成有 第一内襯層141與第二内襯層142,並且以第一氧化物143 填滿溝渠130。 基材110可以為一半導體材料,例如矽。另一方面., 6 1358788 第一内襯層141與第二内襯層142可以分別包含氧化物, 例如氧化矽’與氮化物,例如氮化矽。—來,可以使用— 般傳統方法來形成墊層120與溝渠130,並使得溝渠13〇 ’可以具有約2200A的深度。其次,可以使用爐管熱氧化法 來形成第一内襯層141,第一内襯層141之厚度可以是在 130A-170A之間。再者,可以使用例如爐管法來形成第二 内襯層142,並使得第二内襯層142之厚度可以是在5〇入 _ 左右。此外,第一氧化物143可以為經由旋轉塗佈(s〇g) 所形成之氧化物,例如氧化矽。 其次,如第2圖所示,進行第一濕蝕刻使得部分之第 一氧化物143與部分第一内襯層141能夠一致地被移除同 時並暴露出基材110。由於第一氧化物143與第一内襯層 ⑷相對於第二内襯層142之材料不同,所以才能藉由選 擇性濕蝕刻一致地移除部分之第一氧化物143與部分第一 内襯層141。 若第-内襯層141為氧化物而第二内㈣142為氣化 物時’可以使用500:1的緩衝氧化物餘刻法(麵)來進抒第 一濕敍刻。 B此外’第一氧化物143與部分第—内概層i4i之移除 里可以根據不同的元件S又计而有不同。 1358788 之後,如第3圖所示,進行第二濕蝕刻以選擇性移除 部分之第二内襯層142,使得第二内襯層丨42低於基材11〇 表面,亦可與第一内襯層141具有相同的水平。若第一内 襯層141為氧化物而第二内襯層142為氮化物時,可以使 用熱磷酸來進行第二濕蝕刻。 接下來,如第4圖所示,進行第三濕蝕刻以繼續移除 部分之第一氧化物143至一預定之深度,此預定之深度需 低於第二内襯層142,此時亦一併移除部分之第一内襯層 141。可以使用類似第一濕蝕刻之條件來進行第三濕蝕刻。 第一氧化物143所要移除之預定深度通常根據不同的元件 設計以及和下一步驟有關。
接下來’如第5圖所示,使用第二氧化物144,例如 氧化矽,來填滿溝渠130以形成本發明淺溝渠隔離。可以 使用例如高密度電漿(HDP)法來將第二氧化物144填滿溝 渠 130。 在前一步驟中,即,使用第三濕餘刻以移除部分之第 一氧化物143的程度不宜過多,以免第二氧化物144無法 填滿太深的溝渠130造成空隙。 在完成淺溝渠隔離後’還<以進行第二氧化物144的 化學機械研磨或是墊層120的剝除。或視情況需要’進行 1358788 corner device」的製造,在此不多作夤述 以上所述僅為本發明之較佳實施例,凡依本發明申請專利範 固所做之均㈣化與終皆蘭本發明之略範圍。 【圖式簡單說明】
第1_5圖例轉成树0物轉隔離的 一較佳實施例。 120塾層 Ml第一内襯層 143第一氧化物 【主要元件符號說明】 u〇基材 13〇溝渠 U2第二内襯層 U4第二氧化物

Claims (1)

  1. 丁、申請專利範圍: L 一,形錢溝渠隔_方法,h. lLiL月丨’日,)正本 提供一基材,該基材包含〜3. 内襯層與一第二内襯層,且—第^知,該溝渠中依序形成一第一 進行一第1_,以鄉;^化物填滿該溝渠; 内襯層,以暴露出該基材;。刀該第—氧化物與部分該第- 進行了該第-醜刻後 〜、 第- BL Τ一弟一濕餘刻,以移除部分兮 弟—内襯層,使得該第二内概層低於該基材表面; 進行了該第二醜刻後,蛛—第三濕爛,以移 第一氣化物與部分該第一内襯層;以及 刀这 使用-第二氧化物填滿該溝渠以形成該淺溝渠隔離。 2·如請求項1形錢溝雜_方法,其巾該基材包含石夕。 3. 化石夕 如π求項1形成淺溝渠隔離的方法,其中該第—内襯層包含氧 4. 如請求項1形成淺溝渠隔離的方法,纟中使用一爐管法以形成 該第一内襯層。 5. 如請求項1形成淺溝渠隔離的方法,其中該第二内襯層包含氡 化石夕。 6.如請求項1形成淺溝渠隔離的方法,其中使用一爐管法以形成 1358788 該第二内襯層 7月19日修正替換頁 7,如請求項1形成淺溝渠隔離的方 化石夕。 具中該第一氧化物包含氧 8.如請求項1形成淺溝渠隔離的方法,其中 法形成該第一氧化物。 、用 旋轉塗佈(SOG) 9.如請求項1形成淺溝渠隔離的方法,其中使用一 刻法(180¾進行該第一濕蝕刻。 緩衝氧化物蝕 1〇·、如請求項1形成淺溝渠隔離的方法,其中使用熱磷酸進行該第 二濕#刻。 Π.如請求们職麟雜_轉,射錢-緩純化鏡 刻法(BOE)進行該第三濕蝕刻。 12.如請求们形成淺·隔離的方法,其中該第二氧化物包含氧 化石夕。 !3.如請求们形絲溝__方法,其巾賴—高密度電歡 (HDP)法形成該第二氧化物。 11
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7935604B2 (en) * 2008-02-11 2011-05-03 International Business Machines Corporation Method of making small geometry features
KR101983309B1 (ko) 2012-10-26 2019-05-29 삼성전자주식회사 메모리 소자 및 이의 제조방법
CN103872096B (zh) * 2012-12-18 2017-11-03 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US9123771B2 (en) * 2013-02-13 2015-09-01 Globalfoundries Inc. Shallow trench isolation integration methods and devices formed thereby
CN104425350B (zh) * 2013-09-10 2017-09-01 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
US9673207B2 (en) * 2015-08-20 2017-06-06 Sandisk Technologies Llc Shallow trench isolation trenches and methods for NAND memory
WO2022068309A1 (zh) * 2020-09-30 2022-04-07 长鑫存储技术有限公司 半导体结构的形成方法及半导体结构
US12014950B2 (en) 2020-09-30 2024-06-18 Changxin Memory Technologies, Inc. Method for forming semiconductor structure and semiconductor structure

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5087586A (en) * 1991-07-03 1992-02-11 Micron Technology, Inc. Process for creating fully-recessed field isolation regions by oxidizing a selectively-grown epitaxial silicon layer
US7118988B2 (en) * 1994-08-15 2006-10-10 Buerger Jr Walter Richard Vertically wired integrated circuit and method of fabrication
US6200881B1 (en) * 1999-07-23 2001-03-13 Worldwide Semiconductor Manufacturing Corp. Method of forming a shallow trench isolation
US6306723B1 (en) * 2000-03-13 2001-10-23 Chartered Semiconductor Manufacturing Ltd. Method to form shallow trench isolations without a chemical mechanical polish
TW451425B (en) * 2000-05-16 2001-08-21 Nanya Technology Corp Manufacturing method for memory cell transistor
KR100674896B1 (ko) * 2000-07-26 2007-01-26 삼성전자주식회사 반도체 집적회로의 트렌치 소자 분리 방법
KR100386946B1 (ko) * 2000-08-01 2003-06-09 삼성전자주식회사 트렌치 소자 분리형 반도체 장치의 형성방법
KR100354439B1 (ko) * 2000-12-08 2002-09-28 삼성전자 주식회사 트렌치 소자 분리막 형성 방법
US6326261B1 (en) * 2001-01-05 2001-12-04 United Microelectronics Corp. Method of fabricating a deep trench capacitor
KR100389923B1 (ko) * 2001-01-16 2003-07-04 삼성전자주식회사 트렌치 소자 분리구조를 가지는 반도체 소자 및 트렌치소자 분리 방법
US6664181B2 (en) * 2001-12-07 2003-12-16 Matsushita Electric Industrial Co., Ltd. Method for fabricating semiconductor device
TW531833B (en) 2002-02-22 2003-05-11 Nanya Technology Corp Manufacturing method for shallow trench isolation with high aspect ratio
US6723618B2 (en) * 2002-07-26 2004-04-20 Micron Technology, Inc. Methods of forming field isolation structures
JP2004207564A (ja) 2002-12-26 2004-07-22 Fujitsu Ltd 半導体装置の製造方法と半導体装置
KR100518587B1 (ko) * 2003-07-29 2005-10-04 삼성전자주식회사 얕은 트렌치 소자 분리 구조의 제조 방법 및 얕은 트렌치소자 분리 구조를 포함하는 미세 전자 소자
KR100532503B1 (ko) * 2004-02-03 2005-11-30 삼성전자주식회사 쉘로우 트렌치 소자 분리막의 형성 방법
US7351634B2 (en) * 2006-05-25 2008-04-01 United Microelectronics Corp. Trench-capacitor DRAM device and manufacture method thereof
US20070298583A1 (en) * 2006-06-27 2007-12-27 Macronix International Co., Ltd. Method for forming a shallow trench isolation region

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