TWI323471B - Apparatus, method and system for distributing a clock signal - Google Patents

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Description

九、發明說明： 【發明所屬技彳椅領域】 發明領域 本發明實施例係關於電腦記憶體系統中之功率和性 5能。更明確地說’本發明實施例係關於在一記憶體子系統 之内提供一時脈信號。 【先前技術3 發明背景 個人電腦(PC)環境中之功率性能關係繼續給平臺設計 10者壓力以具最小成本而改進功率。遺憾地，為能提供使用 早先被設定之全緩衝雙排記憶體模組(DIMM)(FBD)之工業 標準雙重資料率2(DDR2)特點之傳統性動態隨機存取記憶 體(DRAM)，由於緩衝器晶片添加之結果需要較高功率位準 以及先前發展的方法。這特點以公佈於2004年1月之JEDEC 15 標準DDR2 SDRAM規格JESD79-2A被定義(DDR2標準）。此 外，該DDR2特點限制引動緩衝-DRAM界面中特點以減少 功率且改進具較低成本的性能之能力。 既有的設計使用具有自緩衝器晶片被產生至DRAM的 雙向套取作用之結構。於這設計中，每個DRAM需要一個 20 輸出套取，該套取設計導致在較高速率的時序問題，其是 由於，直至其被執行時，在發出命令和N單元區間之間的漂 移效應所導致的不確定性所引起。雖然一穩定狀態時脈消 除這不確定性’其將導致0厌八]^和缓衝器晶片之接腳數増 加二倍。此被增加之接腳數導致成本增加以及功率耗損。 1323471 I[發明内容3 發明概要 依據本發明之一實施例，係提出一種裝置，其勺人. 多數個記憶體單元；以及一緩衝器，苴在炙 ，、在夕數個點對點資 料通道之上通訊，-資料通道至倾等多數記憶體單元並 且串列地經由各記憶體單元而傳送—連續的時心_該 等多數資料通道。 圖式簡單說明 本發明經由範例被展示並且不受限制於附圖中之圖形 10 ’於其中相同之參考號碼指示相似之元件。應、、主十到、古 揭示中所參考之”一”或"一個”實施例不必然地是相同之= 施例，並且此類參考意謂著至少一個。 第1圖是本發明一實施例之系統方塊圖。 第2圖是本發明一實施例中能提供於自由運轉時脈中 15 所產生之時間移位的時間移位資料時序圖。 第3圖是本發明一實施例中自由運轉時脈範例之時序
C實施冷式;J 較佳實施例之詳細說明 第1圖是本發明一實施例之系統的方塊圖。其中一處理 器102利用系统匯流排1〇4被耦合至晶片組1〇6。晶片組1〇6 經由I/O匯流拆110提供在處理器102和輸入/輸出（1/0)裝置 108之間的界面。另外地，晶片組1〇2包含記憶體控制器IQ ’其經由高％鏈路114之上通訊於雙排記憶體模組 ⑧ 6 (DIMM) 100之缓衝器晶片120。於—另外的實施例中，單排 記憶體模組（SIMM)亦可被使用。 DIMM 100可被塞進入具有主機板的記憶體卡溝槽，其 未被展示。DIMM 100包含二群集之記憶體單元，第一群集 (右方群集）包含動態隨機存取記憶體142-1至142-4(總稱為 DRAM 142) ’並且第二群集(左方群集）包含dram 152-1至 152-4,（總稱為DRAM 152)。較少的記憶體單元亦可存在於 s己憶體早元各群集中。於一不同的實施例中，單排記憶體 模組(SIMM)亦可被使用。緩衝器晶片12〇控制自多數記憶 體單元(例如，DRAM 142和152)之讀取和寫入。緩衝器晶 片120可以是使用任何習見的或依序產生之技術所製造之 積體電路(1C)。 緩衝器晶片120包含至少一個時脈產生器122以產生和 起源一自由運轉(連續的）時脈信號。於一實施例中，分離時 脈產生器存在以供用於記憶體單元各群集。於另一實施例 中，來自單一時脈產生器122之時脈連續信號被分割且被供 應至兩群集記憶體單元。 於一實施例中，一時脈信號串列地被分佈經由記憶體 單元子集合，例如，沿著時脈線140之DRAM 142。於一實 施例中，該時脈信號經由DRAM 142-1至DRAM 142-2至 DRAM 142-3至DRAM 142-4而環狀串列地被傳送且經由 DRAM 142-4、DRAM 142-3、DRAM 142-2、DRAM 142-1 而返回並且接著返回至緩衝晶片120。於一實施例中，時脈 作為一寫入時脈而以經由記憶體單元減少接近緩衝器晶片 120之方式移動且作為一讀取時脈而以增加接近緩衝器晶 片120之方式返回。 在缓衝器晶片和各DRAM之間的點對點鏈路同時也存 在。這點對點鏈路是一種路線，資料可藉由其被傳送至各 5 個DRAM。這路線於此處同時也被稱為資料通道。於一實 施例中’各資料通道是8位元寬。因此，資料通道162-1至 162-4(總稱為162)且172-1至172-4(總稱為172)被展示。自由 運轉多分支時脈之使用減少先前技術套取方法之dram和 緩衝器晶片上的接腳數。但是’多分支時脈架構型態導致 10 在DRAM時脈信號的到達相對於點對點鏈路之上資料之到 達的延遲。這延遲隨著緩衝器晶片120之增加距離（減少接 近）而增加。因此’時脈信號’假設其正交於資料通道162_4 上之貝料而同時地被傳送，將具有最遠地正交於其抵達 DRAM142-4之關係。但是’藉由提供時間移位器124以時間 15移位在資料通道162之上被發送的資料，正交同步可在各個 成排記憶體單元中被達成。因為該距離是已知的且各分支 之延遲可被模擬，各時間移位器之延遲可使用延遲鎖定迴 路160-1至160-4而預先地被建立。於一實施例中，時間移位 器124-1可被省略，因為該信號應該抵達第一dram，主要 2〇 如其離開緩衝晶片120時之大致相同之關係。於另一實施例 中’時間移位器124可僅被使用於資料通道中，其中該時脈 延遲被決定，其很可能導致於寫入有效資料時之錯誤。 同樣地，當時脈信號串列地經由各記憶體單元而返回 ^ ’讀取時脈被提供。因此，例如，該讀取將在點158被啟 動。但是’該時脈信號將不返回至緩衝器晶片12G，直至在 =取=料«料通道172邻緩衝器晶片上被接收之後 :調正^ ’必須延遲騎取資料關步於料回之時脈 ,34輯126提供被接收諸相位關細及信號線150上 返口 ^時脈㈣之調正。多數個延遲敎迴路可以被採用 以適S地延遲糾脈而調正這相位關係。這確保有效資料 將被返回至記憶體㈣供處理K其他要求裝置 之使用。 & 雖然讀取操作已相對於記憶體單元之左方群集被說明 並且寫^操作已相對於記憶體單元之右方群集被說明，應 了解’讀取和寫人發生在記憶體單元兩群集之上並且於 〇画1〇0任—端上類似地被進行。因此，於-實施例中， 調正邏輯被複製且可供記憶體單元各群集所使用。同樣地 ，時間移位器被供應於記憶體單元各個群集。此外，如前 所指明的，於—實施例中，存在於緩衝器晶片120上之二時 脈產生器，-個在㈣線丨歡上供應_時脈並個在信 號線150之上供應—時脈n實施例中，個別的時脈 產生盜被使用以在兩個信號線14〇和信號線15〇之上供應 時脈。 ” μ 第2圖是於本發明一實施例之時間移位資料時序圖，其 能於自由運轉時脈中提供一產生之時間移位。如所見，在 緩衝器晶片之時脈與資料具有一正交關係。但是，隨著時 脈信號經由各連續記憶體單元之傳送，時間移位Tisft、T^ft 、T3SFT、T4SFT逐漸增大。因此，如果資料與離開緩衝器之 時脈同時經由資料通道上被傳送，則更遠離於緩衝器晶片 之記憶體單元將很可能逐漸地寫入無效的資料。因此，在 緩衝器晶片之内，資料之時間移位被引入以確保在記憶體 模組之脈以及有效貢料的接收之間的正交關係被保持。 第3圖是本發明一實施例之自由運轉時脈範例的時序 圖。時脈首先循ί衣地出現在最遠離緩衝器晶片之記憶體單 元。因為記憶體單元不具有邏輯以確保與該時脈之任何特 定的相位關係，故當反應收到該時脈時，記憶體單元放置 資料於點鏈路上，而不必關心相位關係/時脈時序。當該時 脈以各個連續記憶體單元增加的接近性返回至該緩衝器時 ，相對於被返回之資料之減少的時脈偏斜發生。於該緩衝 器中，調正邏輯藉由分別地延遲來自分別記憶體單元時間 Τ4、Τ3、Τ2以及Τ1之資料而確保該正交相位關係。以這方 式，於緩衝晶片上之調正邏輯確保在該緩衝晶片之有效資 料獲得。 ' 於前面說明中，本發明已參考其特定實施例被說明。 但是，明顯地，本發明可有各種修改和改變^脫離本發 明所附加申請專利範圍之廣泛的精神和範疇。因此，說明 和圖形被認為是展示所用而不是限制。 【围式簡單說明】 第1圖是本發明一實施例之系統方塊圖。 第2圖是本發明-實施例中能提供於自由運轉時脈中 所產生之時間移位的時間移位資料時序圖。 第3圖是本發明-實施例中自由運轉時脈範例之時序 1323471 圖。 【主要元件符號說明】 100…雙排記憶體模組(DIMM) 124…時間移位器 102….緩衝器晶片 104…系統匯流排 106…晶片組 108···輸入/輸出(I/O)裝置 110…I/O匯流排 112···記憶體控制器 114…高速鏈路 120….緩衝器晶片 126…調正邏輯 140…信號線 142…動態隨機存取記憶體 150…信號線 152···動態隨機存取記憶體 158".時脈點 160"·延遲鎖定迴路 162…資料通道 122…時脈產生器 172…資料通道

Claims (1)

1323471
10 15
20 08.!L ：JO ~Ί 「年月曰修正替检$ 第94133738號申請專利範圍ί参i本 98.11.30. 十、申請專利範圍： 1. 一種用以分配時鐘信號之裝置，其包含： 多個記憶體單元； 一緩衝器，用以透過多個點對點資料通道通訊，一 資料通道連至該等多個記憶體單元中之每一單元，並且 串列地進送一連續時鐘信號經過各記憶體單元以驅動 該等多個資料通道，以及將該連續時鐘信號串列地反向 經過該等多個記憶體單元中之各個記憶體單元進送給 該緩衝器。 2. 如申請專利範圍第1項之裝置，其中該緩衝器包含： 多數個時間移位器，其依據該記憶體單元接近於該 緩衝器之程度而移位於該等點對點資料通道上發送之 資料的一時序。 3. 如申請專利範圍第2項之裝置，其中各個時間移位器包 含： 一延遲鎖定迴路。 4. 如申請專利範圍第1項之裝置，其中各個記憶體單元包 含一動態隨機存取記憶體。 5. 如申請專利範圍第1項之裝置，其十各個資料通道是8位 元寬。 6. 如申請專利範圍第1項之裝置，其中該緩衝器包含： 用以提供一自由運轉時鐘信號之一時鐘產生器。 7. —種用以分配時鐘信號之方法，其包含有下列步驟： 產生一種連續的時鐘信號； 12 1323471 以降低接近於一時鐘信號來源之程度的方式串列 地經由多個記憶體單元進送該時鐘信號；以及 以增加接近於該時鐘信號來源之程度的方式串列 地反向經過該等多個記憶體單元來傳送該時鐘信號。 5 8.如申請專利範圍第7項之方法，其進一步地包含： 相對於在自一記憶體單元至該時鐘信號來源之一 點對點鏈路上之一資料信號而調正該時鐘信號。 9. 如申請專利範圍第7項之方法，其進一步地包含： 以正交於該時鐘信號之方式經由一點對點鏈路供 10 應資料至一記憶體單元。 10. 如申請專利範圍第9項之方法，其中該供應資料至一記 憶體單元之步驟包含： 依據該等多個記憶體單元中之一記憶體單元接近 於該時鐘信號來源之程度，而延遲於一點對點鏈路上傳 15 送資料至該一記憶體單元之動作。 11. 一種用以分配時鐘信號之系統，其包含： I 一處理器； 耦合至該處理器之一記憶體控制器； 耦合至該記憶體控制器之一雙排記憶體模組 20 (DIMM)，該雙排記憶體模組具有用以接收導向該雙排 記憶體模組上多個記憶體單元中之任一單元的資料之 一緩衝器晶片，該緩衝器晶片可產生一時鐘信號，供在 經由一組記憶體單元子集合並且返回至該緩衝器晶片 之一環體中傳送。 13 1323471 12. 如申請專利範圍第11項之系統，其中各個記憶體單元包 含一動態隨機存取記憶體(DRAM)。 13. 如申請專利範圍第11項之系統，其中該雙排記憶體模組 包含： 5 多個資料通道，其各在該緩衝器晶片和一記憶體單 元之間提供一點對點鏈路。 14. 如申請專利範圍第13項之系統，其中該緩衝器晶片包含： 延遲邏輯裝置，用以依據該一記憶體接近於該緩衝 器晶片之程度而延遲於一資料通道上之資料傳送動作。 10 15.如申請專利範圍第13項之系統，其中該緩衝器晶片包含 調正邏輯裝置，用以使自該等記憶體單元返回之該 時鐘信號與在該等資料通道上提供的資料對齊。 14
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