TWI314032B - Process for producing circuit board - Google Patents

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TWI314032B
TWI314032B TW095138555A TW95138555A TWI314032B TW I314032 B TWI314032 B TW I314032B TW 095138555 A TW095138555 A TW 095138555A TW 95138555 A TW95138555 A TW 95138555A TW I314032 B TWI314032 B TW I314032B
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Kenji Takano
Munekazu Shibata
Kazuya Arai
Junichi Kanai
Kaoru Sugimoto
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Fujitsu Ltd
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1314032 九、發明說明： C發明所屬之技術領域3 發明領域 本發明係有關一種用以製造電路板的方法，尤其是， 本發明係關於一種能有效率地製造具有高密度接點之薄電 路板的方法。
C先前技術:J 發明背景 第11A至12F圖係為一習知電路板例的製造示意圖（參 10 見曰本未審查的專利申請公開案No. 2004-235323)。 在第11A圖中，一支撐基材10包含一覆銅疊層，其中銅 箔11會被黏在一樹脂板10a的正面和背面。 虛設金屬層41會被以黏性層40黏接於該支撐基材1〇的 兩面上。比該虛設金屬層41更大的雙層金屬疊層43會在該 15層41的周緣處被黏性層40黏接在基材1〇的表面上，而覆蓋 該虛設金屬層41(見第11B圖）。該雙層金屬疊層43各皆包含 —銅層42，及一例如錄、鈦、或鉻的金屬層42a，其不會被 銅的姓刻溶液所侵蚀，而被覆設在銅層42上。 如第11C圖所示，一疊層50會被以堆疊法製設在各雙層 20金屬疊層43上，其中有各接點圖案44會與介設其間的絕緣 層46堆疊並利用各通道48互相電連接。 如第11D圖所示，該疊層50和基材1〇會在比各虛設金屬 層41的周緣稍内側處被切割，俾由對應的雙層金屬疊層43 分開各虛設金屬層41來卸除該疊層50。 5 1314032 如第12A圖所示，各雙層金屬疊層43的銅層42會被使用 該金屬層42a作為阻擋層來蝕刻除去。 如第12B圖所示，該金屬層42a嗣會被银刻除去。 該疊層50會被倒轉（見第12C圖）。由焊料層阻抗劑構成 5 的圖案52會被製設在該疊層50的正面和背面上（見第12d 圖）。曝露的接點圖案44會被使用該圖案52作為阻罩來鍍以 鎳和金’俾形成一保護性鍍層54(見第12E圖）。焊料凸體56 等會被製設於預定位置而完成該電路板（見第12F圖）。 在如第11C圖所示之用以製造電路板的習知方法中，該 10 疊層5〇内的所有接點圖案44皆以堆疊法來製設在各金屬層 42a上。於此堆疊法中，該等銅層係以電錢製成，其須要較 長的時間，嗣再藉钱刻來形成圖案。故，該圖案的形成不 利地須要一段較長時間。尤其是’若有較大數目的疊合層 則須要更長的時間。 15 【發明内容】 發明概要 緣是’本發明乃被研發來克服上述問題。本發明之一 目的係在提供一種方法能有效率地製造一具有高密度接點 的薄電路板。 為達此目的，本發明乃提供以下的方法。 依據本發明之用以製造電路板的方法包含以下步驟： —支撑基材之一表面上可卸離地疊設一三層的金屬疊 而使其弟一金屬層接觸點該基材表面，該三層金屬疊 層包含該第—金屬層，一第二金屬層係不會被第一金屬層 6 1314032 的蝕刻溶劑所侵蝕，及一第三金屬層是由相同於前述第一 金屬層的材料所製成；以光微影法將該三層金屬疊層的第 —金屬層餘刻成預定的接點圖案；以堆疊法在該接點圖案 上製成一疊層，該疊層包含多數接點圖案並有各絕緣層設 5於其間’該等接點圖案會互相電連接，由該支撐基材分開 第一金屬層以卸除該疊層；使用第二金屬層作為阻擋層來 餘刻除去該三層金屬疊層的第一金屬層；及蝕刻除去曝露 的第二金屬層。 該三層金屬層的第一金屬層最好具有一比第三金屬層 10 更大的厚度。 上述依據本發明之用以製造電路板的方法更包含：以 一黏性層將一虛設金屬層黏接於該支撐基材之一表面；以 該黏性層在該第一金屬層的周緣將該三層金屬疊層黏接於 該基材表面，而來覆蓋該虛設金屬層，該三層金屬疊層係 15 大於虛設金屬層；及在比該虛設金屬層的周緣稍内位置切 割該疊層和基材’並由虛設金屬層分開第一金屬層來卸除 該疊層。 一依據本發明之用以製造電路板的方法包含以下步 驟：在一支撐基材的正面和背面可卸離地各疊設一三層金 20屬疊層，而使該各疊層之第一金屬層接觸點該基材的對應 表面，該各三層金屬疊層係包含該第一金屬層，一第二金 屬層不會被第一金屬層的餘刻溶液所侵餅，及一第三金屬 層係由與第一金屬層相同之材料所製成；以光微影法將該 等疊層的第三金屬層蝕刻成預定的接點圖案；以堆疊法在 7 1314032 該等接點圖案上製成疊層，該疊層含有多數接點圖案並有 各絕緣層介設其間，且該等接點圖案會互相電連接；由該 支撐基材分離各第一金屬層來卸除該等疊層；利用第二金 屬層作為阻擔層來餘刻除去該等三層金屬疊層的第一金屬 5 層；及蝕刻除去曝露的第二金屬層。 該各三層金屬叠層之第一金屬層最好具有比第三金屬 層更大的厚度。 上述本發明之用以製造電路板的方法更包含以下步 驟：以黏性層將虛設金屬層黏接於該支撐基材的正面和背 10 面；在第一金屬層的周緣以該黏性層將該等三層金屬疊層 黏接於支撐基材的表面上，而覆蓋虛設金屬層，該各三層 疊層係大於對應的虛設金屬層；在比各虛設金屬層的周緣 稍内位置處來切割該等疊層和基材，而由對應的虛設金屬 層分開各第一金屬層來卸除該等疊層。 15 在本發明中，該三層金屬疊層係與該電路板製程分開 地預先被製成。該疊層的第三金屬層會被蝕刻來形成設在 一面上的最頂部接點圖案。該接點圖案在堆疊法中並非藉 電鍍來製成一電鍍須要較長時間，故能減少製造該電路板 所須的時間並提高效率。又，該接點圖案會形如被埋在絕 20 緣層中的埋入式接點，該埋入式接點的表面係呈平滑且曝 露的。故，一LSI能夠容易且確實地固裝。此外，該電路板 係先被設在支撐基材上嗣再由該基材卸除，故能有效率地 製成一具有高密度接點的薄電路板。 圖式簡單說明 8 1314032 第1圖係為一狀態說明圖，其中有一三層金屬疊層被設 在一支撐基材之各表面上； 第2圖為一結構例的說明圖，其中該三層金屬疊層係可 釋地璺設在支撐基材上； 5 第3圖為一狀態說明圖，其中有一阻抗劑圖案被製設在 各三層金屬疊層的表面上； 第4圖為一狀態說明圖，其中該各三層金屬疊層的第三 金屬層係被以光微影法製成一接點圖案； 第5圖為一狀態說明圖，其中有多層的接點圖案被以堆 10 疊法製設在第4圖所示之各首先形成的接點圖案上； 第6圖為一狀態說明圖，其中在第5圖所示步驟中被製 成的疊層已由該支撐基材卸離； 第7圖為一狀態說明圖，其中一第一金屬層被由該疊層 I虫刻除去； 15 第8圖為一狀態說明圖，其中一第二金屬層被由該疊層 I虫刻除去； 第9圖為一狀態說明圖，其中有一焊料阻抗劑圖案被設 在該疊層上； 第10圖為一狀態說明圖，其中焊料凸體會被製設在曝 20 露的接點圖案上來完成一電路板； 第11A至11D圖各為一製程圖示出在一製造電路板之 習知方法的各較前步驟；及 第12A至12F圖各為一製程圖示出在該製造電路板之 習知方法的各較後步驟。 1314032 C貧施冷式】 較佳實施例之詳細說明 本發明的較佳實施例將參照各圖案例來詳細說明。 第1至10圖各為一依據本發明之用以製造電路板的方 5 法之說明圖。 如第1圖所示，三層金屬疊層62係可卸地疊在_ 材60的正面和背面上。 牙土
10 各三層金屬疊層62皆包含一第一金屬層63，一第二金 曰4八不θ被能餘刻該第一金屬層63的蝕刻溶液所侵 及第—金屬層65係由如同第一金屬層63的材料所構 成而依序疊合。 例如，各第—金屬層63係由較厚的銅箔所構成，其厚 度約為70Mm。各第二金屬層料則由厚度大約ΐμιη的鎳、絡^ 或鈦層所形成。該第二金屬層64係以電解浸触或機射來設 15衫-金騎《上。而各第三金制Μ是由厚度約丨一的 3層所構成。該第三金屬層65係以電解浸餘法等製設在第 二金屬層64上。 該支撐基材60係由一種材料所製成，其具有充分的硬 度而在製成一絕緣層或鍍著層及在傳送該基材60時足以達 2〇到良好的可執持性，並具有足夠的強度能防止變形，例如 收縮和曲翹。在本實施例中，該基材60為一種含有破璃布 的衣氣樹脂基材，而具有0.3至0.4mm的厚度。該支樓美材 6〇可僅由—樹脂基材所製成，例如含有玻璃布的環氧樹脂 基材，或亦可僅由一金屬板所構成，只要確能具有—預定 10 1314032 強度即可。 為能可却地將各三層金屬疊層62疊合在該支撐基材6〇 上，一如第2圖所示的結構將會較佳。 即，虛設金屬層68會被以黏結層67來黏接於該支揮基 5材60的正面和背面上。該各三層金屬疊層62會在第—金屬 層63的周緣處被黏性層67黏接在基材的表面上來覆蓋該虛 设金屬層68，該各疊層62係大於對應的虛設金屬層68。 在第2圖中，粗線a表示該虛設金屬層68黏接於黏性層 67及該疊層62黏接於黏性層67的部份。又，虛線B代表該疊 10層62/、/、虛叹金屬層68接觸的部份。該疊層62、虛設金屬 層68和支撐基材6〇會被沿著點線c來切割，其係位於比該虛 设金屬層68的周緣稍内的位置’遂可分開該虛設金屬層68 和第一金屬層63，而卸除該三層金屬疊層62。為避免在虛 線B所不的部份中含納空氣，該等層合步驟最好是在—真空 15 裝置内進行。 如第3圖所示，預定的光阻圖案7〇會被製設在第三金屬 層65上。如第4圖所示，一連串的光微影步驟會被進行，即 曝光和顯影將會使用該光阻圖案70作阻罩來進行，嗣該光 阻圖案70會被除去。以此方式，該第三金屬層65會被蝕刻 20來开> 成預定的接點圖案71。 如第5圖所示，一疊層76會被以堆疊法來製設在各接點 圖案71上，其中有各接點圖案74會被疊合並有各絕緣層73 介設其間’再以通道75來互相電連接。 該等疊層會被沿第2圖所示的C線來切割，遂可分開各 1314032 疊層76與支撐基材6〇，如第6圖所示。 各卸離的疊層76之第-金屬層63會被使用第二金屬層 64作為阻擋層來蝕刻除掉，如第7圖所示。 如第8圖所示，曝露的第二金屬層_會被⑽】除去。 在本例巾$藉敍刻第二金屬層Μ所形成的接點圖案71並 不會破第二金屬層64的姓刻溶液所侵钱。故，該接點圖案 成埋入式接點而埋設於絕緣層中，且其表面會 呈曝露如第8圖所示。 曰 、，在堆疊法中該埋人式接點並非以需要較長時間的電錢 10法”得，而係藉關該三層金屬疊層62的第二金屬層^ 所製成，故能減少製造一電路板所需的時間。 如第9圖所不，焊料阻抗層78會被製設在各疊層％的正 面矛#面，而使設在該疊層76背面的接點圖案Μ和設在正 面的接點圖案74的預定部份曝露。如第1〇圖所示，該等接 5 ‘.’’έ圖案71和74的曝露部份會钱㈣再赫來形成保護電 鑛膜8〇。然後’焊料凸體82會被製設在接點圖案71上的保 言蔓鍍膜80上以完成一電路板料。 至於該電路板84，通常多數的電路板會被製成一整片 再刀割成各小片，而來形成所要的電路板。 〇 在上述實施例中，該等疊層76係被設在支撐基材60的 正面和背面。但該疊層76亦可只被設在基材6〇的一面上。 【阐式簡單說明】 Q係為一狀悲έ兒明圖，其中有一三層金屬疊層被設 在—支撑基材之各表面上； 12 1314032 第2圖為一結構例的說明圖，其中該三層金屬疊層係可 釋地豐設在支稽'基材上； 第3圖為一狀態說明圖，其中有一阻抗劑圖案被製設在 各三層金屬疊層的表面上； 5 第4圖為一狀態說明圖，其中該各三層金屬疊層的第三 金屬層係被以光微影法製成一接點圖案； 第5圖為一狀態說明圖，其中有多層的接點圖案被以堆 疊法製設在第4圖所示之各首先形成的接點圖案上； 第6圖為一狀態說明圖，其中在第5圖所示步驟中被製 10 成的疊層已由該支撐基材卸離； 第7圖為一狀態說明圖，其中一第一金屬層被由該疊層 名虫刻除去； 第8圖為一狀態說明圖，其中一第二金屬層被由該疊層 I虫刻除去； 15 第9圖為一狀態說明圖，其中有一焊料阻抗劑圖案被設 在該疊層上； 第10圖為一狀態說明圖，其中焊料凸體會被製設在曝 露的接點圖案上來完成一電路板； 第11A至11D圖各為一製程圖示出在一製造電路板之 20 習知方法的各較前步驟；及 第12A至12F圖各為一製程圖示出在該製造電路板之 習知方法的各較後步驟。 【主要元件符號說明】 10…基材 10a. ··樹·月旨板 13 1314032 11...銅箔 54，80·.·保護層 40，67··.黏性層 56，82...焊料凸體 41，68...虛設金屬層 60…支撐基材 42...銅層 62…三層金屬疊層 42a…金屬層 63...第一金屬層 43...金屬疊層 64...第二金屬層 44，71，74...接點圖案 65···第三金屬層 46，73·••絕緣層 70...光阻圖案 48，75...通道 78...焊料阻抗^ 50，76··.疊層 84...電路板 52...阻抗劑圖案 14

Claims (1)

1314032 . w’)年&月t曰修(更)正本 . 第 95138555 號 專利範圍'i正本 97.12.05 十、申請專利範圍： 1. 一種製造電路板的方法，包含以下步驟： 在一支樓基材之一表面上可卸地疊設一三層金屬 疊層，而使該三層金屬疊層之一第一金屬層接觸點該基 5 材表面，該三層金屬疊層包含該第一金屬層，一第二金 屬層其不會被第一金屬層的蝕刻溶液所侵蝕，及一第三 金屬層係由與第一金屬層相同的金屬材料製成而依序 疊合； 以光微影法將該三層金屬疊層的第三金屬層蝕刻 10 成一預定的接點圖案； 以堆疊法在該接點圖案上製成一疊層，該疊層包含 多數接點圖案並有各絕緣層介設其間，該等接點圖案會 互相電連接； 由該支撐基材分開該第一金屬層以卸除該疊層； 15 用該第二金屬層作阻擋層來蝕刻除去該三層金屬 疊層的第一金屬層；及 藉姓刻除去曝露的第二金屬層。 2. 如申請專利範圍第1項之製造電路板的方法，其中該三 層金屬層疊層的第一金屬層具有比第三金屬層更大的 20 厚度。 3. 如申請專利範圍第1項之製造電路板的方法，更包含以 下步驟： 以一黏性層將一虛設金屬層黏接於該支稽'基材之 一表面； 15 1314032 在第一金屬層的周緣處以該黏性層將該二層金屬 疊層黏接於該基材表面來覆蓋虛設金屬層，該三層金屬 疊層係大於虛設金屬層；及 在比該虛設金屬層的周緣稍内位置處切割該疊層 5 和支撐基材，俾分開該第一金屬層與虛設金屬層來卸除 該疊層。 4. 一種製造電路板的方法，包含以下步驟： 在一支撐基材的正面和背面上可卸地疊設三層金 屬疊層，而使各三層金屬疊層之一第一金屬層接觸對應 10 的支撑基材表面；該等三層金屬疊層各包含該第一金屬 層，一第二金屬層其不會被第一金屬層的姓刻溶液所侵 姓，及一第三金屬層係由與第一金屬層相同的金屬材料 製成而依序疊合； 以光微影法將該各三層金屬疊層的第三金屬層蝕 15 刻成預定的接點圖案； 以堆疊法在該各接點圖案上製成疊層，該疊層包含 多數接點圖案並有各絕緣層介設其間，該等接點圖案會 互相電連接； 由該支撐基材分開第一金屬層以卸除該等疊層； 20 用第二金屬層作阻擋層來蝕刻除去該各三層金屬 疊層的第一金屬層；及 藉姓刻除去曝露的第二金屬層。 5. 如申請專利範圍第4項之製造電路板的方法，其中各三 層金屬疊層的第一金屬層皆具有比第三金屬層更大的 16 T314032 厚度。 6.如申請專利範圍第4項之製造電路板的方法，更包含以 下步驟： 以黏性層將虛設金屬層黏接於該支撐基材的正面 5 和背面上； 在第一金屬層的周緣處以該黏性層將各三層金屬 疊層黏接於該基材兩面來覆蓋各虛設金屬層，各三層金 屬疊層皆大於對應的虛設金屬層；及 在比各虛設金屬層的周緣稍内位置處切割該等疊 10 層和支撐基材，俾分開各第一金屬層與對應的虛設金屬 層來卸除該等疊層。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100761706B1 (ko) * 2006-09-06 2007-09-28 삼성전기주식회사 인쇄회로기판 제조방법
JP5293010B2 (ja) * 2008-09-02 2013-09-18 大日本印刷株式会社 力学量センサおよび積層体の製造方法
KR101077340B1 (ko) * 2009-12-15 2011-10-26 삼성전기주식회사 기판 제조용 캐리어 부재 및 이를 이용한 기판의 제조방법
KR101109234B1 (ko) * 2010-01-07 2012-01-30 삼성전기주식회사 인쇄회로기판 제조용 캐리어와 그 제조방법 및 이를 이용한 인쇄회로기판의 제조방법
KR101205464B1 (ko) * 2010-08-25 2012-11-28 아페리오(주) 인쇄회로기판 제조방법
CN102026490A (zh) * 2010-12-14 2011-04-20 叶逸仁 Ito镀膜电路板的制备方法
US9230899B2 (en) 2011-09-30 2016-01-05 Unimicron Technology Corporation Packaging substrate having a holder, method of fabricating the packaging substrate, package structure having a holder, and method of fabricating the package structure
CN103066048B (zh) * 2011-10-21 2015-11-25 欣兴电子股份有限公司 具有支撑体的封装基板、封装结构及其制法
CN103066049B (zh) * 2011-10-24 2015-09-02 联致科技股份有限公司 封装基板及其制法
JP2014130856A (ja) * 2012-12-28 2014-07-10 Kyocer Slc Technologies Corp 配線基板の製造方法
KR101463057B1 (ko) 2013-04-08 2014-11-19 한국기계연구원 배선 패턴의 제조방법
US9899239B2 (en) * 2015-11-06 2018-02-20 Apple Inc. Carrier ultra thin substrate
KR20180113996A (ko) * 2016-02-18 2018-10-17 미쓰이금속광업주식회사 프린트 배선판 제조용 구리박, 캐리어를 구비한 구리박 및 동장 적층판 그리고 그것들을 사용한 프린트 배선판의 제조 방법
TWI801346B (zh) * 2016-08-05 2023-05-11 日商三菱瓦斯化學股份有限公司 支持基板、附設支持基板之疊層體及搭載半導體元件用之封裝基板的製造方法
CN111834232B (zh) * 2020-06-12 2021-04-09 珠海越亚半导体股份有限公司 一种无特征层结构的转接载板及其制造方法
JP2023136298A (ja) * 2022-03-16 2023-09-29 Ｆｉｃｔ株式会社 多層基板、多層基板の製造方法及び電子機器

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3001485B2 (ja) 1997-11-20 2000-01-24 富山日本電気株式会社 多層プリント配線板の製造方法
US6429942B1 (en) * 1998-09-28 2002-08-06 California Institute Of Technology Using a 2D displacement sensor to derive 3D displacement information
US6869750B2 (en) * 1999-10-28 2005-03-22 Fujitsu Limited Structure and method for forming a multilayered structure
JP2002299779A (ja) * 2001-03-30 2002-10-11 Hitachi Metals Ltd 配線形成用帯材及びそれを用いたバンプ付き配線を有する配線板並びに配線形成用帯材を用いた転写配線板の製造方法
JP3811680B2 (ja) * 2003-01-29 2006-08-23 富士通株式会社 配線基板の製造方法
JP4143609B2 (ja) * 2003-05-23 2008-09-03 富士通株式会社 配線基板の製造方法
JP2006135277A (ja) * 2004-10-06 2006-05-25 North:Kk 配線基板と、その製造方法
KR100782956B1 (ko) 2005-11-18 2007-12-07 후지쯔 가부시끼가이샤 배선 기판의 제조 방법

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