TWI311815B - Thin film transistor array panel and manufacturing method thereof - Google Patents

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Description

1311815 替換頁 九、發明說明： 【發明所屬之技術領域】 本發明關於一種薄膜電晶體陣列基板及其製造方法， 且特別是關於一種液晶顯示器之薄膜電晶體陣列基板及其 製造方法。 【先前技術】
液晶顯示器（LCD)係最廣泛使用的平面基板顯示器中 之一。一液晶顯示器包括二基板，其設置有場產生電極及 一夾置其間之液晶（LC)層。該液晶顯示器藉由供應電壓於 場產生電極以在該液晶層内產生一電場，決定在液晶層内 液晶分子之方位以調整入射光線之偏極而產生影像。
在個別基板上包含場產生電極之液晶顯示器中，一種 液晶顯示器係在一基板設置複數個配置於一矩陣内像素電 極，且另一基板設置一覆蓋整個表面之共用電極。該液晶 顯示器之影像顯示係藉由分別施加個別電壓至各像素電極 而達成。為了應用個別之電壓，複數個三端子薄膜電晶體 (TFT)會被連接至個別之像素電極，且複數個傳輸信號用於 控制該等薄膜電晶體之閘線，與複數個傳輸電壓（將施加於 該像素電極）的資料線係設置在該基板上。 該液晶顯示器之基板具有一層狀結構，包括數個傳導 層與數個絕緣層。該閘線、資料線與像素電極是由不同傳 導層（以下稱為“閘導體”、“資料導體”與“像素導體”）所製 成，較佳是依序沈積且由絕緣層分隔。一薄膜電晶體會包 5 1311815 J貴纖頁 括三電極：一由該閘導體製成之閘極，及由該資料電極製 成之源與汲極。該源極與汲極係由通常位於其下的一半導 體連接，且該汲極係經由在一絕緣層中之孔連接至該像素 電極。
該閘導體與資料導體最好是由具有低電阻可用於降低 在閘線與資料線内之信號延遲的含鋁金屬（譬如鋁與鋁合 金）製成。該像素電極通常係由譬如銦錫氧化物（ITO)與銦 鋅氧化物（IZO)之透明導電材料製成，用於在供應電壓時產 生電場與光傳輸。
同時，在含鋁金屬與ITO或IZO間之接觸會造成一些 問題，譬如含鋁金屬之腐蝕與較大接觸電阻。此外，在含 鋁金屬與半導體（譬如矽）間之接觸會造成一擴散問題。因 此，具有與ITO 、IZO或半導體間之良好接觸特徵的一附 加金屬會夾置於含鋁金屬與ITO、IZO及半導體間以避免 其等間直接接觸。結果，具有一雙層結構之資料導體（其需 要接觸半導體與像素電極二者）業已提出。該雙層結構包括 一上含鋁金屬層與一下金屬層且該上層之接觸部位被移除 以改進與其底下像素電極間之接觸。 如上述，一汲極與一像素電極會經由在一絕緣體間之 一接觸孔連接。此連接係藉由在該絕緣體内形成該孔以露 出該汲極之上含鋁金屬層的一部位、藉由毯覆式（blanket) 蝕刻上金屬層之露出部位以露出一具有良好接觸特徵之下 層，且最後在其上形成像素電極。然而，該毯覆式餘刻通 常會因過度蝕刻該接觸孔之側壁下的含鋁金屬而形成底 6
1311815 切。該底切會產生不連接或造成在靠近該底切處後續形成 之像素電極的不佳輪廓，而增加該像素電極與没極間之接 觸電阻。一附加光蝕刻步驟會被建議用以移除該上含鋁金 屬層，但其會增加製程之複雜性及生產成本。 【發明内容】
本發明提供一種薄膜電晶體陣列基板，其包括：一形 成於一絕緣基材上之第一傳導層；一在該第一傳導層上之 閘絕緣層；一在該閘絕緣層上之半導體層；一至少部份形 成於該半導體層且包括彼此分隔之一資料線與一汲極的第 二傳導層，該第二傳導層包括一阻障金屬之下薄膜與一鋁 或鋁合金之上薄膜；一覆蓋該半導體層之鈍化層；及一形 成於第二傳導層上且接觸該第二傳導層之第三傳導層，其 中該上薄膜至少一邊緣會置於該下薄膜上，使得該下薄膜 包括一露出該上薄膜之第一部位，且該第三傳導層會接觸 該下薄膜之該第一部位。
該上薄膜之一邊緣較佳是橫過該下薄膜。 最好該鈍化層具有一露出該下薄膜第一部位至少部份 之接觸孔，且該第三傳導層至少一部位係位於該鈍化層 上。該上薄膜至少一邊緣不會和該接觸孔之邊界吻合。該 鈍化層較佳是接觸靠近接觸孔之下薄膜。 該下薄膜可包括鉻、鉬或鉬合金。 較佳是該薄膜電晶體陣列基板更包括一夾置於半導體 層與第二傳導層間之歐姆接觸，且該歐姆接觸具有實質上 7 1311815 年月日修正替換頁 ——- 與該第二傳導層相同之平面形狀。 較佳是，該半導體層之邊界實質上吻合該第二傳導層 之邊界或是位於該第二傳導層之外部。 該第三傳導層較佳是包括ITO或IZO。 最好該第三傳導層至少包含一接觸該汲極之像素電 極。該鈍化層具有一第一接觸孔用於在其間接觸該汲極與 像素電極、一第二接觸孔以露出該第一傳導層的一部位， 及一第三接觸孔以露出該資料線的一部位；且該第三傳導 層至少包含一經由該第二接觸孔接觸該第一傳導層之第一 輔助部位，及一經由該第三接觸孔接觸該資料線之第二輔 助部位。 該第二傳導層之第一部位較佳是具有不平坦處。 本發明提供一種製造薄膜電晶體陣列基板之方法，該 方法包括：在一絕緣基材上形成一閘傳導層；形成一閘絕 緣層；形成一半導體層；形成一包括彼此分隔的一資料線 與一汲極之資料傳導層，及一包括一下薄膜與一方薄膜之 雙層結構；移除該上薄膜的一第一部位以露出該下薄膜的 一第一部份，其中該半導體層之形成係藉由使用一光阻而 施行，且該上薄膜之第一部份的移除係藉由使用該光阻作 為一遮罩而施行。 較佳是，該下薄膜最好包括一阻障金屬，且該該上薄 膜包括鋁或鋁合金。 該薄膜電晶體陣列基板可更包括：在該半導體層與該 資料傳導層間形成一歐姆接觸。
8
1311815 該半導體層與該資料傳導層之形成可包括：沈積一非 晶矽層、在該非晶矽層上形成該資料傳導層；該資料傳導 層包括該下薄膜與該上薄膜；塗佈一光阻於該上薄膜與該 非晶矽層；移除該上薄膜之一第一部份，該第一部位露出 於該光阻外；且藉由移除該非晶矽層露出該資料傳導層與 光阻外之部位而形成包括該非晶矽層之該半導體層。 最好是該上薄膜之第一部位未覆蓋有該光阻，該半導 體層包括一位於該資料線與汲極間之通道部位，且該光阻 覆蓋該通道部位。 該非晶石夕層較佳是包括一本質非晶石夕膜及一在本質非 « 晶矽膜上之異質非晶矽膜。該方法更包括：在該半導體形 成後移除該光阻；且移除露出該資料傳導層外之異質非晶 矽膜部位。 該方法可更包括：在該下薄膜上留下該下薄膜的一島 狀部位；且藉由毯覆式蝕刻移除該上薄膜之該島狀部位。 本發明提供一種薄膜電晶體陣列基板，其包括：一形 成於一絕緣基材上之閘傳導層；一在該閘傳導層上之閘絕 緣層；一在該閘絕緣層上之半導體層；一至少部位形成於 該半導體層且包括彼此分隔之一資料線與一汲極的資料傳 導層；一覆蓋該半導體層之鈍化層；及一接觸該汲極之像 素電極，其中該半導體層之邊界會露出該資料線外，除了 靠近汲極處與該資料線末端部位。 該資料傳導層較佳是具有一包括一下薄膜與一上薄膜 之多層結構，且該下薄膜與上薄膜具有不同形狀。 9 1311815 該下薄膜較佳是包括一阻障金屬且該下薄膜至少包含 铭或銘合金。 該資料線較佳是具有一實質平行於該半導體層之邊 緣，且該資料線之邊緣係置於該半導體層上或是與該半導 體之一邊緣吻合。 該像素電極較佳是具有一重疊該閘傳導層、該資料傳 導層或該半導體層之邊緣。
較佳是，該薄膜電晶體陣列基板更包括一夾置於該半 導體層與該資料傳導層間之歐姆接觸，且具有實質上與該 資料傳導層相同之平面形狀。 該資料傳導層之側邊較佳是傾斜的。
該鈍化層較佳是具有一接觸該汲極與像素電極中間之 第一接觸孔，一露出該閘傳導層之一部位的第二接觸孔， 及一露出該資料線之一部位的第三接觸孔。該薄膜電晶體 陣列基板更包括一經由該第二接觸孔接觸該第一傳導層之 第一輔助部位，及一經由該第三接觸孔接觸該資料線之第 二輔助部位，該第一與第二接觸包括與該像素電極相同之 層 。 該鈍化層較佳是接觸靠近該第一與第二接觸孔之下薄 膜。 該汲極接觸該像素電極的一部位較佳是具不平坦處。 本發明提供一種製造薄膜電晶體陣列基板之方法，該 方包括：在一絕緣基材上形成一閘線；在該閘線上形成一 閘絕緣層；在該閘絕緣層上形成一半導體層；形成一資料 10
1311815 傳導層，包括一與該閘線相交之資料線及一與該資料線分 開之汲極；形成一接觸該汲極之像素傳導層，其中該半導 體層之形成係藉由使用一光阻作為#刻遮罩而施行，且該 光阻未覆蓋該資料傳導層的一部位。 該資料線與該汲極較佳是包括一下薄膜與一上薄膜。 該方法進一步包括：移除該上薄膜未被覆蓋之部位。
該半導體層與該資料傳導層之形成可包括：沈積一非 晶矽層、在該非晶矽層上形成該資料傳導層；該資料傳導 層包括該下薄膜與該上薄膜；在該上薄膜與該非晶矽層上 形成該光阻；移除該上薄膜未被覆蓋之部位；及藉由移除 該非晶矽層露出該資料傳導層與光阻外之部位而形成包括 該非晶矽層之該半導體層。 該方法可更包括：在該下薄膜上留下該上薄膜的一島 狀部位；且藉由毯覆式蝕刻移除該上薄膜之該島狀部位。 該半導體層較佳是包括一位於該資料線與汲極間之通 道部位，且該光阻覆蓋該通道部位。
【實施方式】 本發明現在將參考隨附圖式而在下文中更充分地說 明，其中將顯示本發明之較佳具體實施例。然而，本發明 可包含許多不同形式且不應視為侷限於在此所提出之具體 實施例。 在圖式中，各層、膜、基板'區域等之厚度係為了說 明而加以誇示。本發明各處中相似之數字代表相似之元
II
1311815 件。應瞭解當一元件（例如一層、膜、區域或基板）被指為“在 另一元件之上”時，其可直接位於其他元件之上或可出現在 其等間插入之元件。相反地，當一元件被指為“直接在另一 元件之上”時，則不會出現夾置之元件。 現在，包括根據本發明具體實施例之接觸結構與其製 造方法的薄膜電晶體陣列基板將參考附圖而說明。 現將參考第1與第2圖詳加說明依據本發明一具體實 施例之液晶顯示器的薄膜電晶體陣列基板。 第1圖係依本發明一具體實施例之液晶顯示器的一代 表性薄膜電晶體陣列基板之佈置圖，而第2圖係第1圖所 示薄膜電晶體陣列基板沿線ΙΙ-ΙΓ之剖面圖。 複數個閘線1 2 1及複數個儲存電極線1 3 1係形成在一 絕緣基板Π 0上。 閘線1 2 1及儲存電極線1 3 1係實質地在一橫向延伸且 彼此隔開。閘線1 2 1傳輸閘信號且各閘線1 2 1之複數個部 位會形成複數之閘電極1 2 3。儲存電極線1 3 1會被供應一 譬如一共用電壓之預定電壓，其會施加至該液晶顯示器其 他基板（未顯示）上的一共用電極（未顯示）。各儲存電極線 131包括複數個向上與向下突出之膨脹137。 閘線1 2 1與儲存電極線1 3 1包括較佳是由含銀金屬（譬 如銀與銀合金）或含鋁金屬（譬如鋁與鋁合金）製成的一低 電阻傳導層。閘線1 2 1與儲存電極線1 3 1可具有一多層結 構，包括一低電阻傳導層與一較佳是由具有與其他材料（譬 如IT 0與IZ 0)有良好物理、化學與電性接觸之鉻、鈦、钽、 12 1311815 年月日修正替換頁 鉬或該等之合金（譬如鉬鎢合金）製成之另一層。此等層的 一優良代表性纟且合係絡與铭-钕合金。 閘線1 2 1與儲存電極線1 3 1之側邊係傾斜的，且該等 側邊相對於基材1 1 0 —表面之斜角從約3 0至8 0度。 一較佳是由砍氮化物（S i Ν X)製成之閘絕緣層1 4 0會形 成於閘線1 2 1與儲存電極線1 3 1上。
較佳是由氫化非晶矽（簡稱“a-矽”）製成之半導體長條 與島1 5 1與1 5 7係形成於閘絕緣層1 4 0上。各半導體條1 5 1 實質在縱向延伸且具有複數個分支向外朝閘極1 2 3之延伸 154° 複數個較佳是由梦化物或η +氫化a -砍重度摻雜η型雜 質製成之歐姆接觸長條與島161、165與167會形成於半導 體長條與島1 5 1與1 5 7上。各歐姆接觸長條1 6 1具有複數 個延伸1 6 3，而該延伸1 6 3與該歐姆接觸島1 6 5係成對位 於半導體條151之延伸154上。該歐姆接觸島167係置於 半導體島157上。
半導體長條151與島157及歐姆接觸161、165與167 之側邊係傾斜的，且其等斜角最好是在介於約3 0至8 0度 之範圍内。 複數個資料線1 7 1、複數個汲極1 7 5與複數個儲存電 容器導體177係分別形成於歐姆接觸161、165與167上。 用於傳輸資料電壓之資料線1 7 1實質上在該縱向延伸 且與閘線1 2 1相交。各資料線1 7 1之複數個分支（朝汲極 1 7 5延伸）會形成複數個源極1 7 3。每一對源極1 7 3與汲極 13
1311815 1 7 5係相對於一閘極1 2 3而彼此分開且彼此相對。一閘極 1 2 3、一源極1 7 3、一汲極1 7 5連同一半導體長條1 5 1之延 伸1 5 4，會形成具有一通道（形成於置放源極1 7 3與汲極1 7 5 間之延伸1 5 4上）的一薄膜電晶體。 儲存電容器導體 177重疊儲存電極線 131之膨脹 137。儲存電容器導體177可延伸至與其連接之汲極175。
資料線1 7 1包括二具有不同物理特徵之薄膜，一下薄 膜171p與一上薄膜171q。上薄膜171q最好是由譬如含铭 金屬之低電阻金屬製成，用於減低在信號線1 7 1中之信號 延遲或電壓降。另一方面，下薄膜171p最好是由與其他材 料（譬如ITO與IZO)有良好物理、化學與電性接觸特徵之 材料製成。用於下薄膜1 7 1 p之代表性材料係鉻、鈦、钽、 鉬與其等之合金（譬如鉬鎢合金），且其等之功用也是作為 a-矽與鋁間之一擴散阻障。資料線1 7 1之接觸部位（即末端 部位1 7 9)只包括一下薄膜而無上薄膜。
如同資料線1 7 1，汲極1 7 5與儲存電容器導體1 7 7也 可具有一雙層結構（除了接觸部位）。第2圖顯示雙層汲極 175(175p與175q)與單層儲存電容器導體177。 資料線1 7 1、汲極1 7 5與儲存電容器導體1 7 7之邊緣 具有傾斜之側邊，且該等側邊之斜角從約3 0至8 0度。 歐姆接觸1 6卜1 6 5與1 6 7只夾置於下方之半導體長條 151與島157及下方之資料線17卜下方之汲極175與下方 之導體1 77間，且減低其間之接觸電阻。半導體長條1 5 1 與島1 5 7具有與資料線1 7 1、汲極1 7 5與儲存電容器導體 14 1311815 赢ir替換頁 177以及下方之歐姆垃_ p 叹对接觸161、165與167幾乎相同之平面 形狀’除了設置薄膜蝥曰μ 聘電日日體之延伸1 5 4外。特別是，半導 體島157、歐姆接緒t 間167與儲存電容器導體177具有實質 上相同之平面形妝。& # ^ 半導體長條151包括一些未覆蓋著資 料線17 1、沒極1 7 ς α 75與儲存導體丨77之露出部位，譬如位 於源極173與汲極175間之部位。 純化層1 8 0係形成於資料線1 7 1、汲極1 7 5、儲存導 體177以及半導靜且 守暇長條1 5 1之露出部位上。鈍化層1 80最 好疋以藉由電漿增強化學氣相沈積(PECVD)形成而具有一 良好平坦特徵、低介電絕緣材質（譬如a-梦：碳：氧與a- 石夕·氧·氣）之光敏有機材料，或無機材料（譬如矽氮化物） 製成。 _純化層1 80具有分別露出汲極1 75、儲存導體1 77與 貝料線171末端部位179之複數個接觸孔185、187與189。 純化層1 80與閘絕緣層丨4〇具有露出閘線1 2丨之末端部位 125之複數個接觸孔182。 如上述’接觸孔185與189分別露出汲極175之下薄 膜與資料線1 7 1之末端部位1 79。此外，接觸孔1 82、1 85、 1 8 7與1 8 9並無底切且足夠小而不致露出閘極1 2 1、汲極 1 7 5、儲存電容器導體1 7 7與資料線1 7 1之邊緣。接觸孔 185與189之邊界與上薄膜175q與171q之邊界並不吻合。 複數個像素電極190與複數個接觸輔助部位92與 97(較佳是由1zo或ITO製成）係形成於鈍化層1 80上。 像素電極1 9 0係實體上與電性上經由接觸孔1 8 5連接 15 1311815 「————— 9M ##.正替換頁j 至汲極 175，且經由接觸孔 187連接至儲存電容器導體 1 7 7，使得像素電極1 9 0從汲極1 7 5接收資料電壓且傳輸所 接收之資料電壓至儲存電容器導體177。具有資料電壓之 像素電極1 9 0協同在其他基板上之共用電極產生電場，使 置於其間之液晶分子重新排列。
一像素電極 1 9 0與一共用電極形成一稱為“液晶電容 器”之電容器，其會在薄膜電晶體關閉後儲存施加之電壓。 一附加之電容器稱為“儲存電容器”（其係並聯至液晶電容 器）係提供用於增強電壓儲存容量。該儲存電容器可藉由重 疊像素電極1 9 0與儲存電極線1 3 1而實施。該儲存電容器 之電容（即該儲存電容）的增加可藉由提供在儲存電極線 131處之膨脹137以增加重疊面積，及藉由提供在像素電 極 190下之儲存電容器導體 177(其係連接至該像素電極 1 9 0且與膨脹1 3 7重疊）以降低端子間之距離。 像素電極1 9 0可視需要與閘線1 2 1與資料線1 7 1重疊 以增加孔徑比。
接觸輔助部位9 2與9 7會由接觸孔1 8 2與1 8 9分別連 接至閘線1 2 1露出之末端部位1 2 5，及資料線1 7 1露出之 末端部位1 7 9。接觸輔助部位9 2與9 7並非必須但最好能 保護露出部位1 2 5與1 7 9，且用以補助露出部位1 2 5、1 7 9 與外部裝置之附著性。 如上述，接觸孔185、187與189露出汲極175、儲存 電容器導體1 77與資料線1 7 1之下薄膜，同時該下薄膜具 良好之接觸特徵，且該像素電極1 90及由IZO與ITO製成 16 1311815 i敗1¾肩 之接觸輔助部位只接觸該下薄膜。因此，在其間之接觸輔 助部位會減少且因而該液晶顯示器之特徵得以改進。 依據本發明另一具體實施例，像素電極1 9 0係由透明 導電聚合體製成。至於一反射式液晶顯示器，像素電極190 係由不透明反射性金屬製成。在此等例中，接觸輔助部位 92與97係由譬如與像素電極190不同之IZO或ITO製成。 現在將參考第3 A至7 B圖以及第1與第2圖詳加說明 第1與第2圖所示，依據本發明第一具體實施例製造薄膜 電晶體陣列基板之方法。 第3 A、4A、5A及7A圖係第1與第2圖所示根據本 發明一具體實施例之製造方法的薄膜電晶體陣列基板在中 間步驟之佈置圖；第3 B圖係第3 A圖所示之薄膜電晶體陣 列基板沿線ΠΙΒ-ΙΙΙΒ’之斷面圖；第4B圖係第3B圖所示 步驟後第4A圖之薄膜電晶體陣列基板沿線IVB-IVB’之斷 面圖；第5B圖示範在第4B圖所示步驟後第5A圖之薄膜 電晶體陣列基板沿線VB-VB’之斷面圖；第6圖示範在第 5B 圖所示步驟後第 5A圖之薄膜電晶體陣列基板沿線 VB-VB’之斷面圖；第7B圖示範在第6圖所示步驟後第7A 圖之薄膜電晶體陣列基板沿線VIIB-VIIB’之斷面圖。 請參考第3 A與3 B圖，包括複數個閘極1 2 3之複數個 閘線 1 2 1以及包括複數個膨脹 1 3 7之複數個儲存電極線 1 3 1會藉由光學蝕刻形成於一絕緣基材11 〇 (譬如透明玻璃） 上。 一閘絕緣層140、一本質a-矽層1 50與一異質a-矽層 17 1311815 9Ϊ1通2釀正替換頁j \)r(AZ. 2 3 " ^ 1 6 0會藉由C V D依序沈積。閘絕緣層1 4 0最好是由厚度約 2 0 0 0埃至約5 0 0 0埃之矽氮化物製成，且該沈積溫度最好 是在從約攝氏2 5 0度至約4 0 0度之範圍間。
二導電膜（一下導電膜與一上導電膜）會依序濺鍍於該 異質a-矽層160上。下導電膜最好是由與ΙΖΟ與ΙΤΟ具有 良好接觸特徵之鉬、鉬合金或鉻製成，且較佳是具有約500 埃之厚度。最好上導電膜具有約2500埃之厚度，上導電膜 之濺鍍標靶包括純鋁或含有 2原子百分比之鈕的鋁-斂合 金，且該濺鍍溫度約攝氏150度。 請參考第4A與4B圖，該上導電膜與下導電膜經光學 蝕刻以形成包括複數個源極1 7 3之複數個資料線1 7 1、複 數個汲極175、與複數個儲存電容器導體177,其等具有包 括下薄膜171p、175p與177p以及上薄膜171q、175q與 1 7 7 q之雙層結構。任何形式之蝕刻均可應用於下導電膜與 上導電膜。例如，濕式蝕刻或者是乾式蝕刻中任一者均可 應用於下導電膜與上導電膜，或是濕式蝕刻可應用於下導 電膜與上導電膜中任一者，而乾式蝕刻可應用於下導電膜 與上導電膜十另一者。含鋁金屬之上薄膜與鉬或鉬合金之 上薄膜可在相同蝕刻條件下進行蝕刻。 一光阻42將依第5A與第5B圖所示形成。光阻42並 未覆蓋資料線1 7 1、汲極1 7 5與儲存電容器導體1 7 7之接 觸部位，而是覆蓋位於源極1 73與汲極1 75間之異質a-矽 層160的部位。上薄膜171q' 175q與177q露出之部位會 使用光阻42作為一#刻遮罩加以#刻移除。 18
ΤΙΊ Ί 8Ί S 麗 _ 】里里 里· J I**·-"—"·' ............................一
Ua·-替》 異質a -矽層160與本質a -矽層150會使用光阻42以 及資料線1 7 1、汲極1 7 5與儲存電容器導體1 7 7作為一蝕 刻遮罩加以蝕刻，以形成複數個異質半導體長條與島1 6 4 與167,與複數個本質半導體長條與島151與157。本質半 導體長條1 5 1包括複數個延伸1 5 4且具有大於資料線1 7 1 與汲極1 7 5之面積。
在移除光阻4 2後，異質半導體長條1 6 4之露出部位會 被移除，以完成複數個歐姆接觸長條與島1 6卜1 6 5與1 6 7， 且露出本質半導體長條15 1之部位，如第6圖所示。接著 較佳是氧氣電漿處理以穩定半導體長條151之露出表面。 綜言之，第5A至第6圖所示之製程步驟完成了半導 體長條與島1 5 1與1 5 7，且藉由只使用一微影蝕刻步驟選 擇性移除資料線等1 7 1之上薄膜。
如第7A與7B圖所示，在沈積一鈍化層180後，會使 用微影蝕刻乾式蝕刻鈍化層1 8 0與閘絕緣層1 4 0以形成複 數個接觸孔1 8 2、1 8 5、1 8 7與1 8 9，露出閘線1 2 1之末端 部位1 2 5、汲極1 7 5、儲存電容器導體1 7 7與資料線1 7 1 之末端部位1 7 9。 儘管習知技藝在形成接觸孔1 82、1 85、1 87與1 89後 需移除上薄膜之露出部位，此具體實施例不需要此步驟， 因為經由接觸孔182、185、187與189並未露出上薄膜。 因此，在接觸孔182、185、187與189中未有底切，其最 後在橫跨側壁與底部會具有光滑之輪廓。 最後如第1與第2圖所示，複數個像素電極1 9 0與複 19 1311815 9%mI. !镑正替換頁 數個接觸輔助部位9 2與9 7會藉由濺鍍與光學蝕刻一 IΖ 0 層或ΙΤΟ層形成於鈍化層1 80上。ΙΖΟ層之濺鍍標靶的實 例係由日本I d e m i t s u公司所生產之I D I X Ο (銦X -金屬氧化 物）。濺鍍標靶包括三氧化二銦與氧化辞，而辞對鋅與銦總 和之比最好是在約1 5至2 0原子百分比之範圍内。使接觸 電阻最小之較佳濺鍍溫度係等於或低於攝氏約2 5 0度。 如第2圖所示，像素電極1 9 0與接觸輔助部位9 2與 9 7沿接觸孔1 8 2、1 8 5、1 8 7與1 8 9之側壁與底部延伸，其 顯示出光滑之輪廓，且具有不間斷或不扭曲之光滑輪廓。 在依據本發明一具體實施例之薄膜電晶體陣列基板 中，閘線1 2 1與資料線1 7 1包括具有低電阻之鋁或鋁合金， 同時減低IZO或ITO像素電極1 90間之接觸電阻。再者， 當形成半導體長條1 5 1與島1 5 7時，在接觸部位之含鋁金 屬層會被移除而無須一額外之光學蝕刻步驟，因而簡化了 製造流程。 現將參考第8與第9圖詳加說明依據本發明另一具體 實施例之液晶顯不的一薄膜電晶體陣列基板。 第8圖係依據本發明另一具體實施例之液晶顯示器的 一代表性薄膜電晶體陣列基板佈置圖，而第9圖係第8圖 所示薄膜電晶體陣列基板沿線IX-IX’之剖面圖。 如第8與第9圖所示，依據本發明此具體實施例之液 晶顯示器的一薄膜電晶體陣列基板之層狀結構幾乎與第1 與第2圖所示相同。意即，包括複數個閘極12 3之複數個 閘線1 2 1會形成在一基板11 0上，而一閘絕緣層1 4 0、包
20 1311815
1&體機頁I
括複數個延伸 1 5 4之半導體長條1 5 1與複數個半導體島 1 5 7、以及包括複數個延伸1 6 3之複數個歐姆接觸長條1 6 1 及複數個歐姆接觸島165與167會依序地沈積於其上。包 括複數個源極1 7 3之複數個資料線1 7 1、複數個汲極1 7 5 與複數個儲存電容器導體177會形成於歐姆接觸161、165 與167上，而一鈍化層180會形成於其上。複數個接觸孔 1 8 2、1 8 5、1 8 7與1 8 9係設置於鈍化層1 8 0及/或閘絕緣層 1 4 0上，而複數個像素電極1 9 0與複數個接觸輔助部位9 2 與97會形成在鈍化層180上。 與第1與第2圖所示之薄膜電晶體陣列基板不同的 是，依據此具體實施例之薄膜電晶體陣列基板在各閘線 1 2 1處會設置複數個膨脹1 2 7，且閘線1 2 1之膨脹1 2 7會與 儲存電容器導體177重疊以形成儲存電容器而無須儲存電 極線。
半導體長條1 5 1之寬度大於資料線1 71，第1與第2 圖所示之半導體長條1 5 1具有實質上與資料線1 7 1相同之 寬度。此外，幾乎資料線1 7 1除了接觸部位1 7 9外所有部 位均具有包括一下薄膜171p與一上薄膜 171q之雙層結 構，而第1與第2圖所示之資料線1 7 1包括數個單層部位。 特別是，第8與第9圖所示資料線1 7 1之下薄膜1 7 1 p與上 薄膜171q具有實質上相同之寬度，而第1與第2圖所示各 資料線1 7 1之上薄膜1 7 1 q具有比下薄膜1 7 1 p小之寬度。 各像素電極1 9 0之邊緣會重疊鄰接的一半導體長條 1 5 1，而其不會重疊鄰接的一資料線1 7 1。當半導體長條1 5 1 21 1311815 之寬度大於資料線1 7 1時，對於高孔徑比像素電極1 9 0與 半導體長條1 5 1的重疊較佳是最小。 現在，將參考第10Α至14Β圖與第8與第9圖詳加說 明第8與第9圖所示依據本發明一具體實施例製造一薄膜 電晶體陣列基板之方法。
第10Α、1 1A、1 2Α及14Α圖係第8與第9圖所示根 據本發明一具體實施例之製造方法的薄膜電晶體陣列基 板，在中間步驟之佈置圖；第1 〇 B係第1 Ο A圖中所示之薄 膜電晶體陣列基板沿線XB-XB ’之斷面圖；第11B圖示範 在第1 Ο B圖所示步驟後第1 1 A圖之薄膜電晶體陣列基板沿 線XIB-XIB，之斷面圖；第12B圖示範在第11B圖所示步 驟後第12A圖之薄膜電晶體陣列基板沿線XIIB-XIIB’之斷 面圖；第13圖示範在第12B圖所示步驟後第12A圖之薄 膜電晶體陣列基板沿線ΧΠΒ-ΧΙΙΒ’之斷面圖；第i4B圖示 範在第1 3圖所示步驟後第1 4 A圖之薄膜電晶體陣列基板 沿線XIVB-XIVB，之斷面圖。
請參考第1 〇A與1 OB圖，包括複數個閘極1 23以及複 數個膨脹1 2 7之複數個閘線1 2 1會藉由光學蝕刻形成於一 絕緣基材1 1 〇 (譬如透明玻璃）上。 在依序沈積一閘絕緣層140、一本質a -梦層150與一 異質a-矽層160後，會依序濺鍍一下導電膜與一上導電膜 於其上。該下導電膜最好是由與IZO與ITO具有良好接觸 特徵之鉬、鉬合金或鉻製成，且較佳是具有約5 0 0埃之厚 度。最好上導電膜具有約2500埃之厚度，上導電膜之濺鍍 22 1311815
曰修正替換頁I 標靶包括純鋁或含有2原子百分比之鈥的鋁-鈦，且該濺鍍 溫度約攝氏1 5 0度。 請參考第11A與11B圖，該上導電膜與下導電膜經光 學蝕刻以形成包括複數個源極1 7 3之複數資料線1 7 1、複 數個汲極175、與複數個儲存電容器導體177，其等具有包 括一下薄膜171p、175p與177p以及一上薄膜171q、175q 與177q之雙層結構。
一光阻44依第12A與第12B圖所示形成。光阻44並 未覆蓋資料線1 7 1、汲極1 75與儲存電容器導體1 77之接 觸部位，而覆蓋位於源極1 73與汲極1 75間之異質a-矽層 160部位。上薄膜171q、175q與177q露出之部位會使用 光阻44作為一姓刻遮罩加以#刻移除。 該異質a-矽層160與本質a-矽層1 50會使用光阻44 以及資料線1 7 1 '汲極1 7 5與儲存電容器導體1 7 7作為一 蝕刻遮罩，以形成複數個異質半導體長條1 6 4與島1 6 7， 與複數個本質半導體長條1 5 1與島1 5 7。在移除光阻44 後，異質半導體長條1 64之露出部位會被移除以完成複數 個歐姆接觸長條與島161、165與167，且露出本質半導體 長條與島1 5 1之底下部位，如第1 3圖所示。 如第14A與14B圖所示，在沈積一鈍化層180後，會 使用微影蝕刻來乾式蝕刻鈍化層1 8 0與閘絕緣層1 4 0，以 形成複數個接觸孔1 8 2、1 8 5、1 8 7與1 8 9，分別露出閘線 121之末端部位125、汲極175、儲存電容器導體177與資 料線171之末端部位179。 23 1311815 最後如第8舆第9圖所示， 數個接觸輔助部位92與97會形 中 9, jj替正替換 複數個像素電極1 9 0與複 成於鈍化層180上。 在依據本發明一具體實施例之薄膜 閘線1 2 1與資料線1 7 1包括具有低電 電晶體陣列基板 阻之銘或铭合金， 同時其能減低IZO或ITO像素電極190間之接觸電阻。再 者，當形成半導體長條m與島15"，在接觸部位處之 含銘金屬層會被移除而無須一額外之光學蝕刻步驟，因而 簡化了製造流程。 現將參考第15與第16圖詳加說明依據本發明另一具 體實施例之液晶顯示器的一薄膜電晶體陣列基板。 第1 5圖係依據本發明另一具體實施例之液晶顯示器 的一代表性薄膜電晶體陣列基板之佈置圖，而第16圖係第 15圖所示薄膜電晶體陣列基板沿線χνι_χνι，之剖面圖。 如第1 5與第1 6圖所示，依據本發明此具體實施例之 液晶顯示器的一薄膜電晶體陣列基板之層狀結構與第丨與
第2圖所示幾乎是相同。意即，包括複數個閘極1 2 3之複 數個閘線1 2 1與包括複數個膨脹之複數個儲存電極線1 3 ^ 會形成在一基板11 0上，而一閘絕緣層丨4〇、包括複數個
延伸154之半導體長條151與複數個半導體島157、以及 包括複數個延伸1 63之複數個歐姆接觸長條1 6丨及複數個 歐姆接觸島165與167,會依序地沈積於其上。包括複數 個源極173之複數個資料線171、複數個汲極175與複數 個儲存電谷器導體177會形成於歐姆接觸16卜165與 上，而一鈍化層180會形成於其上。複數個接觸孔182、 24 1311815 p——_， 年H日修正替換買 185、187與189會設置於鈍化層180及/或閘絕緣層ι4〇 上，而複數個像素電極1 9 0與複數個接觸辅助部位9 2與 97會形成在鈍化層180上。 與第1與第2圖所示之薄膜電晶體陣列基板不同的 是，依據此具體實施例之薄膜電晶體陣列基板在資料線 17卜汲極175與儲存電容器導體177之接觸部位的表面具 有不平坦處，其等會經由接觸孔189、185與187露出。 現在’將參考第17Α至21Β圖與第15與第16圖詳加 說明第1'5_與第1 6圖所示依據本發明一具體實施例製造一 薄膜電晶體陣列基板之方法。 第17Α、18Α、19Α及21Α圖係第15與第16圖所示， 依據本發明一具體實施例之製造方法的薄膜電晶體陣列基 板在中間步驟之佈置圖；第1 7Β圖係第丨7a圖所示薄膜電 晶體陣列基板沿線X V11B - X V11B ’之斷面圖；第1 8 B圖示 範在第17B圖所不步驟後第18A圖之薄膜電晶體陣列美板 沿線XVIIIB-XVIIIB，之斷面圖；第i9]B圖示範在第MB圖 所示步驟後第19A圖之薄膜電晶體陣列基板沿線 XIXB-XIXB’之斷面圖；第20圖示範第19B圖所示步驟後 第1 9 A圖之薄膜電晶體陣列基板沿線XIX B _ X〗X b，之斷面 圖；第21B圖係在第20圖所示步驟後第21A圖之薄膜電 晶體陣列基板沿線XXIB-XXIB，之斷面圖。 請參考第17八與圖，包括複數個閘極123之複數 個閘線！2丨以及包括複數個膨脹137之複數個儲存電極線 131會藉由光學蝕刻形成於一絕緣基材11〇(譬如透明玻璃
25 1311815 §像正替換頁 上。 在依序沈積一閘絕緣層1 4 0、一本質a-矽層1 5 0與一 異質a-矽層160後，一下導電膜與一上導電膜會依序濺鍍 於其上。該下導電膜最好是由與IZO與ITO具有良好接觸 特徵之鉬、鉬合金或鉻製成，且較佳是具有約5 0 0埃之厚 度。最好該上導電膜具有約2500埃之厚度，上導電膜之濺 鍵標把包括純銘或含有2原子百分比之鈥的銘-鈥，且該減; 鍍溫度約攝氏150度。
請參考第18A與18B圖，該上導電膜與下導電膜經光 學蝕刻以形成包括複數個源極1 7 3之複數個資料線1 7 1、 複數個汲極1 75、與複數個儲存電容器導體1 77，其等具有 包括一下薄膜171p、175p與177p以及一上薄膜171q、175q 與177q之雙層結構。 一光阻46依第19A與第19B圖所示形成。光阻46覆 蓋資料線1 7 1、汲極1 7 5與儲存電容器導體1 7 7之接觸部 位的一部份，但未覆蓋其餘部份，同時其覆蓋位於源極1 7 3 與汲極1 7 5間之異質a-矽層1 6 0的部位。在該等接觸部位 上之光阻4 6部位是與其他部位隔離且可具有各種形狀（雖 然第19A圖顯示矩形）。上薄膜1 71q、1 75q與1 77q之露 出部位會使用光阻.4 6作為一钱刻遮罩加以触刻移除。接 著，複數個導電島175q、177q與179q會餘留在汲極175、 儲存電容器導體1 77與資料線1 7 1之接觸部位上。 異質a -矽層160與本質a -矽層150會使用光阻46以 及資料線1 7 1、汲極1 7 5與儲存電容器導體1 7 7作為一蝕 26 1311815
刻遮罩加以乾式蝕刻，以形成複數個異質半導體長條與島 164與167，與複數個本質半導體長條與島151與157。在 移除光阻46後，異質半導體長條164之露出部位會藉由乾 式蝕刻露出以完成複數個歐姆接觸長條與島1 6 1、1 6 5與 167，且露出本質半導體長條151之底下部位，如第20圖 所示。 如上述，可施行數種乾式蝕刻步驟用於圖樣化該異質 a-矽層1 6 0、本質a-矽層1 5 0與異質半導體長條1 64。汲極 1 7 5、儲存電容器導體1 7 7及資料線1 7 1上之光阻島4 6與 導電島175q、177q與179q會保護下薄膜175p、177p與 1 7 9p之底下部位免於被乾式蝕刻。相反地，下薄膜1 7 5 p、 1 77p與1 79p之露出部位會被蝕刻至某些程度。 如第21A與21B圖所示，在沈積一鈍化層180後，會 使用微影蝕刻來乾式蝕刻鈍化層1 8 0與閘絕緣層1 4 0，以 形成複數個接觸孔1 8 2、1 8 5、1 8 7與1 8 9，分別露出閘線 121之末端部位125、汲極175、儲存電容器導體177與資 料線1 7 1之末端部位1 7 9。鈍化層1 8 0之乾式蝕刻也刻出 在接觸孔185、187與189處之下薄膜175p、 177p與179p 之露出部位，同時不會蝕刻下薄膜175p、177p與179p覆 蓋有導電島175q、177q與179q之受保護部位。因此，下 薄膜175p、177p與179p之表面會有不平坦處。 後續，導電島175q、177q與179q會藉由毯覆式蝕刻 移除以露出下薄膜175p、177p與179p底下清淨之部位。 最後如第1 5與第1 6圖所示，複數個像素電極1 90與 27 1311815
複數 坦之 低其 體實 的一 22 | 圖。 液晶 第9 數個 而一 與複 個歐 依序 171、 於歐 於其 化層 複數 個接觸輔助部位92與97會形成於鈍化層18〇上。 由於像素電極1 90與接觸輔助部位92與97接觸不平 下薄膜175P、177p與I79p底下之清淨部位，因而減 間之接觸電阻。 現將參考第22與第23圖詳加說明依據本發明另一具 包例之液晶顯示器的一薄膜電晶體陣列基板。 第22圖係依據本發明另一具體實施例之液晶顯示器 代表性薄膜電晶體陣列基板之佈置圖’而第2 3圖係第 】所不薄膜電晶體陣列基板沿線χχιΙΙ_χχιΙΙ，之剖面 如第22與第23圖所示，依據本發明此具體實施例之 顯示器的一薄膜電晶體陣列基板之層狀結構與第8與 圖所示幾乎疋相同。意即，包括複數個閘極之複 閘線121與複數個膨脹127會形成在一基板ιι〇上， 閘絕緣層1 4 〇、包括複數個延伸（5 4之半導體長條！ $ ^ 數個半導體4 157、以及包括複數個延伸163之複數 姆接觸長條161及複數個歐姆接觸島165與167，會 也沈積於其上。包括複數個源極1 7 3之複數個資料線 複數個汲極175與複數個儲存電容器導體I”會形成 姆接觸m、165與167上，而後一純化層18〇會形成 上。複數個接觸182、185、187與189會設置於純 1 8 0及/或閘絕緣層丨4 〇處，而複數個像素電極丄9 〇與 個接觸輔助部位92與97會形成在純化層180上。 與第8與第9圖所示之薄膜電晶體陣列基板不同而與 28
1311815 第1 5與1 6圖相同的是，依據此具體實施例之薄膜電晶體 陣列基板在資料線1 7 1、汲極1 7 5舆儲存電容器導體1 7 7 之接觸部位的表面具有不平坦處，其等會經由接觸孔 189、 185 與 187 露出 ° 現在，將參考第24A至28B圖與第22與第23圖詳加 說明第2 2與第2 3圖所示依據本發明一具體實施例製造一 薄膜電晶體陣列基板之方法。
第 23圖係第 22圖所示薄膜電晶體陣列基板沿線 XXIII-XXIII，之斷面圖；第24A、25 A、26A及27A圖係第 22與第23圖所示根據本發明一具體實施例之製造方法的 薄膜電晶體陣列基板在中間步驟之佈置圖；第2 4 B圖係第 24A圖中所示薄膜電晶體陣列基板沿線XXIVB-XXIVB’之 斷面圖；第25B圖係示範在第2 4B圖所示步驟後第25 A圖 之薄膜電晶體陣列基板沿線 XXVB-XXVB’之斷面圖；第 26B圖示範在第25B圖所示步驟後第26A圖之薄膜電晶體 陣列基板沿線XXVIB-XXVIB’之斷面圖；第27圖示範在第 26B圖所示步驟後第 26A圖之薄膜電晶體陣列基板沿線 XXVIB-XXVIB，之斷面圖；第28B圖示範在第27圖所示步 驟後第 28 A 圖之薄膜電晶體陣列基板沿線 XXVIIIB-XXVIIIB，之斷面圖。 請參考第24A與24B圖，包括複數個閘極1 23之複數 個閘線1 2 1以及包括複數個膨脹1 2 7會藉由光學蝕刻形成 於一絕緣基材1 1 0 (譬如透明玻璃）上。 在依序沈積一閘絕緣層1 4 0、一本質a_矽層1 5 0與一 29 1311815 .年.月π修正替換頁 異質a-矽層160後，會持續濺鍍一下導電膜與一上導電膜 於其上。該下導電膜最好是由與IZO與ITO具有良好接觸 特徵之鉬、鉬合金或鉻製成，且較佳是具有約5 0 0埃之厚 度。最好該上導電膜具有約2500埃之厚度，上導電膜之濺 鑛標把包括純銘或含有2原子百分比之鈥的銘-鈦，且該滅 鍍溫度約攝氏1 5 0度。
請將參考第25A與25B圖，該上導電膜與下導電膜會 經光學蝕刻以形成包括複數個源極 1 7 3之複數個資料線 1 7 1、複數個汲極1 7 5、與複數個儲存電容器導體1 7 7，其 等具有包括一下薄膜171p、175p與177p以及一上薄膜 171q、175q與177q之雙層結構。 在依第26A與第26B圖所示形成一光阻48後，上薄 膜171q、175q與177q之露出部位會使用光阻48作為一蝕 刻遮罩加以蝕刻移除。接著，複數個導電島1 7 5 q、1 7 7 q 與179q會餘留在汲極175、儲存電容器導體177與資料線 1 7 1之接觸部位上。
該異質a-矽層160與本質a -矽層150會使用光阻48 以及資料線1 7 1、汲極1 7 5與儲存電容器導體1 7 7作為一 蝕刻遮罩加以乾式蝕刻，以形成複數個異質半導體長條與 島164與167,與複數個本質半導體長條與島151與157。 在移除光阻4 8後，異質半導體長條1 64之露出部位會藉由 乾式蝕刻露出，以完成複數個歐姆接觸長條與島1 6 1、1 6 5 與167，且露出本質半導體長條151之底下部位，如第27 圖所示。 30 1311815 θΜ##正替频 在汲極1 7 5、儲存電容器導體1 7 7及資料線1 7 1上之 光阻島48與導電島175q、177q與179q會保護底下之下薄 膜175p、177p與179p之底下部位免於被乾式蝕刻。相反 地，下薄膜175ρ、177p與179p之露出部位會被钱刻至某 些程度。
如第28A與28B圖所示，在沈積一鈍化層180後，會 使用微影蝕刻法乾式蝕刻鈍化層1 8 0與閘絕緣層1 4 0，以 形成複數個接觸孔1 8 2、1 8 5、1 8 7與1 8 9，分別露出閘線 121之末端部位125、汲極175、儲存電容器導體177與資 料線1 7 1之末端部位1 7 9。鈍化層1 8 0之乾式蝕刻也刻出 在接觸孔185、187與189處之下薄膜175?、177卩與179卩 之露出部位，同時不會蝕刻下薄膜175p、177p與179p覆 蓋有導電島175q、177q與179q之受保護部位。因此，下 薄膜175p、177p與179p之表面會有不平坦處。 後續，導電島175q、177q與179q會藉由毯覆式蝕刻 移除以露出下薄膜175p、177p與1 79p底下清淨之部位。
最後如第2 2與第2 3圖所示，複數個像素電極1 9 0與 複數個接觸輔助部位92與97會形成於鈍化層180上。 由於像素電極1 90與接觸輔助部位92與97接觸不平 坦之下薄膜1 75p、1 77p與1 79p的清淨部位，因而可減低 其間之接觸電阻。 雖然本發明是參考較佳具體實施例詳加說明，熟習此 項技藝人士應瞭解可以有各種修改與替代，而不脫離申請 專利範圍中所揭示本發明之精神與範疇。 31 1311815 專：尋9修正替換頁 【圖式簡單說明】 本發明上述與其他優勢可藉由參考附圖來詳細說明其 較佳具體實施例而更明顯，其中·· 第1圖係依本發明一具體實施例之液晶顯示器的一代 表性薄膜電晶體陣列基板佈置圖； 第2圖係第1圖中所示薄膜電晶體陣列基板沿線ΙΙ_ΙΓ 之斷面圖；
第3Α、4Α、5Α及7Α圖係第1與第2圖所示根據本 發明一具體實施例之製造方法的薄膜電晶體陣列基板在中 間步驟之佈置圖； 第 3Β 圖係第 3Α圖之薄膜電晶體陣列基板沿線 ΙΙΙΒ-ΙΠΒ’乏斷面圖； 第4Β圖示範在第3Β圖所示步驟後第4Α圖之薄膜電 晶體陣列基板沿線IVB-IVB’之斷面圖；
第5Β圖示範在第4Β圖所示步驟後第5Α圖之薄膜電 晶體陣列基板沿線VB-VB’之斷面圖； '第6圖示範在第5 Β圖所示步驟後第5 Α圖之薄膜電晶 體陣列基板沿線V B - V B ’之斷面圖； 第7B圖示範在第6圖所示步驟後第7A圖之薄膜電晶 體陣列基板沿線VIIB-VIIB’之斷面圖； 第8圖係依本發明另一具體實施例之液晶顯示器的一 代表性薄膜電晶體陣列基板佈置圖； 第9圖係第8圖所示薄膜電晶體陣列基板沿線IX-IX’ 32 1311815 年月日修正替換頁 之斷面圖； 第10A、11A、12A及14A圖係第8與第9圖所示根 據本發明一具體實施例之製造方法的薄膜電晶體陣列基板 在中間步驟之佈置圖； 第1 0B係第1 0A圖中所示之薄膜電晶體陣列基板沿線 XB-XB，之斷面圖； 第11B圖示範在第10B圖所示步驟後第11A圖之薄膜 電晶體陣列基板沿線XIB-XIB’之斷面圖；
第12B圖示範在第11B圖所示步驟後第12A圖之薄膜 電晶體陣列基板沿線ΧΠΒ-ΧΙΙΒ’之斷面圖； 第1 3圖示範在第1 2B圖所示步驟後第1 2A圖之薄膜 電晶體陣列基板沿線XIIB-XIIB’之斷面圖； 第14B圖示範在第13圖所示步驟後第14A圖之薄膜 電晶體陣列基板沿線XIVB-XIVB’之斷面圖； 第1 5圖係根據本發明另一具體實施例之液晶顯示器 的一代表性薄膜電晶體陣列基板之佈置圖；
第 16圖係第 15圖之薄膜電晶體陣列基板沿線 XVI-XVI’之斷面圖； 第17A、18A、19A及21A圖係第15與第16圖所示 根據本發明一具體實施例之製造方法的薄膜電晶體陣列基 板在中間步驟之佈置圖； 第1 7B圖係第1 7A圖所示薄膜電晶體陣列基板沿線 XVIIB-XVIIB’之斷面圖； 第1 8B圖示範在第1 7B圖所示步驟後第1 8A圖之薄膜 33 1311815 2¾1 電晶體陣列基板沿線XVIIIB-XVIIIB’之斷面圖； 第19Β圖示範在第18Β圖所示步驟後第19Α圖之薄膜 電晶體陣列基板沿線ΧΙΧΒ-ΧΙΧΒ’之斷面圖； 第20圖示範第19Β圖所示步驟後第19Α圖之薄膜電 晶體陣列基板沿線ΧΙΧΒ-ΧΙΧΒ’之斷面圖； 第21Β圖係在第20圖所示步驟後第21Α圖之薄膜電 晶體陣列基板沿線ΧΧΙΒ-ΧΧΙΒ’之斷面圖； 第22圖係根據本發明另一具體實施例之液晶顯示器 的一代表性薄膜電晶體陣列基板之佈置圖； 第 23圖係第 22圖所示薄膜電晶體陣列基板沿線 ΧΧΙΙΙ-ΧΧΙΙΓ之斷面圖； 第24Α、25Α、26Α及28Α圖係第22與第23圖所示 根據本發明一具體實施例之製造方法的薄膜電晶體陣列基 板在中間步驟之佈置圖； 第24Β圖係第24Α圖中所示薄膜電晶體陣列基板沿線 XXIVB-XXIVB，之斷面圖； 第25Β圖係示範在第24Β圖所示步驟後第25Α圖之薄 膜電晶體陣列基板沿線XXVB-XXVB’之斷面圖； 第2 6Β圖示範在第25Β圖所示步驟後第26Α圖之薄膜 電晶體陣列基板沿線XXVIB-XXVIB’之斷面圖； 第27圖示範在第26Β圖所示步驟後第26Α圖之薄膜 電晶體陣列基板沿線XXVIB-XXVIB’之斷面圖； 第28Β圖示範在第27圖所示步驟後第28Α圖之薄 膜電晶體陣列基板沿線XXVIIIB-XXVIIIB’之斷面圖。 1311815
【元件代表符號簡單說明】 42 光 阻 44 光 阻 46 光 阻 48 光 阻 92 接 觸 輔 助 部位 97 接 觸 輔 助 部位 110 絕 緣 層 12 1 閘 線 123 閘 極 125 閘 線 127 膨 脹 13 1 儲 存 電 極 線 137 儲 存 電 極 線 140 閘 絕 緣 層 151 半 導 體 層 154 半 導 體 層 157 半 導 體 層 16 1 歐 姆 接 觸 163 歐 姆 接 觸 165 歐 姆 接 觸 167 歐 Lel 鄉 接 觸 171 資 料 線 173 源 極 175 汲 極 177 儲 存 電 容 器導體 179 資 料 線 180 鈍 化 層 1 82 接 觸 孔 185 接 觸 孔 187 接 觸 孔 189 接 觸 孔 190 像 素 電 極
35

Claims (1)

1311815 十、申請專利範圍： 1. 一種薄膜電晶體陣列基板，至少包含： 一第一傳導層，其形成於一絕緣基材上； 一閘絕緣層，其在該第一傳導層上； 一半導體層，其在該閘絕緣層上； 一第二傳導層，其至少部份形成於該半導體層上且 包括一資料線、一汲極與位在該資料線一端的一資料墊 (data pad)，該第二傳導層包括一阻障金屬之下薄膜與 一鋁或鋁合金之上薄膜； 一鈍化層，其覆蓋該半導體層；及 一第三傳導層，其形成於該鈍化層上且與該第二傳 導層接觸，該第三傳導層包括一像素電極和一墊電極 (pad electrode)， 其中該上薄膜至少一邊緣會置於該下薄膜上，使得 該下薄膜包括分別露出該汲極的該上薄膜的一第一部 位和露出該資料墊的一第二部位，且該像素電極和該墊 電極分別接觸該下薄膜之該第一部位和該第二部位； 在該第一部位旁的該汲極之該上薄膜的邊緣係與 該像素電極分隔，及 在該第二部位旁的該資料墊之該上薄膜的邊緣係 與該墊電極分隔。 2. 如申請專利範圍第1項之薄膜電晶體陣列基板，其中該 汲極之該上薄膜之一邊緣橫過該汲極之該下薄膜。 36 1311815 年月《修正替換頁I 3 .如申請專利範圍第1項之薄膜電晶體陣列基板，其中該 鈍化層具有一露出該汲極之該下薄膜的該第一部位至 少部份之接觸孔， 該像素電極至少一部位係位於該鈍化層上；及 該汲極之該上薄膜至少一邊緣不與該接觸孔吻合。 4.如申請專利範圍第3項之薄膜電晶體陣列基板，其中該 鈍化層會接觸靠近該接觸孔之該汲極的該下薄膜。 5 .如申請專利範圍第1項之薄膜電晶體陣列基板，其中該 汲極之該下薄膜至少包含鉻、鉬或鉬合金。 6. 如申請專利範圍第1項之薄膜電晶體陣列基板，更包含 一夾置於該半導體層與該第二傳導層間之歐姆接觸 (ohmic contact) ° 7. 如申請專利範圍第6項之薄膜電晶體陣列基板，其中該 歐姆接觸具有實質上與該第二傳導層相同之平面形狀。 8. 如申請專利範圍第1項之薄膜電晶體陣列基板，其中該 第三傳導層至少包括ITO或IZO。 9. 如申請專利範圍第1項之薄膜電晶體陣列基板，其中該
37 1311815 Μ 月日修正替換頁 -12. 9 % 鈍化層具有：一第一接觸孔，用於在該汲極舆該像素電 極間接觸；一第二接觸孔，以露出該第一傳導層的一部 位；及一第三接觸孔，以露出該資料線的一部位，且該 第三傳導層至少包含：一經由該第二接觸孔接觸該第一 傳導層之第一輔助部位，及一經由該第三接觸孔接觸該 資料線之第二輔助部位。 1 0.如申請專利範圍第1項之薄膜電晶體陣列基板，其中該 第二傳導層之該第一部位具有不平坦處。 I 1 1. 一種薄膜電晶體陣列基板，至少包含： 一閘傳導層，其形成在一絕緣基材； 一閘絕緣層，其形成在該閘傳導層； 一半導體層，其形成在該閘絕緣層；
一資料傳導層，其至少部分形成在該半導體層，及 包括彼此分隔的一資料線與一汲極，該資料傳導層包括 一下薄膜與一上薄膜； 一鈍化層，其覆蓋該半導體層；及 一像素電極，其接觸該汲極， 其中該半導體層的至少一部分延著該資料線形 成，其中該上薄膜的一邊緣位於該下薄膜，以使該下薄 膜包含露出該汲極的該上薄膜的一部位，及該像素電極 接觸該下薄膜的露出部位，以及除了靠近該汲極的位置 和該資料線的一末端部位之外，該半導體層的一邊界露 38 1311815 年月日修正替換頁;r,……. j 出該資料線。 1 2.如申請專利範圍第1 1項之薄膜電晶體陣列基板，其中 該下薄膜與該上薄膜具有不同形狀。 1 3 .如申請專利範圍第1 2項之薄膜電晶體陣列基板，其中 該下薄膜至少包含一阻障金屬，且該上薄膜至少包含鋁 或銘合金。
1 4.如申請專利範圍第1 1項之薄膜電晶體陣列基板，其中 該資料線具有一實質平行於該半導體層之邊緣，該資料 線之該邊緣係置於該半導體層上或與該半導體層之一 邊緣吻合。
1 5 .如申請專利範圍第1 4項之薄膜電晶體陣列基板，其中 該像素電極具有一與該閘傳導層、該資料傳導層、或該 半導體層重疊之邊緣。 1 6.如申請專利範圍第1 1項之薄膜電晶體陣列基板，更包 含一夾置於該半導體層與該資料傳導層間之歐姆接 觸，且具有實質上與該資料傳導層相同之平面形狀。 1 7.如申請專利範圍第11項之薄膜電晶體陣列基板，其中 該資料傳導層的一側邊是傾斜的。 39 1311815 1 8 .如申請專利範圍第1 1項之薄膜電晶體陣列基板，其中 該鈍化層具有一在該汲極與該像素電極間接觸之第一 接觸孔、一露出該閘傳導層之一部位的第二接觸孔，及 一露出該資料線之一部位的第三接觸孔，且更包含：
一經由該第二接觸孔接觸該閘傳導層之第一接觸 輔助部位，與一經由該第三接觸孔接觸該資料線之第二 接觸輔助部位，該第一與該第二接觸包括與該像素電極 相同之層。 1 9.如申請專利範圍第1 8項之薄膜電晶體陣列基板，其中 該鈍化層會接觸靠近該第一與該第二接觸孔之該下薄 膜。 2 〇.如申請專利範圍第1 1項之薄膜電晶體陣列基板，其中 該汲極接觸該像素電極的一部位具有不平坦處。
40 1311815 敗败f f鮮替顧; 七、指定代表圖： (一） 、本案指定代表圖為：第1圖。 (二） 、本代表圖之元件代表符號簡單說明： 92 接 觸 輔助部位 97 接 觸 輔 助 部 位 12 1 閘 線 123 閘 極 125 閘 線 13 1 儲 存 電 極 線 137 儲 存 電極線 154 半 導 體 層 171 資 料 線 17 1 q上薄膜 1 71p 下薄膜 173 源 極 175 汲 極 177 儲 存 電 容 器 導體 179 資 料 線 182 接 觸 孔 185 接 觸 孔 187 接 觸 孔 189 接 觸 孔 190 像 素 電 極
八、本案若有化學式時，請揭示最能顯示 發明特徵的化學式：
無 4
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