TWI309088B - Hemt piezoelectric structures with zero alloy disorder - Google Patents

Hemt piezoelectric structures with zero alloy disorder Download PDF

Info

Publication number
TWI309088B
TWI309088B TW094131551A TW94131551A TWI309088B TW I309088 B TWI309088 B TW I309088B TW 094131551 A TW094131551 A TW 094131551A TW 94131551 A TW94131551 A TW 94131551A TW I309088 B TWI309088 B TW I309088B
Authority
TW
Taiwan
Prior art keywords
layer
alloy
binary
barrier layer
gan
Prior art date
Application number
TW094131551A
Other languages
English (en)
Other versions
TW200633214A (en
Inventor
Hacene Lahreche
Phillipe Bove
Original Assignee
Picogiga Internat
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from FR0409674A external-priority patent/FR2875337A1/fr
Application filed by Picogiga Internat filed Critical Picogiga Internat
Publication of TW200633214A publication Critical patent/TW200633214A/zh
Application granted granted Critical
Publication of TWI309088B publication Critical patent/TWI309088B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/15—Structures with periodic or quasi periodic potential variation, e.g. multiple quantum wells, superlattices
    • H01L29/151—Compositional structures
    • H01L29/152—Compositional structures with quantum effects only in vertical direction, i.e. layered structures with quantum effects solely resulting from vertical potential variation
    • H01L29/155—Comprising only semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Compositions Of Oxide Ceramics (AREA)

Description

1309088 九、發明說明： 【發明所屬之技術領域】 本發明與製造用於製造電子组件的半導電基板有關。 一般言之，本發明的技術領域可定義為在支撐基板上 5 製備氮化物類的半導電材料層。 【先前技術】 • 周期表内ΙΠ族元素之氮化物類的半導電材料在電子及 光電領域中的地位愈來愈重要。 10 意欲用來製造高電子遷移率電晶體（High Electron
Mobility Transistors ; HEMT)之這些材料是用來製造專用 於高頻及高功率的電子電路。 這些III族元素之氮化物類的半導電材料具有若干優點 一例如，其不需要摻雜該材料’不同於諸如砷化物類的材 15 料中所已知者。 φ 圖1顯示在冚小或111族元素之氮化物((銦、鎵、鋁)/氮) 類的半導電材料上製造HEMT的例子。 該材料包括在氮化鎵(GaN)製成的通道層21上，形成由 鎵銘氮化物(AlGaN)所製成的壁障層20,通道層21則是形成 20 在支撐基板22上。 HEMT也包含位在A1GaN之壁障層2〇正面25上的源電 極23與汲電極24，以及位於源電極23與汲電極24之間的閘 電極26。 由於在AlGaN壁障層20中有|呂，因此，壁障層的禁制能 I3Q9088 帶(prohibited energy band)較GaN的通道層 21 寬。AlGaN壁障 層20内之矽雜質供應給晶體的電子，傾向堆積在AlGaN壁障 層20與GaN的通道層21間之介面28正下方位能最低(量子井 )的區域27内。 5 此形成整片的電子27，其形成2維電子氣體 (2-dimensional electron gas ; 2 DEG)。在此電子氣中之電子
10 的遷移率很高’因為這些電子實體地脫離了矽原子而存在 於AlGaN壁障層20中。 雖然對III-N類半導電材料的首次研究是在1970年代， 但一直到在GaN通道層内得到p型傳導，接著Nichia Chemicals⑴的藍光二極體(blue diode)問世後，這類材料的 真正優點材料才變得明朗。 如今’以具有2維電子氣之AlGaN/GaN結構為基礎的裝 置[9’11]，其特性遠優於其它材料系統[6,7]的對應產品。、 15 以Π -N為基礎的半導電材料構成一極為創新的半導體 系統，具有以下明確特徵： -禁制帶寬從0.8電子伏特改變到6.2電子伏特， -具有製造AlGaN之連續合金的可能性，因此能以 自由度製造異質結構， b 的 -氮化鎵（GaN)與氮化鋁（A1N)間結晶網格表數 (crystalline mesh parameter)的失配非常弱，因此，可乂 製造出沒有結晶瑕疵的複雜結構： △a/a=(aGaN-aAiN)/aGaN= 1 % 其中：· aGaN是GaN的網格參數 20 1309088 • aA1N是AIN的網格參數 • Aa/a是網格參數失配(網格參數失配小於或等 於 1 /〇疋準假晶同調生長(quasi pSeud〇morphic c〇herent growth)的指標， -絕佳的電子特性（良好的電子遷移率、飽合速率高、崩 潰電場尚）’ -絕佳的熱及化學穩定性， ••良好的熱特性(熱消散）， -呈現很強的極化場’以在2維電子氣體(2 DEG)中得到 大的電荷轉移。 因此，III-N類半導電材料的性能優於“傳統”m_v類的 半導電材料’特別是在電荷載子遷移率與電荷密度方面。 畫荷載子的邊蒋率 從材料製造的觀點看，AlGaN/GaN結構之單位表面積 的遷移率及電流密度受4個重要參數支配： -各層中的瑕疵密度[18]， _ AlGaN/GaN介面處的表面粗糙度(RMS)及化學粗糙度 (AlGaN壁障層内的合金失序)[i9,2〇]， ••從電子氣體(2DEG)到介面的距離，其可經由插入—間 隔物（未摻雜的電位障）限制介面處之電子的擴散加以 調整[21]， _ HEMT結構(AlGaN及GaN層内）内的應力狀態，其對壓 1309088 » 電场具有影響[22](其也有纖維辞礦(Wurtzite)異質結構 中強烈的自發性偏極化場[叫，&參與電荷轉移）。 電荷密唐 在AlGaN/GaN結構(ns〜l〇2〇-3xi〇13cm_2)中觀察到由特 定偏極化場’即壓電偏極化場’所誘發的異常電荷轉移。 此也稱為壓電誘發的高電子遷移率電晶體(piez〇_HEMT)。
AlGaN/GaN結構具有纖維鋅礦類型的六邊形結構。壓 電偏極化源自於此纖維鋅礦結構的非中心對稱。 有數種模型描述壓電偏極化現象。最簡單的是 Ambacher等人的模型[22]，現參考圖2大略概述如下。從此 模型開始，可以決定什麼材料參數對製造在m_N類半導電 材料上之電晶體結構的電荷密度有影響。
在圖2中，基板包含在正面丨或生長面内的鎵(鋁）層。 此基板包含一支撐基板2、GaN通道層3、及A1GaN 壁障層4。支撐基板2是半導電或非半導電材料。例如， 支撐基板2可以是由碳化矽或矽製成。GaN通道層3沈積 在支撑基板2的正表面5。此GaN通道層3是鬆弛的，滿必 壁障層4位於GaN通道層3的正表面6上。此A1GaN壁障 層4是被應變的。AlGaN壁障層4是Αιχ〇^_χΝ類型的合金， 其中’ X代表AlxGa^N合金的莫耳分數。 如果沒有外部電場，AlxGai xN/GaN結構沿著軸[〇〇叫 的總偏極化場p ’等於自發偏極化場Psp及由a1xG^n壁 障層4内之應力所誘發之壓電偏極化場PpE的和。 1309088
AlxGai_xN壁障層4内的自發偏極化場PSP(X)[23]，可以 用氮化鎵(GaN)及氮化鋁(A1N)之自發偏極化常數的函數表 示，假設線性變化： PSp(X)=-〇.52x-0.029C/m2 (1) 5 其中，X代表AlxGai_xN合金的莫耳分數。 自發偏極化場PSP的符號，視晶體的極性而定。在基板 1正表面（生長面）包含鎵層（鋁、銦）的傳統情況，自發偏極 φ 化場PSP是負的（換言之，與生長軸[0001]相反）。因此，自 發偏極化場PSP是從生長面1指向支撐基板2。 ίο AlxGai-xN壁障層4内的壓電偏極化場PPE，可以用
AlxGai_xN合金之壓電常數e33(x)及e31(x)的函數表示： PPE(X)=e33(x) e zz+e3 办)（e xx+ g yy) (2) 其中，·χ代表AlxGa^N合金的莫耳分數， • e33⑻及e13⑻是AlxGaUxN合金的壓電常數， 15 · gxx、Gyy及gzz代表AlxGai-xN合金之長度、 寬度及高度的變形。 籲 AlxGai-xN的壓電常數63办)及e13(x)計算自GaN的壓 電常數e33⑻及e13(x)及A1N的壓電常數e33⑻及e13(x)。 例如，GaN及A1N的壓電常數如下表所示： 材料 PSp(C/m2) e33(C/m2) e13(C/m2) A1N -0.018 1.46 -0.60 GaN -0.029 0.73 -0.49 2〇 表II : GaN及A1N的壓電常數[23] 130908.8 如果方程式(2)中的變形eij是AlxGai _χΝ合金之彈性常 數Cij(x)及GaN通道層與AlxGai.xN壁障層之網格參數的函 數，結果是： pPE(x) = 2 a{x) - an cl eM(x)-e“x) (3) 5
10 其中：《ao代表GaN的網格參數， • a⑻代表AlxGa^Jsi合金的網格參數 • CnOO及C33(x)代表AlxGai以合金的彈性常數 〇
AlxGai_xN合金的彈性常數€13(幻及ewe計算自GaN及 A1N的彈性常數C1S及CM，且假設線性變化是χ的函數。在本 文中一般使用Wright等人的GaN及Α1Ν彈性常數c13及c33值 。這些值極付合實驗數據，特別是p〇lian等人之的數據 例如，GaN及A1N的彈性常數如下表所示： 材料 Cl3 C33 參考資料 A1N 108 373 Wright等人 GaN 103 405 Wright等人 -—- is 表III : GaN及A1N的彈性常數 在方程式（3)中，在整個成分範圍内， “e31(x)-e33(x)x(C13(X)/C33(x))”是負的。因此，被張力施加應 力之AlxGai_xN壁障層4的壓電偏極化PpE(x)是負的。
在AlxGa^N之壁障層與GaN之通道層間之 20 AlxGai_xN/GaN介面6處的偏極化不連續，在AlxGai_xN/GaN 130908,8 介面6處產生一正電荷分布，其密度如下： a=P(AlGaN)-P(GaN) a=Psp(AlGaN)-PpE(AlGaN)-PSP(GaN) (4) 方程式（1)、（3)及(4)被用來計算應力結構的電荷密度 G/e(其中，e=1.6xl(T19C)。 如果AlxGa^N壁障層内的銘含量在5〇/。至3〇%之間，偏 極化所誘發的電荷密度在2xl012cm·2至2xl〇13cm·2之間。
10 15
為補償此商的正電荷’在AlxGa^N/GaN介面6處將形成 2維電子氣體。因此，對被能帶結構所誘發的具有額外的貢 獻。 以上所描述之Ambacher等人的簡單模型證實，由偏極 化所誘發的電荷密度與AlxGa^N壁障層4之鋁濃度間的相 依關係。 因此’從III-N類半導電材料開始所得到之電晶體的電 荷載子遷移率與電荷密度，視諸如A1GaN/GaN介面處的化 學粗糖度及AlGa職障層狀料料錄岐。這些參數 與製造ΙΙΙ·Ν類半導電材料的方法有關，並產生製造在該半 V電材料上之電晶體結構的可靠度問題。 圖6a疋說明習知技術類半導電材料的橫斷面視 圖。此材料包含在通道層41上方傳統的壁障層4〇。 技術之半導電材料的缺點是壁障層4_之鎵與銘 所致布。這特別是由於鎵與㈣擴散能力不同 所致，以及隨著此行為差Μ 壁障層40内錄與紹原子的非均質發壁障麟與 1309088 通道層41間介面39處之壓電場38的非均質性。事實上，壓 電場的方向及強度局部地視壁障層4G内鎵與銘原子的分布 而定。 壓電場的非均質性誘發此介面39處之電子密度的變動 。結果是，製造在包含KA1GaN壁障層之半導電材料上之電 晶體結構的輸出功率也是非均質分布。 此外’鎵與銘原子的非均質分布也會誘發電子的非均 質分布(特別是在通道層内）。 文件WO 02/093650描述製造包含壁障層之半導電結構 的方法’該壁障層包括交替的GaN與A1N層，每一GaN與A1N 層的厚度在5到20埃的範圍。 當閱讀本發明的描述時將可明瞭，WO 02/093650之一 實施例與本發明共用交替之雙元材料層以製造較大的材料 層。 WO 02/093650所揭示的方法允許提高結構内的電子遷 移率。 不過，WO 02/093650並未針對提高電子分布之均質性 的問通(特別是在通道層内）。 且在此方面，WO 02/093650所揭示的方法並未提供提 高結構之各層中電子分布均質性的解決方法。在此已知的 方法中’並未建議如本發明所提供的解決方法，本發明的 方去特別針對均質性的議題，且提供處理此問題明確的方 法。 此外，WO 02/093650並不能增加壁障層與通道層間介 -12- 1309088 面處之壓電場的均質性，且因此無法限制此介面處之電子 密度的變動。 還須注意，其它方法揭示用於製造較大層之不同材料 的交替元素層。 5 以及，這些已知方法中某些甚至揭示選擇非常薄的元 素層一此為本發明的有利特徵。關於此方面參考US6100542 。不過，在諸如US6100542中揭示的已知方法是珅化物類的 φ 材料，並非針對氮化物類的材料層。 因此，很明顯可看出，現有製造氮化物類之層結構的 ίο 方法有其相關的限制。本發明的一般目的即是針對這些限 制。 更精確地說，本發明的目的是提高電子分布的均質性 ，特別是在通道層内。 本發明的另一目的是提高壁障層與通道層之介面處之 15 壓電場的均質性，並因此提高此介面處之電子密度的均質 性。 ® 本發明的另一目的是增進III-N類半導電材料的電子特 性，特別是經由改良III-N類半導電材料的製造方法。 20 【發明内容】 本發明與周期表内III及V族元素類的半導電基板有關 ，用於製造例如HEMT類型電晶體結構的HEMT ’其包含支 撐基板、位於支撐基板上的通道層、以及通道層上的壁障 層，其中，該壁障層是由在原子尺度的第一及第二III-V雙 -13- 1309088 元半導電合金層交替組成。 因此，從下文將可明瞭，壁障層中交替的雙元合金層 具有以下優點： -在原子尺度，可降低合金失序， 5 -在奈米尺度及微觀尺度的零合金非均質性， -依一專屬結晶軸具有完美的合金次序， -沿一較佳的結晶軸具有最大的壓電場， • -最佳的電子壓電注射， -單位表面積極均勻的電子密度， 10 -由於合金失序降低，致使介面處及壁障層内的電子擴 散也降低， -由於不存在任何合金非均質性，致使增進結構的可靠 度。 事實上，經由改善壁障層内鎵及鋁原子的分布，可提 15 高電子分布的均質性。其也可提高壁障層與通道層間之介 面處之壓電場的均質性，並因此提高此介面處的電子密度 籲均質性。 更特定地說，經由限制下列參數： -通道層與壁障層間之介面處的粗糙度， 20 •壁障層中鋁濃度的非均質性，以及 -通道層中鎵濃度的非均質性， 即允許提高壓電場的均質性，如前所述。 此外，須瞭解，在下文中，當言及A層在B層“上”時， 其可以是直接在B層上，或者，也可以是位於B層以上，且 -14- 130908.8 與該B層間相隔一或多個中間層。 ''虽5及A層在B層“上，，時 的整個表面，或該B層的部分表面。、 根據本發明之半導體的較佳非限制態樣如下： -通道層包含在原子尺度交替”三及第四細 半導電合金層； ^ -半導電基板另包括位於支撐基板與通道層間的緩衝層
10 15 ’該緩衝層包含在原子尺度交替的第五及第六的出-V 雙元半導電合金層； -在壁障層或通道層或緩衝層之每一交替的雙元合金中 ，原子單層的層數包含在1至2〇之間； -在壁障層或通道層或緩衝層之每一交替的雙元合金中 ，原子單層的數量在壁障層或通道層或緩衝層之背表 面上的第一值與壁障層或通道層或緩衝層之正表面上 的第二值間變化，該背表面比該正表面靠近支撐基板 -第一及第二值包含在1至20之間； •第一、第二、第三、第四、第五及第六雙元合金選用 自 AIN、GaN、BN、及 InN ; -壁障層另包括一III-V半導電三元合金層 -在原子尺度之交替的第一及第二III-V半導電雙元合金 層是位於支撐基板與該III-V半導電三元合金層之間； -壁障層包含III-V半導電三元合金之複數層，每一III-V 半導電三元合金層位於交替的第一雙元合金層與第二 -15· 20 5
15
20 Ϊ309088 雙元合金層之間； -壁障層另包括在原子尺度之交替的第一及第二ΙΙΙ-ν半 導電雙元合金層上的III-V半導電三元合金層， -通道層另包含III-V半導電三元合金之複數層，每一 III-V半導電三元合金層位於交替的第三雙元合金層與 第四雙元合金層之間； -位於兩個雙元合金層間之每個三元合金層中之原子單 層層數包含在1至5之間； -通道層是由AlGaN、或InGaN、或A1BN、或^^]^、或 InAIN之三元合金層製成； -通道層是由GaN、或A1N、或BN、或InN之雙元合金層 製成； -半導電基板另包含位於支撐基板與通道層間的緩衝層 ’該緩衝層是由GaN、或A1N、或BN、或InN之雙元合 金層製成； -半導電基板另包含位於支撐基板與通道層間的緩衝層
’該緩衝層是由AlGaN、或hiGaN、或A1BN、或inBN 、或InAIN之三元合金層製成； •製造支撐基板的材料選用自；δ夕、碳化石夕、氮化鋁、藍 寶石、及氮化鎵； -壁障層（53)的厚度包含在2奈米至50〇奈米之間。 本發明也與製備半導電基板的方法㈣，^半導電基 板包含支撐基板、㈣支縣板上的料層、以及位於ς 道層上的賴層’其巾’該方法包含町步驟(未❹順序） -16- 130908.8 a.經由以下步驟產生初始壁障層： i) 沈積至少一第一雙元合金的原子單層； ii) 沈積至少一第二雙元合金的原子單^ ; iii) 如有需要，重複步驟〇及i〇，直至^到所需的厚 上述方法的一態樣是半導電基板，其是經由 別地適配A1N雙元合金單層與GaN雙元合金1序個 得到儘可能均質的壁障層。在此方面，須’以便 發明針對單層細部尺度的結構，且在本文中將、=占曰是本 單層，，精確的定義。 ，步提供“ 根據本發明之方法的較佳但非限制的態樣如下. -該方法另包含在初始壁障層内或上方製造至小·一 元合金的步驟； 夕 曰二 15 -製造該^元合金層的步驟包含沈積三元合金層. —第元合二T包含對在㈣步;所沈積 之第及弟一雙凡合金之原子單層的熱處理； -在矣=些第二雙元合金的沈積之後’進行熱處理： 20 度 聽製料n雙元合金單層之 /皿度之介於0¾至3〇(rc之間； 托至10托間的真空或極高真空下· _ ^含氨氣NH3或氮分子叫氫分子H2的混合 2 之下壓力包含在1〇 8托與1千巴(kBar)的壓力 •17- 1309088 -在NH3、N2或H2的電漿存在下； -對i)及ii)所沈積之第一及第二雙元合金之原子單層的 熱處理，是在製造初始壁障層的步驟後進行； -該方法另包含經由沈積GaN、或A1N、或BN、或InN之 5 雙元合金製造通道層的步驟； -該方法另包含經由沈積AlGaN、或InGaN、或A1BN、 或InBN、或InAIN之三元合金製造通道層的步驟； φ -該方法另包含經由以下步驟製造通道層的步驟： iv)沈積第三雙元合金的原子單層； 10 v)沈積第四雙元合金的原子單層； 如有需要，重複步驟iv)及V)，直至得到所需的厚度； -製造通道層的步驟另包含對在iv)&v)所沈積之第三及 第四雙元合金之原子單層的熱處理，該熱處理是在某 些第四雙元合金的沈積之前進行： 15 _在表面溫度高於製造第三及第四雙元合金單層之 • 溫度之介於Ot：至300°c之間； -在10_8托至10-1托間的真空或極高真空下； -在包含氨氣NH3或氮分子N2或氫分子H2的混合 氣流之下’壓力包含在1〇_8托與丨千巴的壓力之間 20 ； -在NH3、N2或H2的電漿存在下； 該方法另包含經由沈積GaN、或A1N、或BN'或InN之 雙元合金製造緩衝層的步驟。 於參照後附圖式閱讀下列例示性而非限制性說明後， -18 - 1309088 會巧楚瞭解本發明其他特點及優點。 ^實施方式】 =此’本發明的一目的是提供 類+導電材料的方法，換言之，從最㈣士^改良之腳 可靠度的觀點，能給予製造於I上:電之電荷密度與 的材料。 "上之電日日體結構較佳特性 為此目的，申請人研究限制遷移率、 $ 可靠度等特性的某些材料參數。 何⑥又及結構 這些材料參數是介面處的粗糙度、合 的次序。 °金的變動及合金
15 ^面處的祕度可以是物理的或是化學的。ιπ. 導^枓之GaNit道層㈣子㈣移率對化學粗輪度特別 敏感。 二元材料(例如 AlGaN、InGaN、InAIN、A1BN、GaBN) 一旦被引入結構中，即出現化學粗糙度，且視成分而定。 圖3顯示GaN通道層7與Al〇.3Ga〇.7N壁障層8間的介面9 ° GaN通道層7位於介面9的下方，且Al〇.3Ga〇.7N壁障層8位 於介面9的上方。 可看出，位於介面9下方之GaN通道層7的某些原子11 高於該介面9 :因此，在Al〇.3Ga〇.7N/GaN介面9處有粗糙現象 20 1309088
圖4顯示Πΐ 均質分布。 -Ν類半導電材料之A1GaN壁障層30内的非 #、#漆半導電材料製造法期間，由於鎵與鋁前質的表面擴
10 L二’ t⑨聚積形成並發展，致使經常產生“富鎵區”31 ，、區”32。這類型的瑕疵稱為合金變動。 二金㈣降低了電子的遷移率，結製減m_N類半 特tit電ΐ體的可靠度方面扮演重要角色。 這些合金變動使得壓電電子注入劣化，使其 内“荷密度=製造在半導電材料上之€晶體之通道 體二的主因’這是因為該電晶 15 卢。δ金人序與。金變動屬同類型的瑕疯，但是在原子尺 且文稱风二儿 。金次序是由於1長參數所導致 之原子元素之部分有序分布的結果。 手平面命在AlGaN壁障層的情況中，可觀察到“富鋁 乏銘，’的原子平面交替出現。 W於目標的合金平均成分，在原子層級的有序 20 1309088 合金次序可能出現在數個結晶方向。此合金次序可能 疋由生長參數及應力所誘發。在所有情況中，其是“自發的 ’’次序’並非有意地引入半導電材料中。因此，其是無法控 制且非均質的。 5 圖5a顯示AlGaN壁障層之[1-101]非對稱平面内的合金 次序，換言之，是在與[0001]生長軸垂直的平面内。圖中可 看到“富銘”原子平面33及“乏紹’’原子平面34。 • 當使用蟲晶製造系統時，合金次序是形成在非 對稱平面内，其中，支撐基板是置於一轉動板上。這是由 ίο 於用於製造半導電材料之方法中所使用之氣體或分子混合 物中的鋁及鎵快速耗盡（無法控制的前質寄生反應）所產生 。因此，支撐基板將被交替地暴露於“富鋁，，的氣體或分子 混合物，接著是“乏鋁”的氣體或分子混合物。 圖5b顯示在AlGaN壁障層之[〇〇1]對稱平面内的合金次 15 序。圖中可看到“富紹”原子平面35及“乏|呂”原子平面36。 _ [001]對稱平面内的合金次序是由於非均質的應力分布 及結晶表面之穩定性的差異所產生。 差1、2及3類型之非均皙枓的y赞 20 因此，上述3種瑕疵類型（介面處的粗糙度、合金變動、 合金次序)與製造半導電材料所用的方法有關，且會使製造 在該半導電材料上之電晶體結構產生可靠度的問題。 如使用Ambacher等人的模型已證實，偏極化所誘發的 電荷密度與AlGaN壁障層内的鋁濃度極度相依。 1309088 +/-0.2%之鋁含量的局部變化，可造成電子密度出現 2xl〇12cm2或更大的變動。 5
10 15 20 如圖6a的說明，在傳統AlGaN壁障層40的情況中，壁障 層40與通道層41之介面39處之偏極化場38的方向與強度， 將視壁障層40内鎵與鋁原子的局部分布而定。 同樣地’製造在包含此標準AlGaN壁障層之半導電材料 上之電晶體結構的輸出功率也是非均質地分布。 如圖6b所示’理想壁障層42之壓電場44的平均值，等 於此場在壁障層42與通道層45之介面43上任何一點的局部 值。因此，在介面43處的電子密度是均質的。 因此，申請人已證明，半導電材料包括正確次序之壁 障層的重要性，以便限制上述3種類型的非均質性，且因^ 能使製造在半導電材料上的電晶體結構能得到較佳的特性。 為得到具有正確次序之壁障層的半導電材料，申請人 決疋以二元假合金取代習知技術中以三元合金製造類 半導電材料内壁障層。 為達本發明之目的，三元“假合金”是由二元合金之原 子單層交替組成的合金。 將可瞭解，在本發明中，二元合金的“單層，，是由一個m 族it素（即鎵、紹、銦）的單原子面及—個氮氣(n)的單原子 面所組成。也將可瞭解，在本發明中，一個“單原子面，，對 應於原子的—階’其也對應於結晶結構的半個晶格。 圖7a說明根據本發明第-實施例的半導電材料5〇。 此半導電材料50包含位在支撐基板52上的通道層51， •22· 1309088 以及在通道層51上由三元假合金所製成的壁障層53。 支撐基板52是以碳化石夕製成。不過，此支撐基板也可 由其它材料製成，諸如矽、A1N、藍寶石或GaN。 通道層51是GaN的二元合金。不過，通道層51也可選用 其它材料’諸如AIN、BN(氮化硼）或InN(氮化錮）。 此通道層51是以熟悉此方面技術之人士所知的方法沈 積在支撐基板上’諸如分子束磊晶(MBE)或有機金屬化學氣 相沈積(MOVD)法。 壁障層53是AlGaN的三元假合金。此壁障層53包含GaN 54的二元合金層及A1N55的二元合金層。這些GaN與A1N層 是交替的’且具有固定的厚度。 以GaN 54製成的每一第一雙元合金層（或由A1N 55製 成的母一第二雙元合金層）是由一或多個GaN(或A1N)原子 單層所組成。 這些GaN與A1N的原子單層是個別地適配到半導電材 料内’以便得到儘可能均質的壁障層。 圖12a至12d說明本發明之半導電材料的粗糖度，其壁 P早層中之鎵與鋁的濃度各有不同。 以GaN 54製成之每一第一雙元合金層之原子單層（以 nGaN表示）的層數’可在1至40間變化，在1至20間較佳，在2 至10間更佳。同樣地，以A1N 55製成之每一第二雙元合金 層之原子單層（以nAiN表示）的層數，可在1至40間變化，在i 至20間較佳，在2至10間更佳。 須瞭解，事實上，現有一些方法，諸如US61〇〇542中的 -23- 1309083 揭示，包括以極薄之元素層交替製成多層一且在此方面， 這些方法與上述的交替單層呈現某些類似。不過， US6100542是針對砷化物類而非氮化物類的材料，且其交替 的目的是使較大層的摻雜最大化，因此，其是以多層元素 的層構成。US6100542並非針對電子分布均質性的問題。 也須暸解，現有的方法’諸如WO 02/093650中的一揭 示’事實上包括以父替的“單層”製造多層，如WO 02/093650 之第7頁第三段所提。 不過，WO 02/093650中所描述的“單層”，與本發明之 單層的定義完全不同。事實上，W0 02/093650中所描述的“ 單層”，其厚度在5至20埃的範圍（見w〇 02/093650之第7頁 第三段），這對本發明的單層而言非常厚，本發明的單層是 原子的單層。 WO 02/093650針對提高結構内之電子遷移率的問題。 不過，WO 02/093650並未針對提高電子分布之均質性( 特別是通道層内）的問題。事實上，w〇 〇2/〇9365〇並未建議 如本發明中所定義的單層（w〇 〇2/〇9365〇中所定義的“單層 ’’比本發明的單層厚許多）。 生現回到本發明，使用熟悉此方面技術之人士所知的製 适方法，諸如液相磊晶、氣相磊晶、或分子束磊晶，在GaN 的通道層上生長壁障層53。 壁障層53之製造是從沈積GaN 54的第一雙元合金層開 始，其中，原子單層nGaN的層數在丨至4〇間，在1至20間較佳 ，在2至1〇間更佳，接著，下一步是沈積A1N的第二雙元合 -24-
10 15
20 130908.8 金，其中，原子單層〜旧的層數在1至40間，在1至20間較佳 ，在2至10間更佳。 下一步是沈積GaN的第一雙元合金層與A1N的第二雙 元合金層，直至得到壁障層53所需的厚度，可在2至500奈 米間變化。 在圖7a所示的實施例中，原子單層恥心與〜沉的層數相 等。不過’原子單層nGaN與nAiN的層數也可不同。 由於壁障層53是由GaN與A1N層交替組成，因此鎵的氣 體或分子剷質與鋁的氣體或分子前質（或鎵與鋁的氣體或分 子前質）在製造法的期間不混合，且沒有混合耗盡的現象。 因此，以下的合金變動被限制： -奈米級及微觀尺度（第一類型的非均質性)的合金變動以 及 -原子尺度（第二及第三類型的非均質性）的合金變動。 -因此’壁障層53的結構沿著㈣叫生長軸被完美地排序。 -如圖6c的說明，此具有以下效果： -限制了的化學粗糙度並因此限制了通道層91與壁障層 92(此壁障層是由續層93及Ga騎94交替組成)之介二 90處的電子擴散， '使壓電場的分布最佳化，其平均值等於介面90上所右 點之壓電場95的局部值。 二，Γ的注人被此場最佳化。此外，由於被誘發 内的分二ίΪ: I因此’電子注入到2維電子氣體(2〇EG) -25- 1309088 因此’此結構提供能使2維電子氣體(2DEG)内之電子的 遷移率與表面密度最佳化的機構。 圖8a說明根據本發明之壁障層的例示性實施例。在此 5 例中，以三元假合金製造的壁 20.5奈米的AlGaN壁障層： 障層取代含鋁32.2%之厚度 (AIN nA1N=2 / GaN nGaN=4)x=7 其中：
10 15 _ Hain是AIN之原子單層的層數， -A1N單層的厚度為eA1N=〇2485奈米， -nGaN是GaN之原子單層的層數， -GaN單層的厚度為eGaN=0.2590奈米， -X是周期（AIN nA1N=2/GaN nGaN=4)的次數 -Y是壁障層的平均成分·· Y=n AiN/(n〇aN+n ain)=3 2.2 % -E是壁障層的等效厚度： E=Xx(nAiNxeA1N+nGaNxeGaN)=20.1 奈米 圖8b說明根據本發明之壁障層的另一例示性實施例。 在此例中，以三元假合金製造的壁障層取代含鋁S〇〇%的 AlGaN壁障層： (AIN nAiN=l / GaN η〇3Ν=1)χ=3 圖7b說明根據本發明第二實施例所製造的半導電材料 60。 在此第二實施例中，緩衝層56插於通道層51與支撑基 板52之間。 • 26- 1309088 緩衝層56的材料選用GaN及AlGaN。此緩衝層有利於 GaN通道層的生長。此緩衝層是以接合(bonding)沈積，或以 熟悉此方面技術之人士所知的其它方法，諸如蠢晶法。 在圖7c說明的實施例中，緩衝層53包含GaN層54'、54，， 、54”’，無須與原子單層叱必的層數相同。
GaN層54’、54"、54"，分別包含8、5及2層的GaN原子單 層。這些層與A1N層55,、55”交替，層55,離支撐基板最遠， 層54"’最靠近支撐基板。 在圖7c的說明中，每一GaN層54,、54,,、54„，之原子單 層的層數nGaN,隨著與支撐基板52間的距離增加而減少。不 過，其可以具有一壁障層53，其中，原子單層的層數隨著 與支撐基板52間的距離增加而增加。 因此’每—⑽層之原子單層的層數nGaN可沿著壁障層 53改變。 θ 15 Α1Ν層之原子單層的層數η細也可沿著壁障層改變。 如圖7c所示’在壁障層中，⑽與細的原子 可相互間無關地改變，其中，每―G_54,、_、54= 原子單層關數rw㉔，而每―細層55，及5 層的層數nAW不變。 原子單層的層數nGa♦細也可沿著 。例如’原子單層層數nAm可改變，以使其隨著與 間的距離增加而減少（或增加）， 二基板 變，以使賊著與讀 •27- 20 1309088 b因此，每一雙元合金層的原子單層層數，可在壁障層 之背面上的第一值與壁障層之正面上的第二值間改變，該 背面較該正面靠近支撐基板。 圖7d說明根據本發明第四實施例的半導電材料。此半 ^電材料包括支撐基板52、緩衝層％、通道層51及壁障層 53。 在此實施例中，緩衝層56是由GaN 57雙元合金層與A1N 58雙元合金層交替組成的AlGaN三元假合金。 緩衝層5 6具有與三元假合金壁障層相同的特性(ng心與 iiain在1與40之間，1與20之間較佳，2與1〇間更佳，且是沿 著緩衝層等改變）。 在此實施例中，緩衝層56包含兩層GaN層57與交替的兩 層A1N層58。 此外，每一GaN層57的原子單層層數!^^沿著緩衝層56 改變。最靠近支撐基板的GaN層57包含2層原子單層，而離 支撐基板最遠的GaN層包含4層原子單層。 此外’每一 A1N層58的原子單層層數ηΑιΝ也可沿著緩衝 層56改變。最靠近支撲基板的A1N層58包含6層原子單層， 而離支撐基板最遠的A1N層包含3層原子單層。 因此’在圖7d所說明的實施例中，每一GaN與A1N層之 原子單層層數沿著緩衝層改變，原子單層層數nA1N的改變， 使其隨著與支撐基板間的距離減少而增加，以及，原子單 層層數nGaN的改變，使其隨著與支撐基板間的距離增加而增 加。 -28- 1309088 讀者已瞭解，原子單層層數nA1N與nGaN可沿著緩衝層不 變’即如圖7a所說明之壁障層的情況。 、 此緩衝層可經由熟悉此方面技術之人士所知的製造方 5 去彳于到’諸如蟲晶法(分子束蟲晶、液相磊晶、氣相磊晶）。 综言之，以AlGaN三元假合金製成的壁障層（53)可表示 成： ’、 (ΑΙΝΠαΙν/G^Nn〇aN)x • 其中：
• nA1N是A1N層的原子單層層數，其中1$ nA1N $ 40，J 10 細$20較佳，2£nA1NS 10更佳）’且其中nA1N可沿著壁障 層改變。 • nGaN是GaN層的原子單層層數，其中1$ nGaN $ 40，1 S n〇aN S 20較佳’ 2 S nGaN $ 10更佳）’且其中nGaN可沿著壁 障層改變。 is · X是GaN與A1N層的層數。 為進一步增進III-N類半導電材料的電子性能，壁障層 — 除了在原子尺度之交替的雙元合金層外，還可包括數層三 元合金層。 申請人曾指出，在包含交替之雙元合金層的壁障層中 20 有三元合金層可增進壓電場的均質性，並可提高半導電材 料之電荷載子的遷移率。 製造壁障層53的步驟與前文中描述的相同。 因此，可從製造初始壁障層開始，經由沈積GaN 54之 第一雙元合金層，沈積A1N 55之第二雙元合金層，並重複 -29· 1309088 Z與a1Nq層的沈積步驟’直至得到壁障層$謂的厚 金層此外’在初始雜層_其上製造—或數層的三元合 二元合金層(或多層)的步驟’依半導電材料的實施 在圖7e說明的實施例中，壁隆 -^ . 層53包含一層A1GaN的三 層⑽，以及㈣之第—雙元合金54與謹之第二雙元 合金55交替的層（在原子尺度）。 須瞭解，原子尺度是埃或數十埃的尺产。 交替的每-GaN(或剔)雙元合金層包含U4〇原子單 層的GaN(或A1N)，丨至職佳，丨至1()更佳。在所有情況中 ’父替的每一GaN(或A1N)雙it合金層至少包含一層此G, 或A1N)雙元合金的原子單層。 15
GaN與A1N交替的雙元合金層54、55位於A1GaN的三元 合金80層與支撐基板52之間，換言之，A1GaN的三元合金層 80在GaN與A1N交替的雙元合金層的頂。 在GaN與A1N交替之雙元合金層54、55的頂部有三元合 金層80’允許與使包含有AlGaN之三元合金層製成之壁障層 的半導電材料最佳化的技術方法直接相容，特別是關於歐 姆接點的製造，同時得以保有壁障層53内由於原子尺度之 GaN與A1N交替之雙元合金層54、55所得到之最佳電子注入 的益處。 事實上，申請人曾指出，壁障層53内的有序合金隨著 -30- 20 1309088 與壁障層及通道層51間之介面的距離螬加而減少的重要性 。換言之’在遠離通道層51與壁障層53間介面之層中具有 合金失序的半導電材料’比在靠近通道層51與壁障層53間 介面之層中有合金失序的半導電材料’具有較佳的電荷載 5 子遷移率’且壓電偏極化場更均質。 製造AlGaN之三元合金層80的步驟’包含以磊晶製造傳 統三元合金層的沈積，可得到如圖7e所示的半導電材料。 p 將可瞭解，在本發明中，“傳統三元合金層”是經由在 低殘餘壓力室（極高度真空，殘餘壓力在粍至HT14托之間 10 )中，原子或分子流(經由蒸發固態源得到或直接注入GaN與 A1N的氣體前質）與被加熱到適於磊晶生長之溫度的基板上 產生交互作用，以磊晶製造的三元合金層。 在圖7£所示的另一實施例中，壁障層53包含複數層 AlGaN的三元合金層70。這些AlGaN的三元合金層70位於 15 GaN與A1N交替之雙元合金層54、55内。 _ 埋於GaN與A1N交替之雙元合金層54、55間的AlGaN的 二元合金層70是經由GaN與A1N之雙元合金層54、55之III 族元素的交互擴散得到。 圖10是圖7f所說明之實施例之壁障層的原子尺度橫斷 20 面視圖。每一GaN(或A1N)雙元合金層包含2個原子單層。每 一 AlGaN的三元合金包含一個三元合金的原子單層。 在雙元合金層54、55間出現三元合金層70，可避免壁 障層53中成分劇烈的變化。此可增進局部壓電偏極化場的 均質性。壓電場的均質化可降低通道層與壁障層Μ介面 • 31 - 1309088 處之電荷密度的變動。 說明於圖7f之複數層三元合金層70的製造說明於圖7f ，其包含沈積至少一GaN與A1N交替之雙元合金層54、55以 製造壁障層53後的熱處理。 5 熱處理可於壁障層53之製造步驟結束後實現（易言之， 在GaN之第一雙元合金層54與A1N之第二雙元合金層55的 連續沈積步驟之後）。 _ 此項處理亦可於製造壁障層之步驟的期間實現。在此情 況，熱處理是在第二雙元合金的某些沈積步驟之前實施。 10 例如，吾人可開始沈積第一雙元合金(GaN)。接著，吾 人可沈積第二雙元合金(A1N)。接著，可進行熱處理，其允 許GaN與A1N之雙元合金層54、55之III族元素較佳的交互擴 散。擴散可發生於極局部的區域，典型距離是丨至5的材料 單層。 ， 15 熱處理是在至少某些雙元合金沈積後進行。此項處理 _ 的典型條件為： 、化 -在表面溫度高於製造第一及第二雙元合金單層之溫度 之介於0°C至30(TC之間； 又 -在UT8托至10·1托間的真空或極高真空下； 20 -在包含氨氣NH3或氮分子N2或氫分子1!2的混合氣流 之下’壓力位於1〇-8托與1千巴的壓力之間； •在NH3、N2或H2的電漿存在下； 接著’得到位於GaN與A1N之第一及第二雙元合金層間 之AlGaN的二元合金層7〇。此三元合金層包含1至$個二元合 -32· 1309088 金的單層。 沈積與厚度不符合所需的厚度，則進行GaN層的 合所需的厚^⑶積。接著，進行熱處理，—直_厚度符 積之進二選理擇不在每次第二雙元合金層的沈 例如，可每兩次進行一次熱處理。易言之，是在雙元 合金層的兩次沈積完成之後進行。 也可在初始壁障層的製造步驟結束之後，僅進行一次 10 15 熱處理，易言之，在得到所需的壁障層厚度時進行一次熱 處理。 此外’在進行熱處理之前，需要沈積額外的a1n或siN 層，以便在熱處理期間穩定壁障層53的表面。 在圖7g中顯示根據本發明另一實施例的半導電材料。 在此實施例中，半導電材料包含與圖7所說明之實施例相同 的單元。這些相同的單元是GaN與A1N交替之雙元合金層54 、55，以及位於該交替層中的複數層三元合金層70層。 此外，說明於圖7g的實施例包含在該交替層之頂部的 傳統三元合金層。此允許集合說明於圖7e及7f之實施例的優 熟悉此方面技術之人士應瞭解，實現一半導電材料， 除了那些對壁障層的描述外，還包含一通道層或包含相同 單元(雙元合金的交替層等）的緩衝層。具有由三元假合金製 成的通道層或缓衝層可提高半導電材料中電子分布的均質 •33- 20 1309088 性。 圖9顯示實現根據本發明之半導電材料的實例。在此例 中，半導電材料包含： -矽基板52， 5 - A1〇.iGa〇,9N合金製成的緩衝層56， -Alo.^Gao.^N三元假合金製成的通道層51，厚度155埃， -AlmGao·6^三元假合金製成的交替雙元合金層54、55 _ ’厚度184埃， -傳統的Al〇4Ga〇.6N三元合金層8〇,厚度20埃， 10 _ A1N的雙元合金層1〇〇，厚度扣埃0 在說明於圖7a至7g之不同的實施例中，通道層是由GaN 雙元合金製成。在其它實施例中，通道層是A1GaN、或InGaN 、或A1BN、或InBN、或InAIN等三元假合金。 在這些其它實施例中，通道層是使用所描述用於製造 15 壁障層之相同方法製成，且用於製造三元假合金的雙元合 • 金選用自 AIN、GaN、BN、及 InN。 當通道層是由三元假合金製成時，其包含與三元假合 金壁障層相同的特徵(每一雙元合金層的原子單層層數包含 在1與40之間，1至20之間較佳，2至1〇之間更佳此數字可 2。 循通道巧厚度改變）。經*具料三元假合金製成的通道 層，玎提局半導電材料的均質性(且特別是電子密度）。
AlGaN/GaN HEMT結構的表面形態，通常^ 鋁濃度的影響。 根據本發明的半導電材料可提高壁障層（或通道層、或 •34- 1309088 緩衝層）内的IS濃度，如圖11中的說明。 事實上，經由降低通道層與壁障層間介面處的粗糙度 ’可以提高層中的鋁濃度。 事實上，層中的擾動（電子密度…等的均質性），主要是 由於I呂原子所引起。因此’本發明可提高域度，以得到 指定的粗糖度。
10 15
圖11之OK數據點對應於根據本發明生長在矽U1基板 上的結構，以XRD測量到的不同厚度及鋁濃度。 如圖11所示，可獲得厚的壁障層（23%的鋁厚達41奈米） ’但大部分的結果對應於薄的壁障層。 在製造成裝置後，可有最佳結果的典型厚度範圍在2〇 奈米至27奈米之間。 低於25奈米，鋁濃度在28%至30%的範圍是得 姆接點的標準規格。 為有較高的銘濃度(32。/。以上），壁障層的厚度必須降到 15 -20奈未。 圖11中的格子狀(C贿Hatch)數據點對應於根據本發 明的格子狀(cross-hatched)結構，以XRD測量 ^ 及鋁濃度。 』个叫厚度 裂痕 在此情況’發找⑽壁障層的鬆弛，導致表面上的微 當紹濃度關於雜層的厚度高時，即出現此應 曲線遍給傾趨勢。φ請人㈣指定 的 鋁％低於此曲線500。 干w的厚度/ •35· 20 1309088 psp數據點對狀減本發m…〜職衝層上 有應變之GaN通道的假晶結構。 如圖11解’這類假晶結構_濃度可以到達慨，即 使是厚的壁障層（26奈米）。 5 圖126至12i說明根據本發明，AlGaN壁障層内具有不同 I呂濃度之不同結構的表面形態。 圖12e顯示根據本發明的結構，在厚度等於25奈米的 _ AlGaN壁障層内，具有20%的鋁濃度。 圖12f顯示根據本發明的結構，在厚度等於μ奈米的 ίο AlGaN壁障層内，具有25%的鋁濃度。 圖12g顯示根據本發明的結構，在厚度等於25奈米的 AlGaN壁障層内，具有32%的鋁濃度。 圖12h顯不根據本發明的結構，在厚度等於25奈米的 AlGaN壁障層内，具有40%的鋁濃度。 is 圖12i顯示根據本發明的結構，在厚度等於26奈米的
AlGaN壁障層内，具有39%的鋁濃度。 ® 如圖12e至12i所顯示’在每一層的表面形態上沒有觀察 到不同之處。 說明於圖7a至7g的不同實施例中，壁障層是AlGaN的三 2〇 元假合金。在其它實施例中’壁障層是InGaN(銦鎵氮化物) 、或A1BN(鋁硼氮化物）、或InBN(銦硼氮化物）、或InA1N( 銦銘氮化物）的三元假合金。在這些其它實施例中，製造三 元假合金的第一及第二雙元合金選用自AIN、GaN、BN、 及 InN 〇 •36- 1309088 圖13顯示根據本發明的另一實施例。 此另一實施例包含： -基板600，具有500奈米的厚度， -AlGaN支撐基板層610，厚度1500奈米，其包含10%的 5 鋁濃度， -GaN通道層620，厚度15奈米， -壁障層630，厚度11奈米，其包含50%的鋁濃度， _ - AlGaN蕭特基層640，厚度4奈米，其包含25%的鋁濃度， -GaN蓋層650，厚度2奈米。
ίο 說明於圖13之半導電材料的壁障層包含交替的一A1N 單層（一鋁的單層面及一氮的單層面）與一GaN單層（一鎵的 早層面及一氣的单層面）。 本發明所呈現的某些優點是由於使用單層，其允許得 到有序的三元假合金’如具有銘濃度50%的AlGaN層（紹-氛_ 15 鎵-氮） • 圖14顯示本發明相較於WO 02/093650中所描述之方法 及裝置的某些優點。 在圖14中： -A代表A1N晶格(鋁-氮-鋁-氮）， 20 - B代表GaN晶格(鎵-氮鎵-幻， _ c代表AlGaN晶格(鋁-氮-鎵-氮）。 如在圖中所見根據本發明的C-A-C-B.…交替，並說明於 圖14的上部’本發明可使禁制帶(forbidden band)圖730平滑 -37- 1309088 使能量圖（energy diagram)平滑(Eg是合金之禁止能帶
的能量：Eg(GaN)=3.4eV，Eg(AlN)=6.2eV，Eg(AlGaN 50%)=4.8eV， 應變在結構中呈現較佳的分布，其允許得到更可靠的 5 電晶體結構。 實施例710及72〇是包含這類交替（C-A-C-B.…）的兩說 明。 • 雖然前文已詳細描述了本發明的某些例示性實施例， 但熟悉此方面技術之人士應很容易瞭解，可做諸多的修改 ίο ’不會實際偏離本文所描述之新資訊及優點的範圍。因此 ，此類型的所有修改，將包括在所附申請專利範圍中所定 義之本發明的範圍内。 【圖式簡單說明】 15 圖1顯示ΙΠ族元素之氮化物類之半導電材料的橫斷面 _ 視圖，HEMT類型的電晶體製造於其上； 圖2顯示III族元素之氮化物類之半導電材料的橫斷面 視圖； ^ 圖3顯示習知技術之雙元材料與三元材料間之介面的 20 橫斷面視圖； 圖4顯示習知技術之三元材料的橫斷面視圖； 圖5a是三元材料的橫斷面視圖，說明[〇〇1]對稱平面中 的合金次序； 圖5b是習知技術之三元材料的橫斷面視圖，說明 -38- 1309088 [卜101]非對稱平面中的合金次序； 圖6a是習知技術之三元材料之情況中’雙三元材 料層的橫斷面視圖； ~ 圖6b是理想三元材料之情況中，雙元與三元材料層的 橫斷面視圖； 圖6c是使用根據本發明之方法所得到雙元與=元材料 的横斷面視圖； 、一 圖7a至7g顯示根據本發明之不同實施例的橫斷面視圖； 圖8a及8b顯示根據本發明之方法所得到之假_合金三元 材料例的橫斷面視圖； 圖9顯示根據本發明的半導電材料例； 圖10顯示根據本發明的壁障層例； 圖11說明根據本發明不同實施例之以鋁濃度為函數之 雙障層之厚度； 圖12a至12d說明根據本發明之半導電材料之兩實施例 的粗棘度； 圖12e至12i說明根據本發明之AlGaN/GaN HEMT結構 中，；f同鋁濃度之AlGaN壁障層（厚度25奈米）之不同的表面 形態； 圖13顯示根據本發明之半導電材料的另一例； ® 14顯示根據本發明的另兩個實施例。 -39- 1309088 【主要元件符號說明】 1 基板的正面 2 基板 3 GaN通道層 4 AlGaN壁障層 5 基板的正表面 6 GaN通道層的正表面 7 GaN通道層 8 Al〇.3Ga〇.7N 壁障層 9 壁障層與通道層的介面 11 高介面9的原子 20 壁障層 21 通道層 22 支撐基板 23 源電極 24 汲電極 25 壁障層的正面 26 閘電極 27 區域 28 壁障層與通道層的介面 30 AlGaN壁障層 31 富嫁區 32 富1呂區 33 “富鋁’’原子平面 34 “乏鋁”原子平面 35 “富鋁”原子平面 36 “乏鋁”原子平面 38 介面處的壓電場 39 壁障層與通道層的介面 40 壁障層 130908.8 41 通道層 42 理想的壁障層 43 壁障層與通道層的介面 44 理想壁障層的壓電場 50 半導電材料 51 通道層 52 支稽'基板 53 壁障層 54 GaN層 55 A1N層 56 緩衝層 60 半導電材料 70 三元合金層 80 三元合金層 90 壁障層與通道層的介面 91 通道層 92 壁障層 93 A1N層 94 GaN層 95 壓電場 100 雙元合金層 600 基板 610 AlGaN支撐基板層 620 GaN通道層 630 壁障層 640 AlGaN肖特基層 650 GaN蓋層 710 實施例 720 實施例 730 禁制帶圖 -41 - 1309088 參考資料 [1] The blue laser diode, S· Nakamura, Springer 1999; [6] K· Asano, Y. Miyoshi, K, Ishikuray Y. Nashimoto, M.
Kuzuhara, M. Mizuta, IEDM -1998) 59. 5 5 [7] R.A. Sadler, S,T, Allen, T.S. Alcorn, W»L·· Pribble, J.
Surnakeris, J.W. Palmour, 56th Device Research Council (1998) 92.
[9] S.T. Sheppard, K. Doverspike, W.L. Pribble, S,T. Allen, J,W. Palmour, L.T, Kehias, T. J. Jenkins, IEEE Elec. Dev, 10 Lett. 20 (1999) 161 [18] H.M. Ng·, D. Doppalapudi, T.D. Moustakas, N.G. Weimann, L.F. Eastman, Appl. Phys. Lett· 73 (1998) 821.
[19] S. Keller, G. Parish; P.T. Fini, S· Heikman, C.H. Chen, N. Zhang, S - P. DenBaars, U.K. Mishra, J. Appl. Phys. 86 15 (1999) 5850.
[20] I,P. Smorchkova, C.R. Elsass, J.P. Ibbetson, R, Vetury, B. Heying, P. Fini, E· Haus, S,P. DenBaars, J.S, Speck, U.K. Mishra, J. Appl. Phys. 86 (1999) 4520.
[21] H. Morkog, Modulation doped AlGaAs/GaAs 20 heterostructures in "The Technology and physics of molecular beam epitaxy, ed E.H.C. Perker, Plenium press 1985, [22] O. Ambacher, J. Smart, J.R. Shealy, N.G. Weinmann, K. Chu, M* Murphy, W.J. Schaff, L.F· Eastman, R. Dimitrov, L. 25 Wittmer, M. Stutzmann, W. Rieger, J, Hilsenbeck, J· Appl. Phys. 85 (1999) 3222.
[23] F. Bernardini, V, Fiorentini, D. Vanderbilt, Phys. Rev. B 56 (1997) R10024. •42-

Claims (1)

  1. I309088. I G 7㈣修(更)正替換頁 i.______十、申請專利範圍： 專利申請案第94131551號 ROC Patent Appln. No. 94131551 修正後無劃線之中文申請專利範圍替換本-附件(三) Amended Claims in Chinese - EncUIID (民國97年7月24曰送呈） (Submitted on July 24, 2008)
    10 2. 3. 4. 15
    5. 一種以周期表内III及乂族之元素為基礎的半導電基板 (60)，用於例如製造高電子遷移率電晶體類型之電晶體 結構的高電子遷移率電晶體，包含一支撐基板(52)、位 於支撐基板上的一通道層（51)、及通道層上的—壁障層 (53)，其中，該壁障層（53)是由在原子尺度下第一及^ 一m-v雙元半導電合金(54、55)層的一交替組成。 如申請專·圍第丨項的半導電基板，其巾，該通道層 包含在原子尺度下第三及第WIII_V雙元半導電合^ 的一交替。 ’曰 如申請專利範圍第丨項的半導電基板，其中，該半導電 基板_另包括位於支撐基板(52)與通道層⑻間的: 緩衝層（56)，該緩衝層（56)包含在原子尺度下第五及第 /、III V雙元半導電合金層的—交替。 如申叫專利範圍第1項的半導電基板，其中，該壁障層 戈通C層、或緩衝層之父替的每一雙元合金 層層數包含在1至20之間。 、 如申明專利範圍第旧的半導電基板，其中，該壁障層 、或通道層、或緩衝層之交替的每一雙元合金原子^ 層^ ’在㈣層、或通道層、或緩衝層之—背面上 的一第-值’與在壁障層、或通道層、或緩衝層之一 二Γ第二值間改變，該背面較該正面靠近支樓 如申請專利範圍第5項的半導電基板，其巾，該第_及 -1 - 6· 20 1309088 第二值包含在1至20之間。 7. 如前述申請專利範圍第1、2、3、4、5或6項的半導電 基板，其中，該第一、第二、第三、第四、第五及第 六雙元合金選用自AIN、GaN、BN、及InN。 8. 如前述申請專利範圍第1、2、3、4、5或6項的半導電 基板，其中，該壁障層另包括一 III-V半導電三元合金 層。
    10
    9. 如申請專利範圍第8項的半導電基板，其中，在原子尺 度交替的第一及第二III-V半導電雙元合金層位於支撐 基板與該III-V半導電三元合金層之間。 10. 如申請專利範圍第8項的半導電基板，其中，該壁障層 包含III-V半導電三元合金之複數層，每一III-V半導電 三元合金層位於交替的一第一雙元合金層與一第二雙 元合金層之間。 11. 如申請專利範圍第10項的半導電基板，其中，該壁障 層另包括一 ΠΙ-V半導電三元合金層，位於在原子尺度 交替的第一與第二III-V半導電雙元合金層之上。 12. 如申請專利範圍第2項的半導電基板，其中，該通道層 另包含III-V半導電三元合金之複數層，每一ΙΠ-V半導 電三元合金層位於交替的一第三雙元合金層與一第四 雙元合金層之間。 13. 如申請專利範圍第9、10、11或12項的半導電基板，其 中，位於兩個雙元合金層間之每個三元合金層之原子 單層層數包含在1至5之間。 20 1309088 Μ·如申請專利範圍第1或3項的半導電基板，其中，該通 道層是由 AlGaN、或 InGaN、或 Α1ΒΝ、或 hBN、或 InAIN 之一三元合金層製成。 I5·如申請專利範圍第1或3項的半導電基板，其中，該通 5 道層是由GaN、或A1N、或BN、或InN之一雙元合金層 製成。 I6·如申請專利範圍第丨或2項的半導電基板，其中，該半 φ 導電基板(60)另包含位於支撐基板(52)與通道層（51)間 的一緩衝層（56)，緩衝層是由GaN、或A1N、或BN、或 ίο InN之一雙元合金層製成。 Π.如申請專利範圍第1或2項的半導電基板，其中，該半 導電基板(60)另包含位於支撐基板(52)與通道層（5丨）間 的一緩衝層（56)，緩衝層是由AlGaN、或InGaN、或A1BN 、或InBN、或InAIN之一三元合金層製成。 15 I8.如前述中請專利範圍第卜2、3、4、5、ό、9、10、11 φ 或12項的半導電基板，其中，支撐基板(52)是由選用自 Si、SiC、Α1Ν、藍寶石及GaN之一材料製成。 I9·如前述中請專利範圍第！、2、3、4、5、6、9、1〇、u 或12項的半導電基板，其中，壁障層（53)的厚度包含在 2〇 2奈米至500奈米之間。 20. -種製備-半導電基板_的方法，該半導電基板(6〇) 包&支撐基板(52)、位於支撐基板上的一通道層（51) 、以及位於通道層上的—雜層（53)，其中，該方法包 含以下步驟(不考慮順序）： I ^ ^0908& ^驟產生初始壁障層： =第叫⑽半導電之雙元合金的至少-原子
    沈積第 單層； 二ΠΙ·ν半導電之雙元合金的至少 一原子 111)如有需要 厚度。 21·=申：專利範圍第20項的方法，其中，該方法另包含 初始壁障相或上謂造導電之至少一三 凡合金層的步驟。 申味，利範圍第21項的方法，其中，製造該πι_ν半 一電之二凡合金層的步驟包含沈積一 m_v半導電之一 二元合金層。 15
    重複步驟i)及η)，直至得到所需的 23. 如申請專利範圍第21項的方法’其中，製造該三元合 金層的步驟包含對i)及ii}所沈積之第一及第二雙元合 金之原子單層的熱處理。 24. 如申請專利範圍第23項的方法，其中，該熱處理是在 至少某些第二雙元合金的沈積之後進行： ''表面溫度高於製造第一及第二雙元合金單層之溫度 之介於0°C至300。(：之間； 在10 8托至1 〇 1托間的真空或極高真空下； ~在包含氨氣NH3或氮分子N2或氫分子的的一混合氣 流之下，壓力包含在HT8托與1千巴(kBar)的壓力之間 20 1309088 -在NH3、N2或H2的電漿存在下。 25.如申請專利範圍第23或24項的方法，其中，對在i)及ii) 步驟所沈積之第一及第二雙元合金之原子單層的熱處 理，是在製造初始壁障層的步驟後進行。 5 26.如申請專利範圍第20項的方法，其中，該方法另包含 經由沈積GaN、或A1N、或BN、或InN之一雙元合金以 製造一通道層的步驟。 27. 如申請專利範圍第20項的方法，其中，該方法另包含 • 經由沈積AlGaN、或InGaN、或A1BN、或InBN、或ΙηΑΙΝ ίο 之一三元合金以製造一通道層的步驟。 28. 如申請專利範圍第20項的方法，其中，該方法另包含 經由以下步驟製造通道層的步驟： iv)沈積III-V半導電之一第三雙元合金的一原子單 層； is v) 沈積III-V半導電之一第四雙元合金的一原子單 層； • vi)如有需要，重複步驟W)及v)，直至得到所需的厚 度。 29·如申請專利範圍第28項的方法，其中，製造一通道層 20 的步驟另包含對在iv)及V)所沈積之第三及第四雙元合 金之原子單層的熱處理，該熱處理是在某些第四雙元 合金的沈積之前進行： -在一表面溫度高於製造第三及第四雙元合金單層之 溫度之介於0°C至300°C之間； 1309088 -在1(Τ8托至10_1托間的真空或極高真空下； -在包含氨氣νη3或氮分子乂或氫分子私的一混合氣 流之下，壓力包含在10_8托與1千巴的壓力之間； -在ΝΗ3、Ν2或Η2的電漿存在下。 30.如申請專利範圍第20項的方法，其中，該方法另包含 經由沈積GaN、或Α1Ν、或ΒΝ、或InN之一雙元合金以 製造一緩衝層的步驟。
TW094131551A 2004-09-13 2005-09-13 Hemt piezoelectric structures with zero alloy disorder TWI309088B (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR0409674A FR2875337A1 (fr) 2004-09-13 2004-09-13 Structures hemt piezoelectriques a desordre d'alliage nul
FR0503173A FR2875338B1 (fr) 2004-09-13 2005-03-31 Methode d'elaboration de structures hemt piezoelectriques a desordre d'alliage nul

Publications (2)

Publication Number Publication Date
TW200633214A TW200633214A (en) 2006-09-16
TWI309088B true TWI309088B (en) 2009-04-21

Family

ID=35106688

Family Applications (1)

Application Number Title Priority Date Filing Date
TW094131551A TWI309088B (en) 2004-09-13 2005-09-13 Hemt piezoelectric structures with zero alloy disorder

Country Status (8)

Country Link
US (1) US20070164299A1 (zh)
EP (1) EP1800346B1 (zh)
JP (1) JP2008512863A (zh)
KR (1) KR100930639B1 (zh)
AT (1) ATE543218T1 (zh)
FR (1) FR2875338B1 (zh)
TW (1) TWI309088B (zh)
WO (1) WO2006030014A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI464782B (zh) * 2010-12-02 2014-12-11 Fujitsu Ltd 化合物半導體裝置及其製造方法
TWI648858B (zh) * 2016-06-14 2019-01-21 黃知澍 Ga-face III族/氮化物磊晶結構及其主動元件與其製作方法

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2875338B1 (fr) * 2004-09-13 2007-01-05 Picogiga Internat Soc Par Acti Methode d'elaboration de structures hemt piezoelectriques a desordre d'alliage nul
JP5466505B2 (ja) * 2007-06-27 2014-04-09 ルネサスエレクトロニクス株式会社 電界効果トランジスタ、ならびに、該電界効果トランジスタの作製に供される多層エピタキシャル膜
EP3067921B1 (en) * 2008-03-24 2020-08-26 NGK Insulators, Ltd. Process for producing an epitaxial substrate for a semiconductor element
US20100117118A1 (en) * 2008-08-07 2010-05-13 Dabiran Amir M High electron mobility heterojunction device
US20100072484A1 (en) * 2008-09-23 2010-03-25 Triquint Semiconductor, Inc. Heteroepitaxial gallium nitride-based device formed on an off-cut substrate
US8344420B1 (en) * 2009-07-24 2013-01-01 Triquint Semiconductor, Inc. Enhancement-mode gallium nitride high electron mobility transistor
JP5308290B2 (ja) * 2009-09-15 2013-10-09 日本碍子株式会社 半導体素子用エピタキシャル基板、ショットキー接合構造、およびショットキー接合構造の漏れ電流抑制方法
EP2562799A1 (en) * 2010-04-22 2013-02-27 Mitsubishi Electric Corporation Semiconductor device and method for manufacturing same
JP5712721B2 (ja) * 2011-03-24 2015-05-07 株式会社デンソー 半導体装置
JP2012227227A (ja) * 2011-04-15 2012-11-15 Advanced Power Device Research Association 半導体デバイス
US9240410B2 (en) 2011-12-19 2016-01-19 Intel Corporation Group III-N nanowire transistors
US8896101B2 (en) * 2012-12-21 2014-11-25 Intel Corporation Nonplanar III-N transistors with compositionally graded semiconductor channels
US10636881B2 (en) * 2016-04-11 2020-04-28 Qorvo Us, Inc. High electron mobility transistor (HEMT) device
US10734512B2 (en) 2016-04-11 2020-08-04 Qorvo Us, Inc. High electron mobility transistor (HEMT) device
WO2019111161A1 (en) * 2017-12-05 2019-06-13 King Abdullah University Of Science And Technology Forming iii-nitride alloys
WO2022107233A1 (ja) * 2020-11-18 2022-05-27 日本電信電話株式会社 トランジスタの製造方法
CN112951910A (zh) * 2021-04-13 2021-06-11 西安电子科技大学 BAlN/GaN高电子迁移率晶体管及其制作方法
KR102615809B1 (ko) * 2022-07-22 2023-12-20 웨이브로드 주식회사 전력반도체 소자용 그룹3족 질화물 반도체 템플릿

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61198784A (ja) * 1985-02-28 1986-09-03 Fujitsu Ltd 電界効果型半導体装置
US5192987A (en) * 1991-05-17 1993-03-09 Apa Optics, Inc. High electron mobility transistor with GaN/Alx Ga1-x N heterojunctions
JP3094500B2 (ja) * 1991-05-21 2000-10-03 日本電気株式会社 電界効果トランジスタ
JP3286921B2 (ja) * 1992-10-09 2002-05-27 富士通株式会社 シリコン基板化合物半導体装置
JP3445653B2 (ja) * 1994-03-23 2003-09-08 士郎 酒井 発光素子
JP3458349B2 (ja) * 1996-11-19 2003-10-20 株式会社デンソー 半導体装置
JPH10335637A (ja) * 1997-05-30 1998-12-18 Sony Corp ヘテロ接合電界効果トランジスタ
JP4347919B2 (ja) * 1997-10-03 2009-10-21 Ｏｋｉセミコンダクタ株式会社 半導体装置
US6605151B1 (en) * 1999-11-29 2003-08-12 Northwestern University Oxide thin films and composites and related methods of deposition
JP3751791B2 (ja) * 2000-03-28 2006-03-01 日本電気株式会社 ヘテロ接合電界効果トランジスタ
US6992319B2 (en) * 2000-07-18 2006-01-31 Epitaxial Technologies Ultra-linear multi-channel field effect transistor
US6849882B2 (en) * 2001-05-11 2005-02-01 Cree Inc. Group-III nitride based high electron mobility transistor (HEMT) with barrier/spacer layer
AU2002359628A1 (en) * 2001-12-06 2003-06-23 Hrl Laboratories, Llc High power-low noise microwave gan heterojunction field effet transistor
US7115896B2 (en) * 2002-12-04 2006-10-03 Emcore Corporation Semiconductor structures for gallium nitride-based devices
TWI230978B (en) * 2003-01-17 2005-04-11 Sanken Electric Co Ltd Semiconductor device and the manufacturing method thereof
US6841809B2 (en) * 2003-04-08 2005-01-11 Sensor Electronic Technology, Inc. Heterostructure semiconductor device
US20050006639A1 (en) * 2003-05-23 2005-01-13 Dupuis Russell D. Semiconductor electronic devices and methods
FR2875338B1 (fr) * 2004-09-13 2007-01-05 Picogiga Internat Soc Par Acti Methode d'elaboration de structures hemt piezoelectriques a desordre d'alliage nul
FR2875337A1 (fr) * 2004-09-13 2006-03-17 Picogiga Internat Soc Par Acti Structures hemt piezoelectriques a desordre d'alliage nul

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI464782B (zh) * 2010-12-02 2014-12-11 Fujitsu Ltd 化合物半導體裝置及其製造方法
TWI648858B (zh) * 2016-06-14 2019-01-21 黃知澍 Ga-face III族/氮化物磊晶結構及其主動元件與其製作方法
US10672763B2 (en) 2016-06-14 2020-06-02 Chih-Shu Huang Epitaxial structure of Ga-face group III nitride, active device, and method for fabricating the same

Also Published As

Publication number Publication date
FR2875338B1 (fr) 2007-01-05
EP1800346A1 (en) 2007-06-27
ATE543218T1 (de) 2012-02-15
EP1800346B1 (en) 2012-01-25
US20070164299A1 (en) 2007-07-19
KR20070041751A (ko) 2007-04-19
FR2875338A1 (fr) 2006-03-17
JP2008512863A (ja) 2008-04-24
KR100930639B1 (ko) 2009-12-09
TW200633214A (en) 2006-09-16
WO2006030014A1 (en) 2006-03-23

Similar Documents

Publication Publication Date Title
TWI309088B (en) Hemt piezoelectric structures with zero alloy disorder
JP5671127B2 (ja) 半導体素子用エピタキシャル基板、半導体素子、および半導体素子用エピタキシャル基板の製造方法
EP1779438B8 (en) Iii-v hemt devices
US8648354B2 (en) Electronic field effect devices and methods for their manufacture
US8674407B2 (en) Semiconductor device using a group III nitride-based semiconductor
US9224596B2 (en) Methods of fabricating thick semi-insulating or insulating epitaxial gallium nitride layers
US8928000B2 (en) Nitride semiconductor wafer including different lattice constants
JP4525894B2 (ja) 半導体素子形成用板状基体及びこの製造方法及びこれを使用した半導体素子
CN100544025C (zh) 具有零合金无序的hemt压电结构
US20060197109A1 (en) High electron mobility transistor
TW200414313A (en) Semiconductor device and the manufacturing method thereof
WO2013125126A1 (ja) 半導体素子および半導体素子の製造方法
TW200845144A (en) Epitaxial substrate for field effect transistor
JP2011166067A (ja) 窒化物半導体装置
JP2007095858A (ja) 化合物半導体デバイス用基板およびそれを用いた化合物半導体デバイス
Cordier et al. Demonstration of AlGaN/GaN high-electron-mobility transistors grown by molecular beam epitaxy on Si (110)
JP4888537B2 (ja) Ｉｉｉ族窒化物半導体積層ウェハ及びｉｉｉ族窒化物半導体デバイス
Jeganathan et al. Two-dimensional electron gases induced by polarization charges in AlN/GaN heterostructure grown by plasma-assisted molecular-beam epitaxy
US20240153766A1 (en) Method of manufacturing nitrogen-face nitride semiconductor and nitrogen-face nitride semiconductor device manufactured using the same
CN117438514B (zh) 一种半导体发光元件的外延结构及制备方法
CN118073410A (zh) 半导体器件及其形成方法