TWI301640B - Strained semiconductor structures - Google Patents

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TWI301640B
TWI301640B TW093125598A TW93125598A TWI301640B TW I301640 B TWI301640 B TW I301640B TW 093125598 A TW093125598 A TW 093125598A TW 93125598 A TW93125598 A TW 93125598A TW I301640 B TWI301640 B TW I301640B
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Description

1301640 (1) 九、發明說明 【發明所屬之技術領域】 本發明所揭示者大體上係關於電路處理。 【先前技術】 各種不同的半導體裝置(諸如電晶體)之性能級數係 至少部分地取決於電荷載子(例如,電子及/或電子空 隙,其亦被稱之爲電洞)通過該半導體裝置的移動率。在 一電晶體中,該電荷載子通過通道區域之移動率尤其特別 重要。 電荷載子之移動率會受到各種不同因素的影響。例 如,一裝置之一特定層之粗糙表面會降低電荷載子通過裝 置之該的移動率。電荷載子的錯位亦可能會由於產生電荷 載子之局部散射區域而降低電荷載子移動率,其中該散射 區域會成爲一拽漏路徑而造成通過該裝置之該區域的功率 損失。 與錯位相關的問題並非僅單獨發生在該裝置之單一層 體。g羊g之’在一既有裝置層體上之錯位會散播至形成在 該既有層體上之額外層體。因此,一層體所具有之錯位接 下來會遷移,進而禁止電荷載子移動通過最終裝置之一或 多個層體。 已有許多技術被用來增進在半導體裝置中之電荷載子 移動率。例如,一般用以形成一裝置之諸層體的晶膜生長 方法可被大大地減緩以降低在最終裝置中之瑕疵(例如, -4 - (2) 1301640 錯位)數量。然而,依照此技術所建構之裝置通常仍將具 有大約每平方公分約有1⑽〇 〇 〇個錯位。 或者,可採用一種化學機械拋光(“CMP”)來降低一 裝置之層體的厚度,同時使該降低厚度之層體的表面光 滑,這可以增加電荷載子移動率。然而,該CMP方法相 當花費成本且複雜,因爲CMP方法除了晶膜成長模組以 外尙需要至少兩個額外模組(例如,CMP模組及一用以在 CMP程序之後淸潔該裝置層體之淸潔模組)。從一基礎結 構之觀點而言,用於CMP程序之額外模組通常需要花費 成本的項目,諸如漿液供應、廢棄物處理及額外的空間。 再者,該 CMP方法需要在諸模組之間移動裝置層 體,這會使該裝置層體曝露於大氣污染物及自然氧化物 中,兩者皆會導致雜質而增加裝置層體上之瑕疵。依照 CMP技術所建構之裝置層體通常具有每平方公分大約 1 0 0 0 0個錯位。 【發明內容及實施方式】 以下之說明及隨附之圖式提供用於闡釋目的之實例。 然而,該等實例不應被解釋爲具有限制之意涵,因爲其並 非提供所有可行實施方式的唯一淸單。 現請參照圖1,其中顯示一用於在現場形成一低瑕疵 之緊貫的砂之方法的流程圖。在區塊10中,在一處理腔 室中將一矽鍺層形成在一基板上。在各個不同實施例中, 該基板係由矽所形成。該處理腔室例如可以爲一化學蒸汽 -5- (3) 1301640 沉積(“CVD”)腔室、一有機金屬CVD(“MOCVD”)腔室 或一電漿強化CVD ( “PECVD”)腔室。 在一實施例中,該矽鍺層可以由一形成在基板上之分 級的矽鍺層以及形成在該分級的矽鍺層上之一鬆弛的矽鍺 層所構成。例如,該分級的矽鍺層具有之鍺濃度會增加該 分級的矽鍺層的整個厚度。在各個實施例中,該鍺遍及該 分級之矽鍺層的濃度可以介於大約 〇%及 3 0%之間。然 而,亦可採用超過此範圍的濃度。 針對P型金屬氧化物半導體裝置(“PMOS”),在一 實施例中,該鍺在分級的矽鍺層的上方部分中之濃度係介 於大約25 %及30%之間。針對η型金屬氧化物半導體裝置 (“NMOS”),在一實施例中,在分級矽鍺層之上方部分 中之鍺濃度係介於大約20%及25 %之間。然而,同時針對 PMOS及NMOS裝置而言,在分級矽鍺層之上方部分中具 有3 0%之濃度亦可以具有良好的作用。雖然針封PMOS裝 置及NMOS裝置之鍺的較佳濃度已說明如上,然而亦可採 用其他的濃度。 在一實施例中,在分級的矽鍺層中之鍺濃度可針對分 級矽鍺層之每一微米厚度增加1 〇%。例如,一具有3微米 厚度之分級矽鍺層可以在8 -1 2小時的期間成長且在層體 之底部處從〇%的鍺濃度增加至層體之上方部分的30%濃 度。在各個實施例中,視所需要的鍺內容物而定,用以形 成矽鍺層之化學物質(例如,可具有一分級層及一鬆弛 層)可包括一或多個矽烷(例如,SiH4 )、鍺烷(例如, -6 - (4) 1301640 G e Η 4 )及二氯矽烷(例如,c丨2 s i 4 )。每—特定成份之濃 度(例如’矽烷、鍺烷及二氯矽烷)在被導入至一處理腔 室(例如,一化學蒸汽沉積(“CVD,,)腔室)期間可予以 改變’以達成所需要的分級效果。 鬆弛的矽鍺層可具有固定的鍺濃度,其大約相同於分 級的矽鍺層之上方部分中的濃度。再者,鬆弛的矽鍺層所 形成之厚度可介於大約〇. 5及i微米之間。 在圖1之區塊1 2中,該矽鍺層之一部分在處理腔室 中會被移除,以移除可能具有比矽鍺層之下方部分具有數 量還要更高的錯位的矽鍺層之上表面。在各個實施例中, 介於大約0.1及0.2微米之間的矽鍺層會被移除。將矽鍺 層之一部分移除可包括將一鈾刻劑導入至矽鍺層之表面 中。該蝕刻劑可例如爲HC1及HBr之至少其中之一。 在矽鍺層包含一分級矽鍺層及一鬆弛矽鍺層之實施例 中,該蝕刻劑可在該鬆弛矽鍺層形成之前及/或之後被導 入。若被施加至該鬆弛矽鍺層之表面,則該蝕刻劑可相當 具有優點地移除由在分級矽鍺層中已向上傳播至該鬆弛矽 鍺層之表面的錯位所造成之該鬆弛矽鍺層之任何交叉排線 表面粗糙。 在區塊14中,矽鍺層之表面(例如在區塊1 2中的移 除所外露出來者)可在處理腔室中被整平。雖然顯示爲兩 個不同區塊,然而在區域12中之移除及在區域14中的整 平可以同時或依序來進行。藉由整平外露表面,錯位可被 消除及/或減小以防止錯位從該砂鍺層被向上傳播至在區 (5) 1301640 域1 6中所形成之矽層。 在各個實施例中,整平包含將一整平劑(例如,氫) 導入至該矽鍺層之表面。與蝕刻劑一樣,該整平劑可在該 鬆弛矽鍺層形成之前及/或之後被導入。導入一諸如氫之 整平劑可在大約1 100 °C (例如,高溫退火)之溫度下來 進行。 在區塊16,一砂層形成在砂鍺層之整平表面上。用以 形成矽層之化學物質可包括矽烷。在各個實施例中,該矽 層形成之厚度介於大約50埃及1000埃之間。在區塊16 形成之該矽層可具有較平整之表面及較低程度的瑕疵(例 如,小於每平方公分大約1 0 0 0 0個錯位,且較佳小於每平 方公分大約1 〇〇〇個錯位),因爲在矽鍺層中的許多瑕疵 已被腐蝕掉,且該矽鍺層之頂面已被整平以防止瑕疵向上 傳播至該矽層。 在矽鍺層上形成矽層會造成一緊實的矽層,這是由於 在矽及矽鍺(例如,由於鍺成份而使其具有較大的晶格) 之間的晶格尺寸的失配所造成。因此,爲了與矽鍺晶格相 配合,該矽層需膨脹(例如,變成緊實)。緊實之矽可相 當具有優點的增進通過該裝置之電荷載子移動率。在其他 優點當中,在處理期間的瑕疵及/或錯位的減少有助於最 大化該緊實之矽的優點。 如圖1所示,從區塊10至區塊16,該基板停留在相 同的處理腔室中。再者,在各個實施例中,該處理腔室可 從至少在將矽鍺層之部分移除期間(例如’區塊1 2 )之前 -8 - (6) (6)1301640 直到在矽層完成(例如’區塊1 6 )之後的時間內保持真空 狀態。 直到矽層形成之後才將該基板從處理腔室中移開之一 優點在於可以減少(若未消除)在處理期間將氣態污染物 導入在基板上,這可以減少在基板上之瑕疵的數量。此優 點可進一步藉由在處理期間保持處理腔室內部爲真空來實 現,這可限制會沉積在基板上之雜質(例如,氣態污染物 及自然氧化物)的量。 圖2至圖5顯示依照一實施例在現場形成低瑕疵之緊 實矽之順序。詳言之,圖2顯示基板20及形成在基板20 上之分級矽鍺層1 8。如上所述,分級矽鍺層1 8在其整個 厚度上具有增加濃度的鍺。在各個實施例中,鍺的濃度可 針對分級矽鍺層1 8之每一微米厚度增加1 0%。 圖3顯示形成在圖2之分級矽鍺層1 8上之鬆弛矽鍺 層22。在各個實施例中,鬆弛矽鍺層22在其整個厚度上 具有固定的鍺濃度,其大約相等於分級矽鍺層1 8之上方 部分的濃度。再者,在一實施例中,鬆弛矽鍺層22可具 有介於大約0.5及1微米之間的厚度。 圖4顯示以混合物24型式被導入至鬆弛矽鍺層22之 一表面上的蝕刻劑及整平劑。如上所述,該蝕刻劑及整平 劑可獨立地或一起被導入以移除該鬆弛矽鍺層22之一部 分及整平由於該鬆弛砂鍺層2 2之一部分的移除而外露出 來的鬆弛矽鍺層22之一表面。該混合物24之導入結果爲 降減的(例如厚度)鬆弛矽鍺層26,如圖5所示。圖5顯 冬 (7) 1301640 示形成在降減的鬆弛矽鍺層26上之矽層28。在各個實施 例中,矽層28可具有介於大約50埃及1 000埃之間的厚 度。 在各個實施例中,該矽層2 8之瑕疵密度小於每平方 公分大約1 0000個錯位,且更佳地小於每平方公分大約 1 000個錯位。若圖5之裝置係依照本說明書所揭示之各個 實施例之教示所建構,則在矽鍺層與矽層之間的界面將會 具有良好的邊緣均勻度,且沿著該界面不會存在蝕刻殘留 物。該界面之此兩特徵係與使用一 CMP方法所建構成之 裝置不同,該CMP方法會由於其特性而留下蝕刻殘留物 及一非均勻的界面。再者,圖5之裝置在矽鍺層與矽層之 間的界面上不會具有氣態污染物,這是由於裝置係在一單 一處理腔室中形成。 在此所述之各個實施例可用以形成例如圖6之裝置 2 9。裝置2 9包括具有第一源極/汲極區域3 2及形成於其 中之第二源極/汲極區域3 4之複合基板3 1。閘極3 6係形 成在該複合基板3 1之一表面上。在此實施例中,複合基 板31亦包括砂之基底基板3 〇。 該裝置2 9之通道區域(例如,在閘極3 6下方,如圖 6所示)包括分級矽鍺層3 8、鬆弛矽鍺層4 〇及矽層42。 在其他實施例中,一單一矽鍺層(例如,可具有一分級或 一固定的鍺濃度)可用以取代該分級矽鍺層3 8及鬆弛矽 鍺層4 0的組合。 分級矽鍺層3 8被配置在基底基板3 〇上。如上所述, -10- (8) 1301640 在一實施例中,分級矽鍺層38在其整個厚度上具有一增 加之鍺濃度。例如,分級矽鍺層3 8針對每一微米之厚度 可具有10%的鍺濃度增加。 鬆弛矽鍺層4 0係配置在分級矽鍺層3 8上且在其整個 厚度上具有一固定的鍺濃度。在一實施例中,鬆弛矽鍺層 4 0具有大約相同於在分級矽鍺層3 8之上方部分中之鍺濃 度。在各個實施例中,鬆弛矽鍺層4 0可具有介於大約〇. 5 及1 . 〇微米之間的厚度。 矽層42係配置在鬆驰矽鍺層40上。在各個實施例 中,矽層42可具有大約介於50埃及1 000埃之間的厚 度。由於在鬆弛矽鍺層4 0及矽層4 2之晶格尺寸的差異, 該矽層42會緊實,這可以增進通過該裝置29之通道區域 的電荷載子移動率。具有增進之電荷載子移動率的裝置29 可以相當有利地作爲例如在任何適當電路中之電晶體。 應瞭解即使已在上述說明中闡述各個實施例之數種特 徵及優點,以及各個實施例之結構及功能的細節,然而此 一說明僅作爲闡釋之用。在細節上可作變更,尤其關於部 件的結構及配置,這並不違背後附申請專利範圍之廣義用 語所表達之各個實施例的範疇。 【圖式簡單說明】 各個實施例係以示例方式而非限制方式配合附圖中之 諸圖式來予以闡釋,其中在諸圖式中相同之參考符號標示 相同的元件。在此應注意,在本說明書之參考術語中之,, -11 - (9) 1301640 一 ( a n )、 一個(0 n e ) ”、”其他”、”替代性”或’’各個” 實施例並不一疋爲相同實施例,此等參考術語係表示至少 一個。 圖1係一流程圖,其中顯示在現場形成低瑕疵之緊實 矽之方法的一個實施例。 圖2係顯示依照一實施例在一基板上形成一分級矽鍺 層。 圖3係顯示在圖2之分級矽鍺層上形成一鬆弛矽鍺 層。 B 4係顯示將一蝕刻劑及一整平劑導入至圖3之鬆弛 矽鍺層之一表面上。 圖5係顯示在一鬆弛矽鍺層之該整平表面上形成一矽 層。 國6係依照本發明所述之方法所建構成之裝置的一個 實施例。 【主荽元件符號說明】 1 〇區塊 12區塊 14區塊 1 6區塊 1 8分級砂鍺層 2 0基板 22鬆弛矽鍺層 -12- (10)1301640 2 4混合物 26降減的鬆弛矽鍺層 28 矽層 29 裝置 3 0基底基板 3 1複合基板
32第一源極/汲極區域 34第二源極/汲極區域 3 6 閘極 3 8 分級砂鍺層 4 0鬆驰砂鍺層 4 2 矽層
-13 -

Claims (1)

1301640
(1)申請專利範圍
附件2A : 第93 1 25598號專利申請案 中文申請專利範圍替換本 民國95年11 月8日 1· 一種製造半導體裝置之方法,其包含: 在一處理腔室中於一基板上形成一砂鍺層,其中 鍺層包含鬆弛砂鍺層; 在該處理腔室中移除該矽鍺層之一部分; 在該處理腔室中整平該矽鍺層之一表面;及 在該矽鍺層之整平表面上形成一矽層,其中該矽 晶格間隔係與鬆驰矽鍺層之晶格間隔相互失配。 2 ·如申請專利範圍第1項之方法,其中直到該矽 成之前該基板並未從該處理腔室中被移出。 3 ·如申請專利範圍第2項之方法,其中該處理腔 至少在將矽鍺層之一部分移除期間之前直到在矽層完 後的時間內保持真空狀態。 4.如申請專利範圍第1項之方法,其中形成該矽 包含: 在一砂基板上形成第一砂鍺層’其中該% —層體 整個厚度上具有一增加的鍺濃度;及 在第一砂鍺層上形成一第二砂鍺層,其中該弟一 在其整個厚度上具有一固定的濃度,其中該第二矽鍺 含該鬆弛矽鍺層。 5 ·如申請專利範圍第4項之方法,其中形成該第 修正 該矽 層之 層形 室從 成之 鍺層 在其 層體 層包 一層 (2) (2)1301640 體包含: 增加在第一層體中之鍺濃度,使得針對該第一層體之 厚度的每一微米增加1 0 %的鍺濃度。 6 ·如申請專利範圍第4項之方法,其中形成第二層體 包含: 在第二層體中的鍺濃度包括大約相同於在第一層體上 方部分中之鍺濃度。 7·如申請專利範圍第4項之方法,其中該第二層體形 成之厚度係介於大約0 · 5及1微米之間。 8 ·如申請專利範圍第1項之方法,其中移除步驟包 含: 導入一蝕刻劑至該矽鍺層之表面。 9·如申請專利範圍第8項之方法,其中該蝕刻劑包 含: 氯化氫(HC1)及溴化氫(HBr)之至少其中一者。 1 0 .如申請專利範圍第1項之方法,其中矽鍺層之大 約介於〇 · 1及〇 . 2微米之間的厚度被移除。 1 1 ·如申請專利範圍第1項之方法,其中該整平步驟 包含: 導入一整平劑至該矽鍺層之表面。 12.如申請專利範圍第1 1項之方法,其中該整平劑包 含氫。 1 3 ·如申請專利範圍第1 2項之方法,其中該氫係以大 約1 10(TC之溫度被導入。 -2- (3) (3)1301640 1 4 .如申請專利範圍第1項之方法,其中該矽層所形 成之厚度係介於大約50埃及1 000埃之間。 15.—種半導體裝置,其包含: 一基板; 一形成在基板上之矽鍺層,其中該矽鍺層包含鬆弛矽 鍺層,其中該矽鍺層之表面係在該矽鍺層之部份被移除後 而被整平;及 一形成在該矽鍺層之整平表面上之矽層, 其中該矽層具有小於每平方公分大約1 0000個錯位之 瑕疵密度,其中該矽層之晶格間隔係與鬆驰矽鍺層之晶格 間隔相互失配。 1 6 ·如申請專利範圍第1 5項之半導體裝置,其中該矽 鍺層包含: 一形成在該基板上之第一矽鍺層,其中該第一層體在 其整個厚度上具有一增加的鍺濃度;及 一形成在第一矽鍺層上之第二矽鍺層,其中該第二層 體在其整個厚度上具有一固定的濃度,其中該第二矽鍺層 包含該鬆驰矽鍺層。 17·如申請專利範圍第16項之半導體裝置,其中在第 一層體中之鍺濃度係針對該第一層體之每一微米厚度增加 10%。 1 8 ·如申請專利範圍第1 6項之半導體裝置,其中該第 二層體之厚度係介於大約0.5及1微米之間。 19.如申請專利範圍第16項之半導體裝置,其中該第 -3- (4) 1301640 二層體包含: - 在第二層體中之鍺濃度大約相同於在第一層體之上方 - 部分中之鍺濃度。 20·如申請專利範圍第15項之半導體裝置,其中該矽 層具有大約50埃及1000埃之間的厚度。 21.—種製造半導體裝置之方法,其包含: 在一處理腔室中於一矽基板上形成第一矽鍺層,其中 該第一矽鍺層在其整個厚度上具有一增加的鍺濃度; 鲁 在該處理腔室中於該第一矽鍺層上形成一第二矽鍺 層,其中該第二層體在其整個厚度上具有一固定的鍺濃 度; 在該處理腔室中移除該第二層體之一部分; 在該處理腔室中整平該第二層體之一表面;及 在第二層體之整平表面上形成一矽層。 2 2.如申請專利範圍第21項之方法,其中直到該矽層 完成之前該基板並未從該處理腔室中被移開。 馨 2 3.如申請專利範圍第22項之方法,其中該處理腔室 從至少在將矽鍺層之一部分移除期間之前直到在矽層完成 之後的時間內保持真空狀態。 2 4 .如申請專利範圍第2 1項之方法,其中形成該第一 層體包含: 增加在第一層體中之鍺濃度,使得針對該第一層體之 厚度的每一微米增加1 〇 %的鍺濃度。 2 5.如申請專利範圍第21項之方法,其中形成第二層 -4 - (5) (5)1301640 體包含: 在第二層體中的鍺濃度包括大約相同於在第一層體上 方部分中之鍺濃度。 2 6 .如申請專利範圍第2 1項之方法,其中移除步驟包 含: 導入一蝕刻劑至該矽鍺層之表面。 27. 如申請專利範圍第26項之方法,其中該蝕刻劑包 含·· 氯化氫(HC1)及溴化氫(HBr)之至少其中一者。 28. 如申請專利範圍第21項之方法,其中該整平步驟 包含: 導入一整平劑至該矽鍺層之表面。 29·如申請專利範圍第28項之方法,其中該整平劑包 含氫。 3 〇 .如申請專利範圍第1項之方法,其中(a )該整平 步驟係在該移除步驟之後而執行。 3 1 .如申請專利範圍第1項之方法,其中(b )使用只 含有鹽酸或是氫溴酸之鈾刻劑而執行該移除步驟,且使用 只含有氫氣之試劑而執行該整平步驟。 32·如申請專利範圍第1項之方法,其中在該矽鍺層 之被整平表@上之該矽層係爲變形,以增進該半導體裝置 之電荷載子移動率。 3 3 ·如申請專利範圍第1項之方法,其中該矽層係爲 擴展變形之矽層。 -5-
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050196925A1 (en) * 2003-12-22 2005-09-08 Kim Sang H. Method of forming stress-relaxed SiGe buffer layer
US7402872B2 (en) * 2004-11-18 2008-07-22 Intel Corporation Method for forming an integrated circuit
US7877115B2 (en) * 2005-01-24 2011-01-25 Broadcom Corporation Battery management in a modular earpiece microphone combination
US7508031B2 (en) * 2005-07-01 2009-03-24 Synopsys, Inc. Enhanced segmented channel MOS transistor with narrowed base regions
US8466490B2 (en) * 2005-07-01 2013-06-18 Synopsys, Inc. Enhanced segmented channel MOS transistor with multi layer regions
JP4203054B2 (ja) * 2005-08-16 2008-12-24 株式会社東芝 半導体膜の成膜方法
US20090146194A1 (en) * 2007-12-05 2009-06-11 Ecole Polytechnique Federale De Lausanne (Epfl) Semiconductor device and method of manufacturing a semiconductor device
CN101916770B (zh) * 2010-07-13 2012-01-18 清华大学 具有双缓变结的Si-Ge-Si半导体结构及其形成方法
CN102468303B (zh) * 2010-11-10 2015-05-13 中国科学院微电子研究所 半导体存储单元、器件及其制备方法
US8916428B2 (en) * 2012-01-05 2014-12-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a semiconductor device
CN103065938B (zh) * 2012-12-31 2015-06-10 中国科学院上海微系统与信息技术研究所 一种制备直接带隙Ge薄膜的方法
KR102104062B1 (ko) 2013-10-31 2020-04-23 삼성전자 주식회사 기판 구조체, 이를 포함한 cmos 소자 및 cmos 소자 제조 방법
TW202128273A (zh) * 2019-10-08 2021-08-01 荷蘭商Asm Ip私人控股有限公司 氣體注入系統、及將材料沉積於反應室內之基板表面上的方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100400808B1 (ko) * 1997-06-24 2003-10-08 매사츄세츠 인스티튜트 오브 테크놀러지 그레이드된 GeSi층 및 평탄화를 사용한 Si상의 Ge의 쓰레딩 전위 밀도 제어
US6489241B1 (en) 1999-09-17 2002-12-03 Applied Materials, Inc. Apparatus and method for surface finishing a silicon film
WO2001054202A1 (en) 2000-01-20 2001-07-26 Amberwave Systems Corporation Strained-silicon metal oxide semiconductor field effect transistors
US6426265B1 (en) * 2001-01-30 2002-07-30 International Business Machines Corporation Incorporation of carbon in silicon/silicon germanium epitaxial layer to enhance yield for Si-Ge bipolar technology
EP1399974A1 (en) * 2001-06-21 2004-03-24 Massachusetts Institute Of Technology Mosfets with strained semiconductor layers
EP2267762A3 (en) * 2002-08-23 2012-08-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor heterostructures having reduced dislocation pile-ups and related methods
US8187377B2 (en) * 2002-10-04 2012-05-29 Silicon Genesis Corporation Non-contact etch annealing of strained layers

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