CN1607643B - 拉伸半导体结构 - Google Patents

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Abstract

本发明公开了一种用于原位形成低缺陷的拉伸硅的方法以及根据该方法形成的器件。在一个实施例中，在衬底上形成硅锗层，所述硅锗层的一部分被去除以暴露出将用平滑剂使其平滑的表面。在硅锗层上形成拉伸硅层。在各种实施例中，整个方法在保持在真空下的单个处理室中进行。

Description

拉伸半导体结构
技术领域
这里所公开的实施例一般地涉及电路处理。
背景技术
诸如晶体管之类的各种半导体器件的性能等级至少部分地依赖于电荷载流子(例如，电子和/或也被称之为空穴的电子空缺)通过该半导体器件的迁移率。在晶体管中，电荷载流子通过沟道区的迁移率尤其重要。
电荷载流子的迁移率可能被各种因素所影响。例如，器件的某特定层的粗糙表面可能降低了电荷载流子通过该器件的这个层的迁移率。电荷载流子的错位(dislocation)也可能通过形成该电荷载流子的局部分散区而减小了电荷载流子的迁移率，这个局部分散区可以充当造成通过器件这个部分的功率损失的漏流通路。
与错位相关的问题并不是限于器件的单个层。具体地，现有器件层上的错位可能传递到并通过形成在这个现有层上的其他层。这样，一个层所出现的错位随后可能迁移，并抑制遍及最终器件的一层或多层的电荷载流子迁移率。
各种技术已用来提高半导体器件中的电荷载流子迁移率。例如，通常用来形成器件各层的外延生长工艺可以被显著地放慢，以减少最终器件中缺陷(例如，错位)的数量。但是，根据这种技术所构建的器件一般仍存在每平方厘米约100,000量级的错位。
或者，化学机械抛光(“CMP”)可用来减少器件某层的厚度，并同时使该厚度减少的层的表面平滑，这样可以提高电荷载流子迁移率。但是，CMP工艺相对较昂贵且复杂，这是因为CMP工艺除了要求外延生长组件之外，还要求至少两个其他的组件(例如，CMP组件以及在CMP工序之后清洗器件的这层的清洗组件)。从基础结构来看，用于CMP工艺的其他组件一般要求诸如淤浆供应(slurry supply)、废物处理以及附加空间之类的昂贵项目。
而且，CMP工艺要求在组件之间移动这个器件层，这样使得这个器件层暴露在大气污染物和自然氧化物中，这两种物质都可能产生杂质，从而可能增加这个器件层上的缺陷。根据CMP技术所构建的器件层一般存在每平方厘米约10,000量级的错位。
附图说明
在附图中以实例方式而非限制性方式示出了各种实施例，其中相同的标号表示相似的单元。应该注意到，本公开中凡提及“一个”、“这个”、“该”、“其他”、“可替换的”或者“各种”实施例并不一定都是同一实施例，这种引用表示至少一个。
图1是表示用于原位形成低缺陷的拉伸(strained)硅的方法的一个实施例的流程图。
图2示出了根据一个实施例在衬底上分级(graded)硅锗层的形成。
图3示出了在图2的分级硅锗层上松弛(relaxed)硅锗层的形成。
图4示出了在图3的松弛硅锗层的表面上蚀刻剂和平滑剂的引入。
图5示出了在已减少的松弛硅锗层的平滑表面上硅层的形成。
图6是根据这里所述方法所构建的器件的一个实施例。
具体实施方式
为了说明，下面的描述和附图提供了实例。但是，这些实例不应视为是限制性的，因为它们并非意在提供一系列穷举性的所有可能的实施。
现在参照图1，它示出了用于原位形成低缺陷、拉伸硅的方法的一个实施例的流程图。在方框10，在处理室内，在衬底上形成硅锗层。在各种实施例中，衬底由硅组成。处理室例如可以是化学气相沉积(“CVD”)室、有机金属化学气相沉积(“MOCVD”)室或等离子体增强化学气相沉积(“PECVD”)室。
在一个实施例中，硅锗层可以由形成在衬底上的分级硅锗层和形成在这个分级硅锗层上的松弛硅锗层组成。例如，分级硅锗层的锗浓度可以沿着这个分级硅锗层的整个厚度而增加。在各种实施例中，整个分级硅锗层的锗浓度可以在约0％-30％之间。但是，超过这个范围的其他浓度也可以使用。
对于p型金属氧化物半导体器件(“PMOS”)，在一个实施例中，分级硅锗层上部分的锗浓度在约25％-30％之间。对于n型金属氧化物半导体器件(“NMOS”)，在一个实施例中，分级硅锗层上部分的锗浓度在约20％-25％之间。但是，分级硅锗层上部分中30％的锗浓度对于PMOS和NMOS器件效果都较好。虽然前面描述了对于PMOS器件和NMOS器件的优选锗浓度，但是其他浓度也可以使用。
在一个实施例中，对于每微米的分级硅锗层厚度，分级硅锗层中锗浓度可以增加10个百分比。例如，3微米厚的分级硅锗层可以在8-12个小时内生长出来，锗浓度从该层底部的0％逐渐增加到该层上部的30％。在各种实施例中，用来形成硅锗层(例如，该层可以包括分级层和松弛层)的化学物质根据所期望的锗含量可以包括硅烷(例如，SiH4)、锗烷(例如，GeH4)和二氯甲硅烷(例如，SiH2Cl2)的其中一种或多种。每种特定组分(例如，硅烷、锗烷、二氯甲硅烷)的浓度可以在引入到处理室(例如，化学气相沉积室)内的过程中变化以获得分级的效果。
松弛硅锗层可以具有一个恒定的锗浓度，其与分级硅锗层上部分的锗浓度大致相同。而且，松弛硅锗层所形成的厚度可以在约0.5-1微米之间。
在图1的方框12，硅锗层的一部分在处理室中被移除，以去除硅锗层的上表面，这个上表面的错位数量可能多于硅锗层的下部分。在各种实施例中，去除了约0.1-0.2微米的硅锗层。去除硅锗层的一部分的步骤可以包括将蚀刻剂引入到硅锗层表面的步骤。蚀刻剂例如可以包括HCl和HBr的其中至少一种。
在硅锗层包括分级硅锗层和松弛硅锗层的实施例中，蚀刻剂可以在松弛硅锗层形成之前和/或之后引入。如果蚀刻剂被施加到松弛硅锗层的表面，则其可以有益地去除松弛硅锗层的任意交叉网纹(cross-hatched)表面粗糙度，这种表面粗糙度是分级硅锗层中的错位向上传递到松弛硅锗层的表面而造成的。
在方框14，可以在处理室内使硅锗层的表面(例如，通过方框12的去除而露出的)平滑。虽然是作为两个不同的方框表示的，方框12的去除和方框14的平滑可以同时进行或依次进行。通过使露出的表面平滑，错位可以被去除和/或达到最小，来防止错位从硅锗层向上传递到在方框16形成的硅层。
在各种实施例中，平滑步骤包括将平滑剂(例如，氢气)引入到硅锗层表面的步骤。与蚀刻剂类似，平滑剂可以在松弛硅锗层形成之前和/或之后引入。例如氢气的平滑剂的引入步骤可以在约1100摄氏度的温度下进行(例如，高温退火)。
在方框16，硅层形成在硅锗层已平滑的表面上。用来形成硅层的化学物质包括硅烷。在各种实施例中，硅层可以形成约50埃-1000埃之间的厚度。在方框16形成的硅层可以具有相对平滑的表面和较低的缺陷水平(例如，小于每平方厘米约10,000个错位，优选地小于每平方厘米约1,000个错位)，这是因为硅锗层中的许多缺陷已被蚀刻掉，硅锗层的顶部表面已被平滑以防止缺陷向上传递到硅层。
由于硅和硅锗之间的晶格尺寸失配(例如，硅锗由于其锗含量而造成更大的晶格)，在硅锗层上硅层的形成导致产生拉伸硅层。这样，硅层为了与硅锗晶格相匹配而膨胀(例如，被拉伸)。拉伸硅有益地提高了通过器件的电荷载流子迁移率。还有其他优点，其中特别地，在处理过程中缺陷和/或错位的减少有助于使拉伸硅的好处最大化。
如图1所示的，在方框10至方框16，衬底保留在同一处理室中。而且，在各种实施例中，处理室可以至少最早从去除硅锗层的一部分的期间(例如，方框12)直到硅层形成之后(例如，方框16)保持在真空下。
直至硅层形成之后才从处理室中移除衬底的一个优点在于：处理期间衬底上大气污染物的引入即使没有被消除的话，也可以达到最小，这样减少了衬底上缺陷的数量。这一优点还可以通过在处理期间将处理室维持在真空下来实现，这样限制了可沉积到衬底上的杂质(例如，大气污染物和自然氧化物)水平。
图2至图5示出了根据一个实施例原位形成低缺陷的拉伸硅的顺序。具体地，图2示出了其上形成有分级硅锗层18的衬底20。如上所述，分级硅锗层18的锗浓度可以沿其厚度逐渐增加。在各种实施例中，对于每微米厚的分级硅锗层18，锗浓度增加10％。
图3示出了形成在图2的分级硅锗层18上的松弛硅锗层22。在各种实施例中，松弛硅锗层22的锗浓度在其整个厚度上都恒定，这个浓度大致等于分级硅锗层18上部分的锗浓度。而且，在一个实施例中，松弛硅锗层22的厚度可以在约0.5-1微米之间。
图4示出了作为混合物24引入到松弛硅锗层22的表面上的蚀刻剂和平滑剂。如上所述，蚀刻剂和平滑剂可以分开引入或同时引入，以去除松弛硅锗层22的一部分，并使已通过去除松弛硅锗层22的一部分而露出的松弛硅锗层22的表面平滑。混合物24引入的结果是松弛硅锗层26的减少(例如，厚度)，如图5中所示。图5示出了在减少的松弛硅锗层26上形成的硅层28。在各种实施例中，硅层28的厚度可以在约50埃-1000埃之间。
在各种实施例中，硅层28的缺陷密度小于每平方厘米约10,000个错位，更优选小于每平方厘米约1,000个错位。如果根据这里所公开的各种实施例的教导来构建图5的器件，硅锗层和硅层之间的界面将具有良好的边缘均一性，并且沿着这个界面不会有蚀刻残余物质。该界面的这两个特性不同于利用CMP工艺构建的器件，由于CMP工艺的特点，这种器件将会遗留蚀刻残余物质，并且界面不均匀。而且，图5的器件沿着硅锗层和硅层之间的界面将不会有大气污染物，这是因为这个器件是在单个处理室中形成的。
这里所述的各种方法例如可用来形成图6的器件29。器件29包括其内形成有第一源/漏区32和第二源/漏区34的复合衬底31。栅电极36形成在复合衬底31的表面上。在这个实施例中，复合衬底还包括硅的基衬底。
器件29的沟道区(例如，如图6所示的在栅电极36以下)包括分级硅锗层38、松弛硅锗层40和硅层42。在其他实施例中，单个硅锗层(例如，其锗浓度可以是分级的或恒定的)可用来代替分级硅锗层38和松弛硅锗层40的组合。
分级硅锗层38设置在衬底30上。如上所述，在一个实施例中，分级硅锗层38的锗浓度沿其整个厚度逐渐增加。例如，对于每微米厚的分级硅锗层38，其锗浓度可以增加10个百分比。
松弛硅锗层40设置在分级硅锗层38上，并且沿其整个厚度锗浓度保持恒定。在一个实施例中，松弛硅锗层40的锗浓度大致等于分级硅锗层38上部分的锗浓度。在各种实施例中，松弛硅锗层40的厚度可以在约0.5-1.0微米之间。
硅层42设置在松弛硅锗层40上。在各种实施例中，硅层42的厚度可以在约50埃-1000埃之间。由于松弛硅锗层40和硅层42的晶格尺寸的不同，硅层42被拉伸，这样增加了通过器件29的沟道区的电荷载流子迁移率。器件29由于其电荷载流子迁移率增加，例如，可有益地用作任意合适电路中的晶体管。
应该理解到，即使在前面的描述中已结合各种实施例的结构和功能细节阐明了各种实施例的许多特性和优点，但本公开仅是说明性的。在不偏离如所附权利要求的术语的一般较宽意义所表达的各种实施例的范围的情况下，可以进行具体的变化，尤其是各个部分的结构和处理。

Claims (33)

1.一种用于制造半导体器件的方法，包括：
在处理室内，在衬底上形成硅锗层；
在所述处理室内，去除所述硅锗层的一部分；
在所述处理室内，在去除所述硅锗层的一部分之后，使所述硅锗层的表面平滑；以及
在所述硅锗层的已平滑的表面上形成硅层，其中所述硅锗层包括松弛硅锗层，并且其中所述硅的晶格间距与所述松弛硅锗层的晶格间距失配。
2.如权利要求1所述的方法，其中所述衬底直至所述硅层形成之后才从所述处理室中移出。
3.如权利要求2所述的方法，其中所述处理室至少最早从去除所述硅锗层的一部分的期间直至所述硅层形成之后保持在真空下。
4.如权利要求1所述的方法，其中形成所述硅锗层的步骤包括：
在硅衬底上形成第一硅锗层，其中所述第一层的锗浓度沿所述第一层的厚度逐渐增加；以及
在所述第一硅锗层上形成第二硅锗层，其中所述第二层的锗浓度在所述第二层的整个厚度上保持恒定，其中所述第二硅锗层包括所述松弛硅锗层。
5.如权利要求4所述的方法，其中形成所述第一层的步骤包括：
增加所述第一层的锗浓度，使得对于每微米厚的所述第一层，锗浓度增加10％。
6.如权利要求4所述的方法，其中形成所述第二层的步骤包括：
将浓度大致等于所述第一层上部分的锗浓度的锗引入所述第二层中。
7.如权利要求4所述的方法，其中所述第二层形成的厚度在约0.5-1微米之间。
8.如权利要求1所述的方法，其中所述去除步骤包括：
将蚀刻剂引入到所述硅锗层的表面上。
9.如权利要求8所述的方法，其中所述蚀刻剂包括：
HCl和HBr的其中至少一种。
10.如权利要求1所述的方法，其中所述硅锗层的约0.1-0.2微米之间的厚度被去除。
11.如权利要求1所述的方法，其中所述平滑步骤包括：
将平滑剂引入到所述硅锗层的所述表面上。
12.如权利要求11所述的方法，其中所述平滑剂包括氢气。
13.如权利要求12所述的方法，其中所述氢气在约1100摄氏度的温度下被引入。
14.如权利要求1所述的方法，其中所述硅层形成的厚度在约50埃-1000埃之间。
15.如权利要求1所述的方法，其中所述硅层是膨胀拉伸硅层。
16.一种半导体装置，包括：
衬底；
形成在所述衬底上的硅锗层，所述硅锗层具有经平滑的表面；和
形成在所述硅锗层的所述经平滑的表面上的硅层，其中所述硅层的缺陷密度小于每平方厘米约10,000个错位，其中所述硅锗层包括松弛硅锗层，并且其中所述硅的晶格间距与所述松弛硅锗层的晶格间距失配。
17.如权利要求16所述的装置，其中所述硅锗层包括：
形成在所述衬底上的第一硅锗层，其中所述第一层的锗浓度沿所述第一层的厚度逐渐增加；和
形成在所述第一硅锗层上的第二硅锗层，其中所述第二层的锗浓度在所述第二层的整个厚度上保持恒定，其中所述第二硅锗层包括所述松弛硅锗层。
18.如权利要求17所述的装置，其中对于每微米厚的所述第一层，所述第一层的锗浓度增加10％。
19.如权利要求17所述的装置，其中所述第二层的厚度在约0.5-1微米之间。
20.如权利要求17所述的装置，其中：
所述第二层的锗浓度大致等于所述第一层上部分的锗浓度。
21.如权利要求17所述的装置，其中所述硅层的厚度在约50埃-1000埃之间。
22.如权利要求16所述的装置，其中所述硅层是膨胀拉伸硅层。
23.如权利要求16所述的装置，其中所述硅层包括经刻蚀的表面。
24.一种用于制造半导体器件的方法，包括：
在处理室内，在硅衬底上形成第一硅锗层，其中所述第一层的锗浓度沿所述第一层的厚度逐渐增加；
在所述处理室内，在所述第一硅锗层上形成第二硅锗层，其中所述第二层的锗浓度在所述第二层的整个厚度上保持恒定；
在所述处理室内，去除所述第二层的一部分；
在所述处理室内，在去除所述第二层的一部分之后，使所述第二层的表面平滑；以及
在所述第二层的已平滑的表面上形成硅层，其中所述第二硅锗层包括松弛硅锗层，并且其中所述硅的晶格间距与所述松弛硅锗层的晶格间距失配。
25.如权利要求24所述的方法，其中所述衬底直至所述硅层形成之后才从所述处理室中移出。
26.如权利要求25所述的方法，其中所述处理室至少最早从去除所述第二层的一部分的期间直至所述硅层形成之后保持在真空下。
27.如权利要求24所述的方法，其中形成所述第一层的步骤包括：
增加所述第一层的锗浓度，以使得对于每微米厚的所述第一层，锗浓度增加10％。
28.如权利要求24所述的方法，其中形成所述第二层的步骤包括：
将浓度大致等于所述第一层上部分的锗浓度的锗引入所述第二层中。
29.如权利要求24所述的方法，其中所述去除步骤包括：
将蚀刻剂引入到所述第二层的表面上。
30.如权利要求29所述的方法，其中所述蚀刻剂包括：
HCl和HBr的其中至少一种。
31.如权利要求24所述的方法，其中所述平滑步骤包括：
将平滑剂引入到所述第二层的所述表面上。
32.如权利要求31所述的方法，其中所述平滑剂包括氢气。
33.如权利要求24所述的方法，其中所述硅层是膨胀拉伸硅层。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050196925A1 (en) * 2003-12-22 2005-09-08 Kim Sang H. Method of forming stress-relaxed SiGe buffer layer
US7402872B2 (en) * 2004-11-18 2008-07-22 Intel Corporation Method for forming an integrated circuit
US7877115B2 (en) * 2005-01-24 2011-01-25 Broadcom Corporation Battery management in a modular earpiece microphone combination
US7508031B2 (en) * 2005-07-01 2009-03-24 Synopsys, Inc. Enhanced segmented channel MOS transistor with narrowed base regions
US8466490B2 (en) * 2005-07-01 2013-06-18 Synopsys, Inc. Enhanced segmented channel MOS transistor with multi layer regions
JP4203054B2 (ja) * 2005-08-16 2008-12-24 株式会社東芝 半導体膜の成膜方法
US20090146194A1 (en) * 2007-12-05 2009-06-11 Ecole Polytechnique Federale De Lausanne (Epfl) Semiconductor device and method of manufacturing a semiconductor device
CN101916770B (zh) * 2010-07-13 2012-01-18 清华大学 具有双缓变结的Si-Ge-Si半导体结构及其形成方法
CN102468303B (zh) * 2010-11-10 2015-05-13 中国科学院微电子研究所 半导体存储单元、器件及其制备方法
US8916428B2 (en) * 2012-01-05 2014-12-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a semiconductor device
CN103065938B (zh) * 2012-12-31 2015-06-10 中国科学院上海微系统与信息技术研究所 一种制备直接带隙Ge薄膜的方法
KR102104062B1 (ko) 2013-10-31 2020-04-23 삼성전자 주식회사 기판 구조체, 이를 포함한 ｃｍｏｓ 소자 및 ｃｍｏｓ 소자 제조 방법
TW202128273A (zh) * 2019-10-08 2021-08-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 氣體注入系統、及將材料沉積於反應室內之基板表面上的方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6426265B1 (en) * 2001-01-30 2002-07-30 International Business Machines Corporation Incorporation of carbon in silicon/silicon germanium epitaxial layer to enhance yield for Si-Ge bipolar technology
US6489241B1 (en) * 1999-09-17 2002-12-03 Applied Materials, Inc. Apparatus and method for surface finishing a silicon film

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100400808B1 (ko) * 1997-06-24 2003-10-08 매사츄세츠 인스티튜트 오브 테크놀러지 그레이드된 ＧｅＳｉ층 및 평탄화를 사용한 Ｓｉ상의 Ｇｅ의 쓰레딩 전위 밀도 제어
WO2001054202A1 (en) 2000-01-20 2001-07-26 Amberwave Systems Corporation Strained-silicon metal oxide semiconductor field effect transistors
EP1399974A1 (en) * 2001-06-21 2004-03-24 Massachusetts Institute Of Technology Mosfets with strained semiconductor layers
EP2267762A3 (en) * 2002-08-23 2012-08-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor heterostructures having reduced dislocation pile-ups and related methods
US8187377B2 (en) * 2002-10-04 2012-05-29 Silicon Genesis Corporation Non-contact etch annealing of strained layers

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6489241B1 (en) * 1999-09-17 2002-12-03 Applied Materials, Inc. Apparatus and method for surface finishing a silicon film
US6426265B1 (en) * 2001-01-30 2002-07-30 International Business Machines Corporation Incorporation of carbon in silicon/silicon germanium epitaxial layer to enhance yield for Si-Ge bipolar technology

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