TWI299136B - A method of implementing wait-states in an integratep circuit - Google Patents

Description

(i) 1299136 玖、發明說明 (發明說明應敘明:發明所屬之技術領域、先前技術、内容、實施方式及圖式簡單說明） 相關申請案 本申請案主張200 1年11月6曰申請的臨時專利申請序號 · 60/333,220之優先權，其以引用方式全部併入本文中。 發明領域 本發明一般係關於積體電路（1C) ^更特定言之，本發明 係關於在晶片系統（system-on_chip ; SOC)結構中實行等待 狀態之改善。 · 發明背景 圖1為一傳統的SOC 100(如數位信號處理器（DSP)或微處 理器）之部分方塊圖。如圖所示，該s〇C包含一處理器丨1〇 , 其藉由複數條資料、位址及控制線路耦合至一記憶體模組 112。該記憶體模組儲存一電腦程式，其包含一指令序列。 在操作過程中’該處理器藉由其位址匯流排120選擇其中 一個^憶體單疋 ' 藉由資料匯流排1 22取回記憶體的程式

指令以執行期望的功能。藉由資料匯流排1 Μ可將資料、 可變參數及中間結果輸入位址匯流排1 26所選的該等記憶 體單元或週邊單元，及自其輸出。控制資訊係藉由複數條 控制線路134傳送。 一旦該處理器在兮p u陌、士， 巧位址匯泥排上發送一位址，其期望 設定的時間間隔内得5丨丨曰成 到口應。如果該處理器與較慢的記 體或週邊單元通訊’那麼存取時間便會比允許的計時要 長。處里奋通吊會進入—等待狀態以允許該記憶體或 邊單元有充分的時間來完成該處理器所請求的操作。也

1299136 (2) 發明說明績頁 月b在其他情沉（如在記憶體更新操作或共用記憶體匯流排 件裁過程中）插入等待狀態。 圖2為根據該S0C 1〇〇之資料傳送計時圖。當發送一等待 信號（WS)時，該處理器在後續的數個循環内暫停執行，直 到取消孩等待信號。或者，發送一無掩蔽中斷以終止某些 處理备中的等待狀態。當位址PA(x)及DA(x)放置於該等位 址匯流排上時，該等等待狀態用以提供充分的時間，使資 料PD(Ax)及DD(Ax)在該等資料匯流排上可用。 該等待信號必須在該等待信號設置時間前準備就緒， 以使該處理器有充分的時間回應該等待信號β但是，tws甚 難滿足，尤其是其非常高時，因為通常需要一定的處理時 間以發送該等待信號。如果未滿足，如圖3所示，在準 備前述資料PD( Αχ)及DD( Αχ)以從該等資料匯流排存取前’ 便會將後續的位址PA(y)及DA(y)放置於該等位址匯流排 上。該處理器可能會存取損壞的資料，從而會引起系統故 障及喪失資料完整性。 根據上述說明可清楚看到，最好能提供改善的SOC結構。 發明概要 在一項具體實施例中，本發明係關於在積體電路中實行 等待狀態的方法。在等待狀態當中，會修改一時脈信號並 將其應用於該處理器。因為該等待信號不必在較短的設置 時間内提供’所以可改善系統的效能或使其最佳化。在本 發明的一項具體實施例中，該處理器及該單元間的資料傳 送是同步的，並會提供替代性資料路徑以在等待狀態的過 -6- (3) Ϊ299136 發明說明續頁 &中保持資料的完整性。

圖1為一傳統SOC方塊圖； 圖2至3為根據該傳統s〇c之資料傳送計時圖； 圖4為根據本發明的一項且體會 /…、男犯例之SOC結構方塊_ ; _ 5 <計時圖係根據圖4中的且#余 ，·玄』土 π ^ J ”把只她例以說明資料傳送 過程中的計時關係；以及 圖6a ' 6b及7為本發明的其他具體實施例 圖4為根據本發明的一 jl ^ ^ ά / , 、 、 Ί χ…、月a男弛例之SOC 400的部分結 、、圖例如，忒s〇c為數位信號處理器或微處理器。 :本發明的-項具體實施例+，處理器410藉由複數個控 、7路^料及位址匯沉排輕合至一記憶體模組4 12。一 奴而口 $ δ己憶體模組包含隨機存取記憶體（RAM)及唯讀 記憶體（ROM)。或者，該處理器亦可耦合至一週邊單元。 在一項具體實施例中，會提供一程式位址匯流排42〇及 釋式資料讀取及資料寫入匯流排（分別為422及424)以在該 記憶體中取出及儲存程式。在本發明的一項具體實施例 中’會提供一資料位址匯流排426及資料讀取與資料寫入 匯说排（分別為428及430)以在該記憶體中取出及儲存資 料、可變參數及中間結果。還會提供複數條控制線路（432 及434)。雖然以上說明了單向資料匯流排422、424、428及 43〇 ’但也可使用其他類型的匯流排，如雙向讀寫資料匯 流棑。 1299136 (4) I發明說明績ΐ 根據本發明的原理，可藉由提供一閘控級（gating stage)414 而貝订等待狀態，該閘控級用以在等待狀態過程中終止該 處理為時脈輸入信號450 ,從而不必滿足該等待信號的設 置時間要求。在本發明的一項具體實施例中，該閘控級包 含一 AND邏輯閘極，其中該等待信號450應用於一第一輸 入’而一外部時脈信號4 52則應用於該AND閘極的一第二 輸入v因此，會在等待循環過程中提供充分的時間（幾乎 相當於整個時脈循環），而不減少該處理器時脈頻率。如 此即可保持資料的完整性，並制止取出損壞的資料，從而 使該系統的效能最佳化。 該時脈信號452係通過該閘控級4 14。將該閘極輸出時脈 信號450傳送至該處理器4 1〇。在本發明的一項具體實施例 中，也可將該閘極時脈信號450傳送至該記憶體單元，當 啟動該等待信號4 54時，該閘極時脈信號4 50即進入空閒狀 態。在一項較佳具體實施中，會提供一同步級 (synchronization stage)416以在等待狀態過程中使該等匯流排 上的資料傳送同步。 圖5為各種系統信號間的計時關係。為解說目的，將說 明讀取循環。然而’亦可應用其他類型的循環。在一項具 體實施例中’該處理器將程式位址PA(x)放置於該程式位 址匯流排上，該記憶體藉由將對應的資料PD(Αχ)放置於該 程式資料匯流排上而予以回應。在本發明的一項具體實施 例中，該處理器將一資料位址DA(x)放置於該程式位址匯 流排上^該記憶體藉由將DD(Ax)放置於該資料匯流排上而 1299136 發明說明續頁 予以回應。 就緒，那麼會藉

已在該位址匯流排中鎖定， 續資料位元組DD(y)會故置於該資料匯流排上。 如果資料在允許的時間間隔内沒有準備 由判定一等待信號而插篓姓 ^ S2。該程式位址ρΑ(χ)在該程式位址 以使該程式資料PD(Αχ)有充分的時間 備就緒。但是’因為該資料位址DA(y) 鎖定，所以對應於位址DA(y)的該後 最好係提供一同步級4 16以保存對應於該資料匯流排中 和式扣令PD( Αχ)的資料位元組DD( Αχ) ^在一項具體實施例 中’ S同步級係用作一狀態機。圖為根據本發明的一項 具體實施例之同步級通用流程。該同步級係藉由在儲存較 慢記憶體及週邊單元位址的位址表AT中查找該等位址ΡΑ(χ) 及DD(x)而監測該等資料匯流排。如果找到匹配，那麼會 產生該等待信號WS 4 54，並提供替代性資料路徑以保持資 料完整。該資料匯流排中目前的資料位元組DD(Αχ)是鎖定 的。若仍判定為該WS，則儲存的資料DD(Ax)s(而非後續的 資料位元組DD(Ay)會從該同步級傳送至該處理器。當取消 該等待信號時，對應於該位址DA(.y)的後續資料位元組 DD(Ay)將從該資料匯流排傳送至該處理器。 圖6 b說明了該同步級4 16的一項具體實施例。藉由該同 步級416監測該控制信號432、位址匯流排420及426，當需 要等待狀態時，該同步級會判定該等待信终454。在本發 1299136 __ (6) 發明說明續頁 明的一項具體實施例中，一控制電路6 10監測該位址匯流 排4 20及4 26以決定是否存取一較慢記憶體單元或週邊單 元，並在需要時判定該等待信號4 5 4。 在一項具體實施例中，將提供一中間暫存器6 14以儲存 目前的資料位元組DD( Αχ)，從而保持資料完整性。也可使 用其他類型的儲存裝置。判定該等待信號4 54及讀取信號 後，該控制電路610藉由判定該負載信號616而將來自該記 憶體資料讀取匯流排620的目前資料位元組dd(Αχ)載入該 暫存器6 1或者，判定該等待信號及寫入信號（未顯示）後， 可從該資料讀取匯流排430載入該資料位元組。在一項具 體貫施例中，該控制電路藉由（例如）一 1對1多工器6 1 2選擇 來自該暫存器614的輸入資料或來自記憶體資料匯流排620 的資料。如果存取程式指令PD( Αχ)時，該資料改變為該資 料S流排620上的DD(Ay)，那麼便會將儲存的資料位元組 DD(Ax)s·由資料匯流排428而傳送至該處理器。 或者，會儲.存該位址匯流排中的目前資料位址DA(x)。 在一等待循環中執行程式指令PD(Αχ)的過程中，會將該資 料位址DA(X)從該暫存器傳送至該記憶體，從而判定存取 該對應的資料位元組DD(Ax)。 圖7為根據本發明之另一項具體實施例。該同步級4丨6監 測省等資料匯流排422及428以在等待狀態過程中保持資料 完整性。在一項具體實施例中，會提供兩個負載暫存器714 及614以分別儲存！>〇(?〇及〇〇(幻。在等待狀態下執行程式 指令PD(Ax)的過程中，會分別藉由多工器712及612將pD(x) •10- 1299136 (__ m 發明說明績頁 及DD(x)傳送至該處理器。或者，在等待狀態過程可儲存 位址PA(x)及DA(x)，並可被該記億體使用。 雖然本發明已參考各種具體實施例特別顯示及說明，熟 悉技術人士將發現，可對本發明進行變更及修改，而不致 脫離本發明的精神及範疇。因此，決定本發明的範疇並非 參考上述說明，而是參考隨附的專利申請範圍及與其等效 的全部範轉。 圖式代表符號說明 100 晶 片 系 統 110 處 理 器 112 記 憶 體 模 組 120 位 址 匯 流 排 122 資 料 匯 流 排 126 位 址 匯 流 排 128 資 料 匯 流 排 134 控 制 線 路 400 晶 片 系 統 410 處 理 器 412 記 憶 體 模 組 414 閘 控 級 416 同 步 級 420 程 式 位 址 匯 流 排 422 程 式 資 料 讀 取 匯 流 排 424 程 式 資 料 寫 入 匯 流 排 -11 - 1299136 (8) 426 資 料 位 址 匯 流 排 428 資 料 讀 取 匯 流 排 430 資 料 寫 入 匯 流 排 432 控 制 線 路 434 控 制 線 路 450 等 待 信 號 452 外 部 時 脈 信 號 454 等 待 信 號 610 控 制 電 路 612 多 工 器 614 暫 存 器 616 負 載 信 號 620 記 憶 體 資 料 讀 取匯流排 714 暫 存 器 712 多 工 器 發明說明續頁

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Claims (1)

1299136 拾、申請專利翁圍 1. 一種在一積體電路中實行等待狀態之方法，其包含： 觸發該等等待狀態； 在該等等待狀態中修改一時脈信號；以及 將該已修改的時脈信號應用於一處理器的一時脈輸入 埠，該時脈信號使該處理器及一單元間的資料傳送同 步。 2. 如申請專利範圍第1項之方法，其中該單元包含一記憶 體模組或一週邊單元。 3. 如申請專利範圍第2項之方法，其中觸發該等等待狀態 的步驟包含判定一等待信號。 4. 如申請專利範圍第2項之方法，其中修改該時脈信號的 步驟包含終止該時脈信號。 5. 如申請專利範圍第1項之方法，其中修改該時脈信號的 步驟包含終止該時脈信號β 6. 如申請專利範圍第5項之方法，其進一步包含將該已修 改的時脈信號應用於該單元的一時脈輸入埠之步驟。 7. 如申請專利範圍第6項之方法，其中觸發該等等待狀態 之步騾包含判定一等待信號。. 8. —種在一積體電路中實行等待狀態之方法，其包含： 觸發該等等待狀態； 在該等等待狀態中修改一時脈信號； t請專利範圍續頁 1299136 將該已修改的時脈信號應用於一處理器的一時脈輸入 瑋，該時脈信號使該處理器及一單元間的資料傳送同 步；以及 提供替代性資料路徑以保持資料完整性。 9·如申請專利範圍第8項之方法，其中該單元包含一記情 體模組或一週邊單元。 10·如申請專利範圍第9項之方法，其中該修改該時脈信號 之步驟包含終止該時脈信號。 11·如申請專利範圍第8項之方法，其中提供替代性資料路 径之步驟包含儲存目前的資料以及將該儲存的資料傳送 至該資料匯流排以在該等等待狀態中保持資料完整性。 12·如申清專利範圍第1 1項之方法，其中該單元包含一記情 體权組或一週邊單元0 13·如申請專利範圍第12項之方法，其中該觸發該等等待狀 態的步驟包含監測判定一等待信號。 μ·如申請專利範園第13項之方法，其中修改該時脈信號的 步驟包含終止該時脈信號。 〇·如申請專利範圍第14項之方法，其進一步包含將已修改 的時脈信號應用於該單元的一時脈輸入埠之步驟。 他如申請專利範園第8項之方法，其中提供替代性資料路 徑之步騾包含儲存一目前的位址，以及將該儲存的位址 傳送至該位址匯流排，以在該等等待狀態過程中保持資 科完整性。 Ρ.如申請專利範圍第1 6項之方法，其中該單元包含一記憶 1299136 專利範谓續頁 體模組或一週邊單元。 18. 如申請專利範圍第1 7項之方法，其中觸發該等等待狀態 的步騾包含判定一等待信號。 19. 如申請專利範圍第1 8項之方法，其中修改該時脈信號的 步驟包含終止該時脈信號。 20. 如申請專利範圍第1 9項之方法，其進一步包含將已修改 的時脈信號應用於該單元的一時脈輸入埠之步驟。