TWI288452B - Semiconductor test circuit structure and method of testing semiconductor circuit - Google Patents

Description

‘1288452 九、發明說明： 【發明所屬之技術領域】 體測試電路結構及方法， 電路有否開路(open)或短 本發明有關一種改良之半導 以於半導體製程中偵测所製得之 路(short)之情形。 【先前技術】 # 在半導體製程中，為維持產品品質的穩定，須針對所 =之+_辑不斷崎_。財在進行各項製程的 冋時，亦會細相_步驟製作—測削元件，藉由測量 _試用元件的各項功能是否正常，以有效控制產品品質。 習知於兩1C晶粒（die)之周邊區域（peripheryarea)提 供複數個測試鍵和01^)或測試鍵巨集〇咖111似〇)，用以 監控半導體晶粒製造之各項缺陷。通常測試鍵係位於晶圓 鲁 上之切割道處，且經由一金屬的接觸墊電連接至一外部接 腳，而每一測試鍵係用以測試晶粒各項不同之功能。透過 對測試鍵施以電壓，即可藉由所讀出之電流量值偵測出產 品缺陷。測試鍵之線路配置係模擬受偵測之晶粒線路配置， 如此在一製程詰束而獲得該線路配置之結果時，可立即對 測試鍵進行測試，以推估所得之製品是否良好。 例如，習知測試鍵具有如第1圖所示之測試圖形10， 1288452 餐 以偵測製程所得之線路，包括二梳狀線路14、15，以梳齒 相向而配置，兩方之梳齒有距離而未相間穿插排列，一彎 曲線路13左右彎曲穿越梳狀線路14與15之間。測試時， 吏用接合墊11及12對線路施以電壓，測量所得電流以知 蜊試圖形線路之情況，例如斷線或短路。然而，如此配置 之測試圖形已不敷使用於目前真實之線路配置要求，例 如j在線路有較空闊（isolation)或半空闊（semi七〇lati〇n)以 • 及彎折(twist)的時候’此種習知之測試圖形即無法真實或 趨近於真實反應出應有的製程結果，以資判定所得元件線 路是斷線或短路，導致不能做有效之債測。 目此，躲適狀賴職圖形仍有需求，贿決上述問題。 【發明内容】 因此’本發明之目的係提供一種半導體測試電路結 2 ’以供偵測半導體製程中電路是否開路或短路之用，非 系適用於偵測具有空闊區或半空闊區及彎折區之電路之製 造。 本發明之又-目的係提供—種半導體測試電路之方 法’可用以偵測半導體製程中彎折形及具有空闊區或半空 闊區之陣列電路之開路或短路缺陷。 7 1288,452 包括 -半目的’本發明之半導體測試電路結構’ 線路係安i:半=:路:及一蛇形線路。二個梳狀 齒，並且以梳狀線路各自包含複數個梳 線路係安置；=Γ相對，且梳齒彼此相間。蛇形 穿梭各梳·^ 上，由二個梳狀線路之-侧碗埏 側。梳 欲^梳齒的空隙中至二個梳狀線路之另，一 · 回與蛇形線路皆包含以相同方向彎折之一彎折點 、依據本發明之另一態樣之具體實施例，本發明之半導 體測4電路結構包括一半導體 ^ 守體基底第—虛擬線路陣列 rmy dlxuit matHx)、及—蛇形線路。第—虛擬線路陣列 糸2於半導體基底上’第—虛擬線路陣列包含複數個第 一虛擬線路’並且第一虛擬線路互相間隔-第-間距。蛇 係安置於半導體基底上，蛇形線路婉挺繞行於第一 虛擬線路的間隔空隙中。 =達上述又-目的，本發明之半導體職電路之方法 =下列㈣。首先提供-具有晶粒區及切財之半導體 者，在定義晶粒區之電路的同時，在切割道表面 線:安路。半導體測試電路包括二個梳狀 ΓΓ 梳㈣路各自包含複數個梳 二二且以梳齒的方向彼此相對，且梳#彼此相間；及一 蛇形線路安置於半㈣基底上H概祕之-側婉 1288452 蜒穿梭各梳齒與梳齒的空隙中至二個梳狀線路之另一側， 蛇形線路之二端分別包含—個接合墊；其中，梳齒與蛇形 線路皆包含以相同方㈣折之—f折點。然後，經由二個 接合塾測試蛇形線路是否為電相通，藉以推估晶粒區之電 路是否具有開路缺陷。 依據本發明之另一態樣之具體實施例，本發明之半導 _體測試電路之方法包括下列步驟。首先，提供一具有晶粒 區及切割道之半導體基底。接著，在定義晶粒區之電路的 同時在切割道表面上定義一半導體測試電路，半導體測 忒電路包括-第-虛擬線路㈣(dummy 祕也)安 置於半導體基底上，第-虛擬線路陣列包含複數個第一虛 擬線路，並且第-虛擬線路互相間隔一第一間距；及一蛇 形線路安置於半導體基底上，並婉蜒繞行於第一虛擬線路 鲁的間隔工隙中’蛇开〉線路之二端分別包含一個接合塾。缺 後’經由接合墊測試蛇形線路是否為電相通，藉以推估晶 粒區之電路是否具有開路缺陷。 因此，利用依據本發明之半導體測試電路結構，可有 效偵測真實電路之狀況，在線路有較空闊㈣iatiQn)或半* 闕_七0論n)以及彎折__時候，因為半導體測試電料二 構的構形與欲製造之半導體電路相似，而能_以進行適當_ 測’以得知是否有開路或短路之情形，適時推知製程之結果。、 •1288452 【實施方式】 底 依據本發明之半導體測 、二個梳狀線路、及—蛇形線路冓，包括—半導體基 依據本發明之半導 構之線寬與間隔寬，可 而定。 底之切割道上，在半導^件==_；可位於半導體基 所欲製造之線路圏形上；^中’在晶粒區定義 φ !路結構。因此半導趙測試電=上定義此半導想測試 依所需及製程當時之技術之臨界尺寸 依據本發明之半導體測 製造之半導體元件之線路構步。^構，具有類似於所欲 本發明之一罝I#眘^ 、/钿參閱第2圖以說明依據

_ 也例之半導體測試電路结構。半導體、>J 试電路結構20，位於半導 電路、、。構+導體測 矣而μ _ 履（未不出），例如切割區的 •…複數:Γ狀線路26及27位於半導體基底上，各自 之^配置=’ W㈣的方向彼此相對且梳齒彼此相間 方=置，換言之’類似雙手相向以手指互相交插般之 :式=但是各線路之間不相接觸，而有空隙， ’顿各㈣之料 =二:由二個梳狀線路之一側延伸碗 成 梳狀線路之另_侧。蛇形線路25歲 ， 各杈狀線路均不互相接觸。 ，、 '1288452 =形線路25之二端可分別 =電相連之接合點。另外，若有所需，也可: 才巩狀線路26、27上八⑸α仙 杜 上刀別延伸—段線路以形成接合墊23、24。 再者’使梳狀線路26、27 間的蛇形線路25部分心刀與位於各梳齒之 ..^ 刀均具有至少一個彎折點，且彎折的方 例如二’ ^此’測試圖形可_特形線路陣列之構形， 炉例路之情形而提供恰當之製程結果制之功 :二 圖所示之測試圖形，梳狀線路26、27内部

π;:::與位於各梳齒之間的蛇形線路25部分均以相 间方向具有二個青折點，例如符號A :=ΓΓ之方向不相同。如此，能夠更適當的二 具有轉折之線路陣列之製造。 請參㈣3圖，制依據本發明之另—具體實施例之 半導體測試電路結構3G，其包括—半導體基底（未示出）、 一虛擬線路陣列、及一蛇形線路。 半導體測試電路結構3〇，位於半導體基錐示出），例如切 割區的表面上。複數個虛擬線路34以線路侧面方向排成一列而形 成第-虛擬線路陣列(dUmmy circuit _Ηχ)。各虛擬線路％ 之間相隔-間距。蛇形線路33婉蜒繞行於虛擬線路的間隔 空隙中’如此，可產生較空闊之郎區及/或半空闊之半空闊區。 1288.452 於弟3圖中戶ff - ., 斤不，尚包括一由複數個虛擬線路35以線 側面方向排成1而形成之第二虛擬線路_。各虛擬 線路35之間相隔—間距。第一及第二虛擬線路陣列分別以 線路縱向方向相對配置。蛇形線路33環繞此等虛擬線路的 間隔空隙中，換寸k戳深峪旳 :換S之，蛇形線路％由第一及第二虛擬線路 之任侧蜿蜒繞行於此等虛擬線路的間隔空隙中至第 一及第二虛擬線路陣列之另一侧。 在开y線路33自苐一虛擬線路陣列處(線路34)延伸至 第二虚擬線路陣列處(線路35)時，會有彎折點，並且可進 一步造成有較空闊之區域，例如符號C所示之空闊區，及/ 或半空闊之區域’例如符號D所示之半空闊區。此半導體 測試電路結構模擬所欲製造之真實電路，因此可藉以摘測 真實電路製造之情形，例如第4圖所示之位元線電子顯微 鲁圖，顯示16MDRAM之彎折位元線(twistbiuines)排列之 構形。因為在空闊區或半空闊區之處的線寬有時易因黃光 製程中曝光不準確之影響，所以請線而發生開路之缺 陷’例如區域E所示之斷線情形，因此更需要嚴謹的侦測。 依據本發明之半導體測試電路結構，其具有類似之空闊或 半空闊之轉折環境之構形，可對此種元件線路做良好之製 程偵測，以知線路開路或短路。在蛇形線路％之二端分別 具有接合墊31、32以供電性測試之電相連之用。 12 Ί288452 蠣 進一步，可使蛇形線路33繞行第一線形線路陣列中之 每二個線形線路或第二線形線路陣列中之每二個線形線 路。或者，可使蛇形線路33繞行第一線形線路陣列中之每 一個線形線路或第二線形線路陣列中之每一個線形線路， 如第3圖所示。 依據本發明之半導體測試電路之方法，首先，在半導 體元件製造過程中，在晶粒區定義所欲製造之電路圖形， 同時在切割道上定義可模擬該電路圖形之如上述之依據本 發明之半導體測試電路結構。 接著，對於半導體測試電路結構進行電路測試，以推 斷所欲製造之電路為開路或短路之情形。例如經由接合墊 21與22，以測試蛇形線路25是否為電相通，及經由接合 墊31與32，以測試蛇形線路33是否為電相通，藉以推估 _ 半導體製程中所製得之線路是否具有開路缺陷。例如可施 加1.5伏特之電壓來測試，若是測得電流之值為零，則為 開路的情況。另外，例如藉由接合藝21與22之間擇一與 接合墊23與24之間擇一而施加電壓（例如1.5伏特），可測 試蛇形線路25與梳狀線路26、27之間是否短路，例如， 若是測得電流流通，則二接合墊之間存在短路的情形。 因此，利用本發明之半導體測試電路之方法，能夠便 13 1288452 利及有效的偵測半導體製程中彎折形及具有空闊區或半空 闊區之陣列電路之開路或短路缺陷。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範 圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。 【圖式簡單說明】 第1圖顯示習知之測試圖形之示意圖。 > 第2圖顯示依據本發明之一具體實施例之半導體測試電 路結構之示意圖。 第3圖顯示依據本發明之另一具體實施例之半導體測試 電路結構之不意圖。 第4圖為具有彎折線路之位元線之電子顯微圖。 【主要元件符號說明】 > 10 :測試圖形 η、12、2卜 22、23、24、31、32 :接合墊 13 :彎曲線路 14、15、26、27 :梳狀線路 20、30 :半導體測試電路結構 25、33 :蛇形線路 34、35 :虛擬線路 A、Β :彎折處 14 1288452 c :空闊區 D :半空闊區 E :區域

Claims (1)

1288452 十、申請專利範圍： 1· 一種半導體測試電路結構，包括： 一半導體基底； 二個梳狀線路安置於該半導體基底上，該等梳狀線路各 自包含複數個梳齒，並且以梳齒的方向彼此相對， 且梳齒彼此相間；以及 一蛇形線路安置於該半導體基底上，由該二個梳狀線路 之一側蜿蜒穿梭各梳齒與梳齒的空隙中至該二個 梳狀線路之另一側； 其中’該梳齒與該蛇形線路皆包含以相同方向彎折之— 彎折點。 2·如申請專利範圍第1項所述之半導體測試電路結構，該 蛇形線路之二端分別包含一個接合墊。 3·如申請專利範圍第1項所述之半導體測試電路結構，該 等梳狀線路各自包含一個接合塾。 4· 一種半導體測試電路結構，包括： 一半導體基底； 一第一虛擬線路陣列（dummy circuit matrix)安置於該半 導體基底上，該第一虛擬線路陣列包含複數個第一 虛擬線路，並且該等第一虛擬線路互相間隔一第一 16 Ί288452 間距；以及 一蛇形線路安置於該半導體基底上，該蛇形線路蜿蜒繞 行於該等第一虛擬線路的間隔空隙中。 5·如申請專利範圍第4項所述之半導體測試電路結構，其 中該半導體測試電路結構中包含一空闊（isolation)區。 6·如申請專利範圍第4項所述之半導體測試電路結構，其 中該半導體測試電路結構中包含一半空闊 (semi-isolation)區。 7·如申請專利範圍第4項所述之半導體測試電路結構，進 一步包含： 一弟一虛擬線路陣列（dummy circuit matrix)安置於該半 導體基底上，該第二虛擬線路陣列包含複數個第二 • 虛擬線路，並且該等第二虛擬線路互相間隔一第二 間距； 其中，該蛇形線路蜿蜒繞行於該等第一虛擬線路及該等 第二虛擬線路的間隔空隙中。 8·如申請專利範圍第7項所述之半導體測試電路結構，其 中，半導體測試電路結構中包含一空闊（isolation)區及— 半空闊（semi-isolation)區。 17 *1288452 t 9·如申请專利範圍第7項所述之半導體測試電路結構，其 中該蛇形線路依序繞行於該第一虛擬線路陣列中之一 個第一虛擬線路及該第二虛擬線路陣列中之一個第二 虛擬線路之間。 10·如申請專利範圍第4項所述之半導體測試電路結構，該 蛇形線路之二端分別包含一個接合墊。 11·一種半導體測試電路之方法，包括： 提供一半導體基底，其具有一晶粒區及一切割道· 在定義該晶粒區之電路的同時，在該切割道表面上定義 一半導體測試電路，該半導體測試電路包括·· 二個梳狀線路安置於該半導體基底上，該等梳狀線路 各自包含複數個梳齒，並且以梳齒的方 對，且梳齒彼此相間；及 相

蛇形線路安置於該半導體基底上，由該二個梳狀線 路之一側蜿蜒穿梭各梳齒與梳齒的空隙中至該 一個梳狀線路之另一侧，該蛇形線路二二 包含-個接合墊； 十刀別 同方向彎折之 其中，該梳齒與該蛇形線路皆包含以相 一彎折點；以及 错以推 經由該等接合墊測試該蛇形線路是否為電相通 估該晶粒區之電路是否具有開路缺陷。^ Ί288452 鼇 12·如申請專利範㈣u項所述之方法，其中該等梳狀線 路各自包含一個接合墊，及經由該等梳狀線路之任一接 合墊與該蛇形線路之任一接合墊測試其間是否為電相 通，藉以推估該晶粒區之電路是否為短路。 13·—種半導體測試電路之方法，包括： 提供一半導體基底，其具有一晶粒區及一切割道； • 在定義該晶粒區之電路的同時，在該切割道表面上定義 一半導體測試電路，該半導體測試電路包括： 一第一虛擬線路陣列（dummy circuit matrix)安置於 該半導體基底上，該第一虛擬線路陣列包含複 數個第一虛擬線路，並且該等第一虛擬線路互 相間隔一第一間距；及 -蛇形線路安置於該半導體基底上，絲蜒繞行於該 等第—虛擬線路的間隔空隙中，該蛇形線路之二 一 分別包含一個接合塾；以及 經由該等接合細試該削彡線路是㈣電相通，藉以推 估該晶粒區之電路是否具有開路缺陷。 14. 如申請專利範圍第13項所述之方法，其中，該半導體 測試電路中包含一空闊區。 — 15. 如申請專利範圍第13項所述之方法，其中，該半導體 19 •1288452, t 測試電路中包含一半空闊區。 16·如申請專利範圍第13項所述之方法，其中，該半導體 測試電路進一步包含： 一第二虛擬線路陣列（dummy circuit matrix)安置於該半 導體基底上，該第二虛擬線路陣列包含複數個第二 虛擬線路’並且該等第二虛擬線路互相間隔一第二 間距； 其中，該蛇形線路蜿蜒繞行於該等第一虛擬線路及該等 第二虛擬線路的間隔空隙中。 π.如申請專利範圍第16項所述之方法，其中，該半導體 測試電路中包含-空闊區及—半空闊區。

18·如申請專利範圍第16項所述之方法，其中該蛇形線路 =序於該第—虛擬線路陣列中之—個第一虛擬線 路及該第二虛擬線路陣列中之一個第二虛擬線路之 20