TWI286384B - Damascene integration scheme for developing metal-insulator-metal capacitors - Google Patents

Damascene integration scheme for developing metal-insulator-metal capacitors Download PDF

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TWI286384B
TWI286384B TW092130320A TW92130320A TWI286384B TW I286384 B TWI286384 B TW I286384B TW 092130320 A TW092130320 A TW 092130320A TW 92130320 A TW92130320 A TW 92130320A TW I286384 B TWI286384 B TW I286384B
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Douglas D Coolbaugh
John M Cotte
Ebenezer E Eshun
Kenneth J Stein
Kunal Vaed
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Description

1286384 玖、發明說明： 【發明所屬之技術領域】 本發明係關於半導體器件，具體言之，係關於一種電容 如及I皆由一種使用溝道内的一基座增大所生成電容器之表 面積的鑲嵌製程製造此種電容器之方法。 【先前技術】 在半導體製造製程中，通常沈積絕緣材料層、導電材料 層及半導體材料層並將其圖案化以製成積體電路（1C)。在被 %作層階間電介質（ILDS)的絕緣材料中通常亦形成接點通 運，即開孔。然後，可使用導電材料填充該等通道，以互 連各層階間的電器件及佈線。 、、，鑲嵌處理同樣涉及在絕緣層巾⑽卜㈣層所需圖案之溝 W 、;後4吏用導電材料填充該等溝道以填充鑲嵌區域，藉 ，在鑲嵌區域内形成積料路。此外，在彼等其接點通道亦 2溝道底部向下延伸之ICS中，可使用導電材料同時填充該等 向:延伸H該製程被稱㈣之雙鑲嵌處理。 最近的半導體器件製姑
技術在特徵部尺寸較小的半導體 為件中使用銅（Cu)作為佈線材 寸L ^ ^ ^ _ +此乃因銅具有較低的電阻 羊及較咼的電性遷移耐性。 難以將銅㈣化及用於_=’銅的複雜化學反應使得 .,^ ^ ^ 至屬佈線。舉例而言，銅佈線圖案 在暴路於空氣中時易於氧化。 J口木 之電阻。因此，為防止出現氧：此：：化會猶線圖案 互連技術，在該種技術中 工吊將鑲嵌佈線用於銅 並使用銅填充該等溝道以形^固ί道形成於一個絕緣層中 寸兒線路。然後，藉由化學 89048 1286384 機械研磨或回蝕製程游遒兩 表枉卸寸兒層平坦化，以暴露出絕緣層。 由此’可保留鑲嵌區域中的鑲嵌金屬侔線圖案。 在該等習知之鑲嵌及雙鑲嵌處理技財，在料鑲嵌區域 僅金屬佈線圖案之橫向區域及/或側壁區域對使用此等圖 案形成的電容器之區域電容有影響。舉例而言，名稱為「具 有雙鑲嵌電容器之積體電路器件(lntegrated circuit — having dual damascene canpirifn 、,, capaCltor)」的吴國專利第6,32〇,244號 曾揭示多組份高k介電薄膜以及一镶嵌製成的頂部電極，其中 僅使用鑲嵌金屬佈線區域之側壁來增大電容器之區域電容。 而名稱為「薄膜電容器及其製程（Thin film-
Pr〇CeSSf〇rmakingth㈣」的美國專利第M75,69H虎曾揭示 使用橫向區域來增大電容器之區域電容。 然而’隨著半導體器件尺寸持續減小，將需要增大鑲嵌 區域内的表面積來為該等現代半導體提供所需的高電容。 因此，在此項技術顧域φ，接祝| u AJ_ 、 〃 4 T 1疋供万便的鑲嵌處理技術以達 成改良的咼k介質電容器之需求持續存在。 【發明内容】 因此’考慮到先前技術之問題及缺陷，本發明之一目的 «供—種經㈣修改的用於製造高k介質電容器之镶嵌 方法。 本發明之另一目的係提供一種具有增大的表面積並因而 電容增大的電容器及其製造方法。 本發明之又一目的係提供—種具有高電容率並結合有 低漏電流、高擊穿電壓及良好可靠性之電容器及其製造方 89048 1286384 本發明之另—目的係提供一 總晶片面積之電容器及其製造方法屋生w奋並因而節省 «以#_目的係提供—種可避免 極間短路之鑲嵌電容器及其製造方法。 I、厂… 之又—目的係提供一種結構平坦並因而容許使用 W通運接點製程之電容器及其製造方法。 、、本^月疋（目的係提供—種可用於包括例如放大器、 滤波备、A/D轉換器及諸振器在内的眾多類 用之電容器及其製造方法。 應 的可達成上述目的和優點及熟f此項技術者將易知 …目的和優點，本發明係關於一種區域電 、 ，、I1"万法。孩種電容器結構可藉由如下 万式，成·於一半導體基板上設置一層階間電介質 層階間電介質中姓刻—溝道並在下伏阻障層處終止姓刻:X 在孩溝道内沈積-導電材料（即銅）並在該溝道内形成一導 電基座。該基座可增大電容器之表面積。在基座形成之後 ’既可移除亦可保留阻障層。高k介電層可藉由建立一個三 n Μ㈣㈣成’其中頂層及底層為介質漏電阻障層 。例如A12Q3 ’而中間層可為_高介電常數層，例如TaA 々頂層及底層可藉由原子層沈積而沈積至較小厚度，以獲 :冋％谷。咼k介電層亦可藉由對金屬前驅體薄膜實施陽極 乳化而形成（即轉化Ta或TaN以產生Ta2〇5)。頂部電極可藉由 如下方式形成：在溝道/基座區域内沈積一阻障層及一晶種 89048 1286384 電沈積導電金屬（即銅），平坦化導電金屬層、 高雷鯭、2 , a丨早層及 曰，並在層階間介電層上終止平坦化。或者，亦。 在先㈤未移除的阻障層上終止頂部電極平坦化。 ’、可 【實施方式】 、在闡述本發明之較佳實施例過程中，將參照圖 A 7D其中相同編號皆表示相同的本發明特徵部。在= 中本發明之特徵部未必係按比例示出。 回、 本發明揭示-種使用—經獨特修改之鑲嵌製程開發 T貝電容器的雙微影光罩方法，在該經獨特修改之鑲嵌製 私中，於-溝這内形成若干導電基座以增大所形成電容哭 之表面積。用於建構電容器的兩個光罩係為圖案化溝道: 溝這内的基座所必需。所形成之結構可達成一具有頂部及 底邵金屬電極之高k介質電容器，較佳地，頂部及底部金屬 電極二者皆包含低電阻率銅。與順電容器相比，使用金 屬電極可在一較大的電壓範圍内獲得更高的電壓線性度， 並可獲得改良的品質因數。.使用鋼板可產生更低的rc延遲 及更佳的電性遷移耐性。 該電容器因溝道内形成有導電基座而具有增大的表面積 。因溝道内的基座而增大的表面積可有利地使電容器具有 如下式所述的高電容C : C = s〇srd/A， 其中，ε〇係真空電容率，s〇=8.85xl〇-uF/cm，^係相對電 容率（亦稱作介電常數或“k”），A係極板表面積，㈣係介電 層厚虞。 89048 1286384 、在：發明之一較佳實施例中，與一無基座之結構相比， 底^ %極基座可將電容器表面積增大至少40%左右或以上 。該整合方案亦可避免所形成電容器之頂部電極與底部電 極之間的短路，並可省卻為在電容器内形成通道接點而在 基板上構建表面形貌之額外步驟。 根據下文參照圖式1A_7D所闡述的本發明說明，可更佳地 瞭解本發明。 圖1A展示於一基板上形成單個鑲嵌金 驟-圖所示，首先在一基板層丨。上設置一層階二:二 層12。孩助層12可包含一種諸如邱2、叫队、氣化珍玻璃 (FSG)、矽酸磷玻璃（PSG)、低k電介質（如SiLK、摻碳氧化 物）及類似物之材料，而基板層1〇則可包含一種諸如矽、 叫n4等材料，或—位於mu/Ai互連層上的触刻終止層 。ILD層可藉由包括化學氣體沈積（cvd)製程、㈣或有機 持料旋塗製程在内的眾所習知之技術沈積而成。在仙層12 形成於基板10上之後，藉由於江〇層12上使用一光罩圖案化 猱ILD層而在江]〇層12中形成—第一溝道開孔14，隨後蝕刻 — Π之I露部分。所形成開孔14之深度可介於约〇1微米 至約7·0微米，其x，y尺寸可介於約5微米至約4〇〇微米，較 佳地，其尺寸為約12微米x5〇微米。 P延後，可在開孔14内形成—包含一襯層/晶種層16的阻障 層，以保形塗覆開孔14内的所有側壁。襯層16可包含此項 技術中所習知之纽、氮化妲或其組合，而晶種層則可包含 一可激發電鍍之層，例如鋼、鎳及類似材料。襯層/晶種層 -1Q- 89048 1286384 16可藉由包括（但不限於）濺鍍在内的眾所習知之技術沈積 至一介於約100埃至約5000埃之厚度。 在以襯層/晶種層16保形塗覆開孔14之所有側壁後，電鍍 導電金屬（層18)來填滿該空腔，然後實施平坦化來移除多餘 的導電材料並獲得一平坦的結構表面。較佳之導電金屬為 銅。然後，可在整個平坦表面上保形設置一厚度介於約1〇〇 埃至約5000埃之帽蓋層20。帽蓋層2〇可包含一種諸如卟n4 及類似物之材料。由此，可在一基板上形成一如圖ib所示 的單一鑲嵌金屬階層C1(圖7B)，即導電層18。 如圖ic所示，一旦形成帽蓋層20，藉由CVD在整個結構 上洗積1厚庋介於約Q· 1微米至的7微米且較佳，為4微米之第 二ILD層22。該第二ILD層22可包含一種諸如Si〇2、Si3N4、 FSG、PSG、低k電介質（如摻碳氧化物、siLK)及類似物之材 料。然後，在第二ILD層22内蝕刻一第二溝道24(圖2A)並終 止於帽蓋層20之頂面，藉以暴露出帽蓋層2〇之一部分。該 溝道被姓刻於第二ILD層22中直接位於導電層18之上的那 一邵分中’以使第二溝道24之X，y尺寸等於或小於導電層 18之X，y尺寸，即自約3微米至約398微米，較佳為約⑺微 米X48微米。由此，可使第奚溝道24位於導電金屬區内。該 第一溝道24可藉由眾所習知之技術蝕刻而成，該等技術包 括例如使用如CHF3、CF4等氣體的反應性離子蝕刻及類似技 術。根據本發明，欲將該溝道24用作形成一電容器結構的 空腔。或者，第二溝道24可大於下伏金屬層18。倘若在溝 遒姓刻期間製作微溝道，則如圖2A及2B'所示，阻障層20下 89048 -11 - 1286384 方層12之存在對於形成尺寸小於導電層 一決定性態樣。 而石係 如圖2B所示，-旦在第二助層中形成溝道μ，即可視兩 要在该結構上沈積—阻障層來保形塗覆該結構之整個表: 及第二溝道内的侧壁。或者’在—較佳實施例中 所示：不在該結構上沈積阻障層。若-阻障層26沈積於該 結構疋上’則將其直接沈積於帽蓋層Μ之各暴露部分之上 ，藉以直接接觸帽蓋層之該等暴露部分。該阻障層％可包 含諸如Si3N4及類似物之材料，其藉由諸如pEcvD等眾所； 知之技術沈積至-介於約i⑽埃至約测埃間之厚度。根: 本發明’阻障層26可防止在後續步驟中出現金屬擴散，例 如銅擴散。 如圖3A、3A'及3B所示，一旦形成第二溝道24，穿通帽蓋 二20蝕刻▲口 j4，以暴露出導電層1 8中該欲形成本發明 電容器之基座結構的部分。此時，在第二溝道24底部處形 成一光罩，然後使用一種具有選擇性僅對帽蓋層2〇作用而 不對導電層1 8作用的蝕刻劑移除帽蓋層20之暴露部分（圖 3A')。或者，如圖3A所示，該光罩形成於第二溝道24底部 處’藉以首先蝕刻阻障層26然後蝕刻帽蓋層2〇。該等蝕刻 劑可包括諸如CHF3、CF4及類似氣體。所蝕刻窗口 34之χ，y 尺寸介於約1微米xl〇微米至約100微米><3〇〇微米之間，較佳 為約4微米χ4〇微米。 圖3Β展示一形成圖3Α及3 Α'所示窗口 34後的俯視平面圖 如圖所示’窗口 34之X’ y尺寸小於第二溝道24之X，y尺 89048 -12 - 1286384 寸，以使W 口 34完全處於第二溝道之線路區域中。同樣， 第一溝道24之X，y尺寸小於導電線18之乂，y尺寸，以使第 二溝道24完全處於導電層之線路區域中。舉例而言，如圖 3B所示，導電層18(C1)之χ，y尺寸為u微米χ5〇微米，第二 溝道24(Τ1)之X，y尺寸為10微米χ48微米，而窗口 34(Τ2)之X ，y尺寸為4微米Χ40微米。因此，第二溝道34之側邊緣35至 V 4方；第一溝道2 4之侧邊緣2 5以内3微米。可改變該距溝道 k緣之距離，以獲得多基座結構。倘若溝道24大於導電層 ，則窗口 34完全處於第二溝道之線路區域内。 、參見圖4A及4A'，在形成窗口 34暴露出導電層18之一下伏 邵分 < 後，在已暴露的層18上選擇性沈積一金屬層，以便 接觸導電層18並形成一高度介於約〇1微米至約6微米且較 佳約為3微米的本發明導電基座4〇。該導電基座扣係本發明 的決疋性態樣，此乃因其用於構建一具有增大面積之電 容器。該金屬層可包含與下伏導電層18相同之材料，或= 亦可包含-種不㈣導電材料，例如Ni_Au。該金屬層可藉 眾所4知之選擇性沈積技術沈積而成。該導電基座亦可藉 由電鍍或圖形電鍍（在此項技術巾亦稱作貫通抗㈣電鍵/ 諸如銅之類的導電層而製成。舉例而言，可藉由眾所習:之 播兒極電鍍技術將銅僅直接沈積於已暴露的導電層1 %其亦 較佳為銅）上，以形成導電性銅基座4〇。在其中該結構上 置阻障層26之實施例中（圖3A')，可在導電基座糾形成於導2 層18上之後實施一毯覆式阻障蝕刻製程來移除帽蓋層“之$ 暴露部分。該毯覆式阻障蝕刻製程對導電基座4〇及導電層“ 89048 -13 · 1286384 之導電材料具有選擇性，因此僅移除帽蓋層20。 =的:r所示的由此形成之結構提供-用於形成- ㈣具有導電基—的單-連續導電特徵部42，並中 :开=導電特徵部42係由導電性電鏟層18及導電基座40組 ，據本發明，然後可使用該單—導電特徵部42(圖4 建夕種不同的電容器’其中導電基座_作所形成電容哭之 ::電，。可構建的電容器可於金屬'絕緣體_金屬電容器内 ^ 早層、雙層或三層或複數層介電材料及類似物。 參見圖5A-F'，該等圖式展示用於製成一包含— 介電材料之電容器的製程步驟。一 g同 雨姓％、 —个成占早一連續的導 L M2,即可於基板表面上保形沈積一阻障層50,隨 L货^轉層5G之上保形沈積—前驅體薄膜6G(圖从）。該阻 潯艇及前驅體薄膜之厚度可自約5〇埃至約5〇〇〇埃不等 =㈣膜可防止連續導電特徵部42之下伏導電基座触 覆：前驅體薄膜60之間出現面間接觸。阻障薄膜5〇可包括 (仁不限於）鎢、鈿及類似材料，而前驅體薄膜則可包括 (但不限於）氮化輕（TaN)m、祕、給、n ^、纪、鎬及類似材料。較佳地’該阻障薄膜係鶴，而該 如驅體薄膜係氮化备。 人 /圖5B所示，然後於該單—導電特徵部上較佳藉由陽極 =化^用形成-具有-高k介電層之電容器。該高k介電層 精由陽極氧化一前驅體薄膜(其與下伏導電基座被—阻障層 隔離開）而形成。該前驅體薄膜可包含（但不限於）諸如^ 89048 -14- 1286384 ITa: TaSix、Hf、A1、Sb、Bi、Hf、Nb、Ti、w、Y&Zr 寺材料。較佳地，根據陽極氧化電壓與TaN前驅體薄膜⑼厚 度之間的相互關係，部分或完全氧化該TaN前驅體薄膜= 此時’形成一較佳包含-Μ薄膜的高卜低漏電介電薄膜 /根據形成具有融介電層之電容器的實施例製成的陽極 虱化物及/或高k介電薄膜包括（但不限於）Nb2〇5、Ta2〇5、Ti〇2 、W〇3、γ2〇3、Zr〇3及類似材料。 除形成一單層高k介電材料（圖5A_n外，亦可如圖从-F, 所^製成一多層高k介電金屬，絕緣體"金屬電容器。如圖6Α 所不，-旦形成單一連續的導電特徵部42，即 =形沈積阻障層5。，隨後於該阻障層上保形沈^ 、衣、膜160(其厚度與阻障層相當）。該阻障層⑼及封裝層 1 6 0可防止連鯖的爆雨 曰 古 "導迅特斂邯42之下伏導電基座40與後婧 同^沈積製程之間出現面間接觸。阻障㈣可包: 材料，而封裝薄膜偏則可包括修氮化鈥™ " ° #讀地’該阻障層及封裝薄膜皆係TaN。 如圖6B所示，由此在單一 -單声高♦讀徵邵42之上形成一多層或 早：广電層堆叠。該三層式介電層堆疊包 於一中間高k介雷®Gt 中間高k介電…二:·^的頂部低漏電介電層163A，而該 之上。低漏：居 4又直接位於-底部低漏電介電層163 ，”技二及163A可藉由眾所習知之沈積技術製成 " 叮己括（但不限於）例如金屬 (MOCVD)、電漿 5百機化予…“ 用於該等低漏電心二: ;_VD)及類似技術。 曰較佳沈和万法係原子層沈積（ald) 89048 -15- 1286384 。爾-種完全保形製程，在該種製程中以脈衝方式供應 反應劑，脈衝彼此之間由沖洗氣隔開。每—反應劑脈衝皆 與晶圓表面發生化學反應，此可提供固有的較佳控制以達 成精確的單層生長。低漏電層163及163八可包含包括Al2〇3 、SuN4及類似材料在内的材料，而高匕層165則可包含丁^… 、Si3N4、Si〇2、Hf〇2及類似材料。中間層165可藉由MG)C：vd 、ALD及類似製程沈積而成，以提供一由此形成的三層式堆 疊，该二層式堆疊包含一直接位於一丁&2〇5層165之上的 Al2〇3層163A，而該Ta2〇a 165本身又直接位於另一 Ai2〇3 層163之上。該等介電層之厚度可根據電容要求自約ι〇埃至 約1000埃不等。可採用的替代介電薄膜包括（但不限於）雙層 式堆疊—Si3N4/Ta205、Al203/Ta205、Al2〇3/Hf〇2、Si3N4/Hf02 、Si02/Ta205、Si02/Hf02或單層高 k介電層，諸如 Al2〇3、Ta2〇5 、Hf02、Si02、Si3N4及類似材料等。 在圖5B所示的單一陽極氧化介電層62或圖6B所示的多組 份介電層163A、165、163形成於具有基座40的導電特徵部 42上之後，於該單一介電層或三層介電層之上直接沈積一 阻障層/晶種層64。較佳之阻障層/晶種層64係藉由眾所習知 之技術沈積而成的厚度介於約50埃至約5000埃之間的短、 氮化钽及銅。 圖5C-F及6C-F闡釋頂部電極製造製程步驟。如圖所示， 隨後藉由眾所習知之電沈積技術沈積一導電金屬層66(較佳 為銅），其厚度應覆蓋Ta/TaN/Cu晶種層64並至少填充如圖5C 及6C中參考編號67所示直接位於單一連續的導電特徵部42 89048 -16 - 1286384 上的暴露區域。该電鍍銅層66將在後續步騾中用於形成所 製成電各益之頂邯電極。然後例如藉由一化學機械研磨技 術研磨電鍍銅層66，以將該結構表面平坦化。化學機械研 磨作業藉由首先循序研磨Ta/TaN/Cii晶種層64並隨後研磨圖 5B所π單層Ta2〇5咼k介電薄膜62或圖6B所示三層式低漏電 介電層163A、咼k介電層165、低漏電介電層163來實施平坦 化。然後’繼％進行化學機械研磨以研磨阻障層5 〇、1 $ 〇， 並在第二ILD層22上終止研磨。 倘若該結構包含阻障層26(圖4A及圖5 A-5F)，則一旦到達 阻壁研磨終止層26，即終止上述研磨步驟。然後於該結構 之平坦表面上沈積一厚度介於約1⑽埃至約5 〇⑽埃的第二 帽蓋層68(圖5D及6D)。該第二覆蓋層68較佳包含與第一帽 盍層20相同之材料；藉以形成一如圖5]5及6E所示可將一所 製成電容器100之一頂部電極9〇與該電容器100之一底部電 極42相互電隔離的單一連續帽蓋層70。較佳地，該第一及 第二帽蓋層20、68皆係氮化矽層。 參見圖5F及6F，於連續帽蓋層70之上設置一江^層8〇並隨 後於該結構中設置接點85、86。該等接點可包括（但不限於） 鑲肷銅或鶴，其中一第一接點8 5直接接觸頂部電極9 〇，第 二接點86直接接觸底部電極42。如圖5F所示，由此製成的 結構係一具有一單一高k介電層62的雙鑲嵌通道接點（圖5B) ’或者，由此製成的結構可係一如圖6F所示具有三層式低 漏電介電層163A、高k介電層165、低漏電介電層ι63的雙鑲 嵌通遒接點。 89048 -17- 1286384 圖5F展示一具有一單一鬲k介電層62之雙鑲嵌通道接點 ，其根據上文有關圖5A-3F之說明於圖4,所示在結構（圖3A,) 上未汉置阻障層26的基板上製成。同樣，圖6ρ展示一具有 三層式低漏電介電層163A、高1(介電層165、低漏電介電層 163之雙鑲嵌通道接點，其根據上文有關圖6八_讣之說明於 0 4所示、^構（圖3 a ')上未設置阻障層2 6的基板上製成。 因此，本發明有利地於一溝道内提供一基座來增大該溝 C内的表面積並進而增大了用於構建所製成電容器之電容 。、舉例^言’在圖5F'所示實施例中，與〜其中無基座或空 腔之同等尺寸結構相比，所製成電容器之總電容明顯增大 。參閱下面與圖5F'所示使用圖3B所示尺寸之單一基座⑽結 構相關的，可更易瞭解此種增大的結構表面積。如該表所 不’在本:r施例中，溝道侧壁及底面與基座4q側邊及頂面 之組尺寸可提供— 12G8平方微米的總表面積用於構建 私合口口相比〈下’在一無基座且其中通常僅使用溝道 展面來構建電容器之同等尺寸的習知電容器中，溝道底面 尺寸㈤微米χ48微米⑺）)（參見圖3B)可提供平方 微米的表面積用於構建一雷交哭 ^ ^包合态。因此，在溝道内使用本. 魯明早-基座4〇可將用於構建一電容器之表面電容增大至 似倍。此外’在圖5F所示實施例（具有阻障層叫中，· ::層18上方阻障層之存在會因-較低介電常數層心 在而降低總電容。 溝道表面積 表面x，y尺 表面積 89048 -18- 1286384 ‘·， __________ 溝道側壁（S1) 2((48χ4) + (1〇χ4)) 464平方微米 基座侧壁（P1) 2((40χ3) + (4χ3)) 一 264平方微米 基座頂面（T1) 一_ (4x40) 160平方微米 溝道底壁（A1) 2(3χ48)+2(4χ4) 320平方微米 — 總計 ---------- -/_\_ /___—- 1208平方微米 參見圖7A，A'-D， 在本發明之另一態樣中 ，可於複數個溝 道34(丁2)内形成複數個導電基座4〇，由此更進一步增大用於 構建一電容器之表面積。如圖7B-D之俯視平面圖所示，該 複數個導電基座40可具有多種形狀及尺寸。 舉例而言，如圖7A，A'及B所示，可於五（5)個窗口（丁2)中 形成五（5)個基座40。表面積增大結果顯示於下表中。溝道 侧壁及底面與五個基座4〇側壁及頂面之組合x，y尺寸可提供 2 1 74平方微米的總表面積用於構建一電容器。如上所述， 同等尺寸m電容器溝道底面之x，y尺寸為1G微米χ48微 米（Τ1)，其僅提供一 480平方微米的表面積用於構建一電容 器。因此’與同等尺寸的習知橫向電容器相比，在溝道叫 内使用五個基座40可將表面積增大4.5倍。因此，倘若在一 溝道中製成複數個基座40，可顯著增大所製成電容哭之表 面積’藉以提供顯著增大的電容。進— L 、，、、 、步，電鍍導電層18 上万阻障層4存在會因一較低介電常 把祕+、 双臂 < 存在而顯著降 低總電客。 溝道表面積 表面x，y尺寸（微米） — _^面積 溝道侧壁（S1) ----------------- 1 / 2((48x4) + ( 1 〇χ4、） 89048 -19- 1286384
因此，本發明可製成具有金屬電極之高k介質電根 據本發明，頃發現，藉由於一溝道内設置至少一個基座可 達成眾多表面積增大且電容顯著增大的新穎結構。多組份 高k介電薄膜（如上所述）之新穎使用方法可顯著改良電性= (低漏電流及高擊穿電壓）並獲得高電容。使用原子層沈積可 獲得能夠形成具有自5至20 fF/平方微米較高電容密度的保 形性高k介電薄膜。該結構之幾何形狀可防止電容器頂部電 極與底部電極之間短路。銅電極之鑲嵌處理可達成高品皙 因數、低串聯電阻及改良的電性遷移耐性。 田儘官上文已結合一特定較佳實施例詳細說明本發明，但 顯然，熟習此項技術者根據上文說明將聯想出本發明之眾 多替：、修改及改動形式。因此，本發明涵蓋：隨附申請 專利範圍將囊括所有此等歸屬於本發明之真正範疇及精神 内的替代、修改及改動形式。 至此’本發明已闡釋完畢。 【圖式簡單說明】 咸信為本發明之新穎特徵及代表本發明特徵之元件將詳 細闡述於隨附中請專利範圍巾。該等圖式僅用於闡釋之目 =^並未按比例繪製。然而，就其組織及運作方法而言， 結合圖式參閱上文之詳細說明可最佳地瞭解本發明本身， 89048 -20- 1286384 圖式中： 圖1A係一展示藉由在一覆蓋層階間介電層中蝕刻一開孔 而於一基板上形成’單一鑲欲金屬互連層之起始步·驟之側 視圖； 圖1Β係一展示下列步驟之側視圖：在圖i a所示開孔中沈 積襯層及一導電晶種層，使用一電沈積導電層填充帶襯開 孔，將該表面平坦化’然後於平坦表面上沈積一帽蓋層； 該步驟在此項技術中被廣泛稱作一 “單層鋼鑲廢，，製程； 圖1C係一展示於圖1B所示結構上沈積一第二層階間介電 層之步騾之侧視圖； 圖2 A係一展示於該第二層階間介電層中姓刻一第一溝道 之步驟之側視圖； 圖2B係一展示於圖2A所示結構上沈積一阻障層之側視圖； 圖2B’展示本發明之另一實施例，在該實施例中未在圖 所示結構上沈積阻障層；· 圖3 A係一展示蝕刻一穿通阻障層及帽蓋層之窗口並於下 伏導電電沈積層表面處終止蝕刻之步騾之側視圖； 圖3 A'係一展示蝕刻一穿通帽蓋層之窗口並於下伏導電電 沈％層處終止餘刻之步騾之側視圖； 固 係展示在圖3 A及圖3 A ’中所形成結構之一較佳實 施例之尺寸俯視平面圖； 、 圖4 A係一侧視圖，其展示：僅在圖3 a所示窗口内下伏導 電展乏％ μ 抑曰 攸寺暴露部分上無電沈積一導電基座，藉以形成一 連％的導電特徵部，、該連續的導電特徵部包含電沈積 89048 -21 - 丄286384 曰及將用於形成 w ^所生成電容哭之一鹿〜r 沈知基座； W 辰部電極的導電性無電 圖4A'係一例;^ @ 一 、硯圖，其展示：在圖3A'所- ^ 導電基座，以形ϊ4所7^冒口内無電沈積 /έ— 毛成帽盍層之若干部八 良部電極； 刀已被選擇性移除的 圖5A-F係一屏一从 入不』丄 不使用圖4Α所示結構邢 介電材料之金屬毐形成一包含單層高k 句％緣體-金屬電容哭> 圖5F'係一展 w I程步驟之側視圖； ^ ,, '、使用圖4A，所示結構形成一 @人扣靥、 卞< 至屬-絕緣體-金屬電容器 圖όΑ-F係一展_ & 1私步驟之側視圖； 人不 不使用圖4A所示結構形成一舍人-思』上 U材料之金屬-絕緣體_金 °〜式融 圖6F'係一展-社 程步驟之側視圖； 電材料之全屬Π::圖W所示結構形成—包含三層高k介 圖 Μ·: ;: 始点丨曰一 仏乃为男她例乏側視圖，嘮會 程步 電其座的2 的導電基座’以形成具有複數個導 土屋的早一連績的導電特徵部； 圖圖7β係一展示圖7Α及圖7Α，所示結構之尺寸之俯视平面 圖7C-D係-展示具有複數個導電基座的本發明再― 例之俯視平面圖。 男也 【圖式代表符號說明】 1〇 基板層 12 ILD 層 89048 -22- 第一溝道開孔 襯層/晶種層 導電金屬層 帽蓋層 第二ILD層 第二溝道 侧邊緣 阻障層 窗口 側邊緣 導電層18 第二溝道24 窗口 34 導電性銅基座 單一導電特徵部（底部電極） 阻障層 前驅體薄膜 高k低漏電介電薄膜 阻障層/晶種層 導電金屬層 直接位於單一連續導電特徵部42之上的暴露區域 第二帽蓋層 單一連續帽蓋層 ILD層 -23 - 1286384 85 接點 86 接點 90 頂部電極 100 電容器 160 封裝薄膜 163 低漏電層 16 5 中間高k介電層 89048

Claims (1)

  1. 1286祕4 3〇32〇號專利申請案 中文中請專利範圍替換本(95年： 拾、申請專利範圚： 1· 一種用於製成一電容器之方法，其包括·· 於一基板上設置一第一層階間介電層； 於該第一層階間介電層中蝕刻一第一溝道； 於該第一溝道内沈積一第一導電材科； 至少於該導電材料上沈積一第二層階間介電層； 於該溝道内該第-導電材料上的該第二層階間介電 層中姑刻一第二溝道，以暴露出該第-導電材料之-下 伏部分； 於卩玄暴路的第*導雷；ibf* iil .. ^ 、、斤 爭电材科上沈積一第二導電材料，以 於孩弟一及第二溝道内形& 谨办甘、 再内形成一導電基屋來增大該電容 器 < 表面積，藉以使該雷 、、〜 ^ 兒谷咨犯有一顯著增大的電容， 孩弟一導電材科及該導 ......^ ^私基屋形成一用於形成該電容 斋的早一連續導電特徵部； 於孩單一連績導電特 . 丨上沈和至少一咼k介電層；且 使用该早一連續導電 ? ,, Μ ^ ^ 幵做邵形成該電容器。 2·根據申請專利範園第丨項之 1¾ μ ^ ^ 万法，，、進一步包括以一阻 障層保形塗覆該第一溝道。 3·根據申請專利範園第β 障層保形塗覆該第二溝道。…進一步包括以-阻 4·根據申請專利範園第丨項 驟： 万法，其進一步包括以下步 於該第一溝道内該第一 外^ n 令％材枓上沈積一帽蓋層； 積邊罘二層階間介電屉· 89048-951215.doc 1286384 於該第二層階間介電層中蝕刻該第二溝道，藉以暴露 出該帽蓋層；且 蚀刻該帽蓋層的一光罩遮蔽邵分，藉以暴露出該第一 導電材料之該下伏部分。 5. 根據申請專利範圍第1項之方法，其進一步包括使用該 單一連續導電特徵部之該等溝道内之該導電基座形成 該電容器之一底部電極。 6. 根據申請專利範圍第5項之方法，其進一步包括使用該 單一連續導電特徵部之該第一導電材料形成該電容器 之一頂部電極。 7. —種電容器，其包含： 一第一層階間介電層’其位於一基板上； 一第一溝道，其位於該第一層階間介電層内； 一第一導電材料，其位於該第一溝道内； 一第二層階間介電層，其位於該第一層階間介電層及 該第一導電材料之一部分上； 一第二溝道，其位於該第二層階間介電層内，該第二 溝道位於該第一導電材料之一部分之上並且暴露該第 一導電材料之該一部分； 一第二導電材料，其位於該第二溝道内，以提供在該 第一導電材料之該被暴露部分上直接提供一導電基座 ，該導電基座增大該電容器之表面積，藉以使該電容器 能有一顯著增大的電容，該第一導電材料及該導電基座 一同構成一連續導電特徵部；及 89048-951215.doc -2- 1286384 孩電容器之-第一電極’該電容器含有該連續導電特 徵部。 8·根據申請專利範圍第7項之電容器，其進一步包含位在 該第一與第二層階間介電層間的一帽蓋層。 9·根據申請專利範圍第8項之電容器，其進一步包含： 一第一阻障層，其位於該導電基座之被暴露部分上， 及在該連續導電特徵部上的一區域之上； 至少一高k介電層，其在該阻障層之上； 一第二阻障層，其在該至少一高k介電層之上； 一導電金屬層，其在該第二阻障層之上並填滿該區域 :及 弟一帽盍層，其在該導電金屬層之一部分上，並與 該第:帽蓋層連續，以隔絕該導電金屬層並從該電容器 之該第-電極形成該電容器之一第二電極，該電容器係 為含有連續導電特徵部者。 10·根據申請專利範圍第7項之電容器，其中該第一及第二 導電材料包含相同之導電材料。 11·根據申請專利範圍第7項之電容器，#中該第一及第二 導電材料包含不同之導電材料。 12·:據申請專利範圍第u項之電容器，其進一步包含叫 P早層，該阻障層為該第一溝道與該第二溝道之侧壁作; 裡0 ，其中該至少一高k介 13 ·根據申請專利範圍第7項之電容器 電層包含一單層高k介電層。 89048-951215.doc 1286384 14. 根射請專利範圍第7項之電容器，其中該至少-高k介 電層包含一多層高k介電層。 15. 根據申請專利範圍第14項之電容器，其中該至少一多層 兩k介電層包含一頂層低线漏介電層，一中層高k介電 層，及一底層低洩露介電層。 16. 根據中請專利範圍第7項之電容器，其中該至卜高以 電層係選自包含 Nb2〇5，Ti〇2，w〇3，γ2〇3，抓，Al2〇3， Si3N4 ’ Ta2〇5，Si〇2，Hf〇2及其組合的該群組内。 17. 根據f請專利範|5第7項之電容器，其中該電容器包含 具有不同外形及大小的複數個導電基座，以更進一步最 大化該電容器之表面積。 18. —種電容器，其包含： -第-層階間介電層，其位於一基板上，其具有被一 第一導電材料填滿之一第一溝道； 、 -第二層階間介電層，其位於該第—層階間介電層上 ，其具有-第二溝道於該第_溝道上，並且該第二溝道 較該第-溝道於尺寸上為小’且該第二溝道被一第二導 電材料填滿以提供直接在該第一 $電㈣上的一導電 基座’以提供一連續導電特徵部； -第-阻障層，其為該連續導電特徵部上的—區域作 襯裡，並iL在該區域内，覆蓋該連續導電特徵部之暴露 至少一尚k介電層，其位於該阻障層之上· 一第二阻障層，其在該至少一高k介電層之上； 89048-951215.doc -4 - 1286384 一導電金屬層，其位於該第二阻障層之上，並且填滿 該區域；及 一連續帽蓋層，其位於該第一與第二層階間介電層之 間，並且在該導電金屬層之一部分之上，以隔絕該導電 金屬層； 該電容器之一頂層電極，該電容器包含該導電金屬層 ;及 該電容器之一底層電極，該電容器包含該連續導電特徵 部，藉此該連續導電特徵部之該導電基座增加該電容器之 表面積，從而使該電容器能具有一顯著增加的電容。 19·根據申請專利範圍第18項之電容器，其中該底層電極之 該導電基座增加該電容器之表面積，以如下方程式增加 該電容： C= ε 〇 ε r d/A， 其中電容C等於自由空間之容電率，為ε〇=8_85*1〇·14 F/cm乘以相對容電率ε r，乘以該至少一高k介電層之厚 度，除以該基板之表面積A。 20.根據申請專利範圍第19項之電容器，其中該電容器更進 一步包含複數個導電基座，該等導電基座具有不同外形 及大小’以進一步增加該電容器之表面積。 89048-951215.doc 1286384 - *年g月[如修(更)正本 第092130320號專利申請案1™ - 中文圖式替換本(94年8月） 拾壹、圖式： __ r __ -1 一一 12 10 圖1A 11
    20 12 10 f
    18 •22 •20 12 -10
    89048.doc 1286384 f 24
    22 20 12 10
    f 24 18 ........... 6 •26 •22 .20 12 .10 圖2B 89048.doc -2 - 1286384
    89048.doc •26 341286384 J8 …·· -艺1_ 6 圖3A .22 20 12 •10 18
    圖3B 89048.doc -4 - 1286384
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    89048.doc -11 - 1286384 y 22 40 18 22 (18, 40, 42)· 16 12 10 圖6A
    89048.doc -12- 1286384
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    89048.doc -13- 1286384
    89048.doc -14- 1286384
    89048.doc 15- 26 I2S6384~~~~— ^#{朔\日修(f正替換頁 •第092130320號專利申請案 ^文圖式替換頁(95年12幻 26, 2Q- 22 40 40 40 18 7A 40 40 X 16 22 20 12 10 0.5/im
    圖7B
    -16- 1286384 —^•v^p日修(幻正替換頁
    申請案 中女圖式,替換頁(95年I2⑴
    If 1— 2 Γ2 D -17-
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Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040067012A (ko) * 2003-01-21 2004-07-30 주식회사 하이닉스반도체 반도체 소자의 엠아이엠 캐패시터 형성방법
US7092234B2 (en) * 2003-05-20 2006-08-15 Micron Technology, Inc. DRAM cells and electronic systems
US20050009269A1 (en) * 2003-05-21 2005-01-13 Hiroki Shinkawata Semiconductor device and method of manufacturing semiconductor device
KR100532740B1 (ko) * 2003-08-07 2005-11-30 동부아남반도체 주식회사 반도체의 고용량 엠아이엠 커패시터 제조 방법
KR100541551B1 (ko) * 2003-09-19 2006-01-10 삼성전자주식회사 적어도 3층의 고유전막들을 갖는 아날로그 커패시터 및그것을 제조하는 방법
US20050070097A1 (en) * 2003-09-29 2005-03-31 International Business Machines Corporation Atomic laminates for diffusion barrier applications
KR100519777B1 (ko) * 2003-12-15 2005-10-07 삼성전자주식회사 반도체 소자의 캐패시터 및 그 제조 방법
US8227893B2 (en) * 2004-06-23 2012-07-24 Nec Corporation Semiconductor device with capacitor element
KR20060027747A (ko) * 2004-09-23 2006-03-28 삼성전자주식회사 금속전극들을 갖는 커패시터 제조방법
JP2006190765A (ja) * 2005-01-05 2006-07-20 Elpida Memory Inc 半導体装置及びその製造方法
FR2885452A1 (fr) * 2005-05-04 2006-11-10 St Microelectronics Sa Circuit integre comprenant au moins un condensateur et procede de formation de condensateur
US7354872B2 (en) * 2005-05-26 2008-04-08 International Business Machines Corporation Hi-K dielectric layer deposition methods
DE102005038219B4 (de) * 2005-08-12 2008-11-13 Infineon Technologies Ag Integrierte Schaltungsanordnung mit Kondensator in einer Leitbahnlage und Verfahren zum Herstellen derselben
US7510928B2 (en) * 2006-05-05 2009-03-31 Tru-Si Technologies, Inc. Dielectric trenches, nickel/tantalum oxide structures, and chemical mechanical polishing techniques
US7880268B2 (en) * 2006-05-12 2011-02-01 Stmicroelectronics S.A. MIM capacitor
DE502006008914D1 (de) * 2006-09-25 2011-03-31 Grundfos Management As Halbleiterbauelement
US7666781B2 (en) * 2006-11-22 2010-02-23 International Business Machines Corporation Interconnect structures with improved electromigration resistance and methods for forming such interconnect structures
US7701037B2 (en) * 2007-07-31 2010-04-20 International Business Machines Corporation Orientation-independent multi-layer BEOL capacitor
KR100879375B1 (ko) * 2007-09-28 2009-01-20 삼성전기주식회사 캐비티 캐패시터가 내장된 인쇄회로기판
US20090122460A1 (en) * 2007-11-12 2009-05-14 Alexander Gschwandtner Semiconductor Device and Method for Producing the Same
US8004060B2 (en) * 2007-11-29 2011-08-23 International Business Machines Corporation Metal gate compatible electrical antifuse
KR100990615B1 (ko) * 2008-06-03 2010-10-29 주식회사 동부하이텍 반도체 소자의 캐패시터 및 그 제조 방법
US20100078758A1 (en) * 2008-09-29 2010-04-01 Sekar Deepak C Miim diodes
US7969011B2 (en) * 2008-09-29 2011-06-28 Sandisk 3D Llc MIIM diodes having stacked structure
US7615439B1 (en) * 2008-09-29 2009-11-10 Sandisk Corporation Damascene process for carbon memory element with MIIM diode
US7897453B2 (en) * 2008-12-16 2011-03-01 Sandisk 3D Llc Dual insulating layer diode with asymmetric interface state and method of fabrication
TWI469219B (zh) * 2009-02-16 2015-01-11 Nat Univ Tsing Hua 降低金屬薄膜表面粗糙度的方法
US10032569B2 (en) * 2009-08-26 2018-07-24 University Of Maryland, College Park Nanodevice arrays for electrical energy storage, capture and management and method for their formation
US8912522B2 (en) * 2009-08-26 2014-12-16 University Of Maryland Nanodevice arrays for electrical energy storage, capture and management and method for their formation
US20120086101A1 (en) * 2010-10-06 2012-04-12 International Business Machines Corporation Integrated circuit and interconnect, and method of fabricating same
US8546914B2 (en) * 2011-07-19 2013-10-01 United Microelectronics Corp. Embedded capacitor structure and the forming method thereof
CN107275309B (zh) * 2011-12-20 2021-02-09 英特尔公司 保形低温密闭性电介质扩散屏障
US20130249066A1 (en) * 2012-03-23 2013-09-26 International Business Machines Corporation Electromigration-resistant lead-free solder interconnect structures
CN103147107B (zh) * 2013-03-06 2017-03-29 靖江先锋半导体科技有限公司 一种引脚基座的加工工艺
US9741918B2 (en) 2013-10-07 2017-08-22 Hypres, Inc. Method for increasing the integration level of superconducting electronics circuits, and a resulting circuit
US9666661B2 (en) 2015-09-08 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Coplanar metal-insulator-metal capacitive structure
US10084035B2 (en) * 2015-12-30 2018-09-25 Teledyne Scientific & Imaging, Llc Vertical capacitor contact arrangement
US9761526B2 (en) 2016-02-03 2017-09-12 Globalfoundries Inc. Interconnect structure having tungsten contact copper wiring
KR102489216B1 (ko) 2017-01-20 2023-01-16 도쿄엘렉트론가부시키가이샤 상호 접속 구조체 및 그 형성 방법
US10109575B1 (en) * 2017-03-30 2018-10-23 International Business Machines Corporation Non-planar metal-insulator-metal capacitor formation
EP3428955A1 (en) 2017-07-10 2019-01-16 Murata Manufacturing Co., Ltd. Substrates employing surface-area amplification, for use in fabricating capacitive elements and other devices
US11251261B2 (en) * 2019-05-17 2022-02-15 Micron Technology, Inc. Forming a barrier material on an electrode
TWI720886B (zh) * 2020-05-08 2021-03-01 力晶積成電子製造股份有限公司 多層電容元件以及多層電容元件的設計方法
CN114717627B (zh) * 2021-01-04 2024-04-19 善统工业股份有限公司 用于金属物件阳极处理的治具

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6075691A (en) 1997-03-06 2000-06-13 Lucent Technologies Inc. Thin film capacitors and process for making them
US6344413B1 (en) 1997-12-22 2002-02-05 Motorola Inc. Method for forming a semiconductor device
KR100304852B1 (ko) * 1998-06-09 2001-11-22 윤종용 반도체소자의커패시터및그제조방법
US6320244B1 (en) 1999-01-12 2001-11-20 Agere Systems Guardian Corp. Integrated circuit device having dual damascene capacitor
US6341056B1 (en) 2000-05-17 2002-01-22 Lsi Logic Corporation Capacitor with multiple-component dielectric and method of fabricating same
US6329234B1 (en) 2000-07-24 2001-12-11 Taiwan Semiconductor Manufactuirng Company Copper process compatible CMOS metal-insulator-metal capacitor structure and its process flow
US6373087B1 (en) 2000-08-31 2002-04-16 Agere Systems Guardian Corp. Methods of fabricating a metal-oxide-metal capacitor and associated apparatuses
EP1251530A3 (en) 2001-04-16 2004-12-29 Shipley Company LLC Dielectric laminate for a capacitor
KR100413606B1 (ko) * 2001-12-31 2004-01-03 주식회사 하이닉스반도체 캐패시터의 제조 방법

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Publication number Publication date
CN1507033A (zh) 2004-06-23
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