TWI279411B - Method for sealing porous materials during chip production and compounds therefor - Google Patents

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TWI279411B
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Michael Schmidt
Georg Tempel
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Infineon Technologies Ag
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Description

1279411 九、發明說明： 本發明包括一種利用具有功能基A及功能基B之聚合化合 物將製造晶片過程中使用之多孔材料的表面露空氣孔封閉的方 法及連接金屬化層的方法，以及這些聚合化合物的應用。 發明背景與現有技術 · 要將多個金屬化層整合到積體電路及/或晶片内，不論是材 料或是所使用的技術都需要作报大的改變，以便縮小不同金屬 執道之間的延遲、電容、以及耦合。對於高密度及高速應用的 積體電路及/或晶片而言，以低介電常數的電介質(即所謂的低k · 材料或是中間層介電質interlayer dielectrics-ILD)取代二氧化石夕 乃是必要的措施。例如碳摻雜的二氧化石夕、其他的含石夕材料、 以及含碳化合物都可以用來取代二氧化石夕。 目前業界最常使用的中間層介電質(ILD)計有： 產品名稱 製造商 材料種類 XLK Dow Coming Hydrogen-Silsesquioxan (HSQ)(氫石夕倍半氧烧） 9-2222(Boss) Dow Coming HSQ/MSQ (曱基矽倍半氧烧) LKD5109 JSR MSQ '~~' Zirkon Shipley MSQ ~~ SiLK/p-SiLK (Version 1-9) Dow Chemical 有機化合物；含矽
Applied Material公司生產的Black Diamond (黑鑽石)(1/11)也含有 矽0 目前使用的低k材料幾乎都含有矽。但是也有例外，例如 SiLK及p-SiLK(p=多孔的)均為純粹的有機化合物、氟化氫等。 5 1279411 化声在^片的過程中被加在晶片上作為金屬 屬^⑼此亦稱為，，中間層介電質”_。也J 寿冉之為金屬間；|電貝_mtermetal dielectric，,(IMD)或，，低让層”。 後再ΐίίίίίί些^層介電質_會被侧出溝θ槽’然
„曹蝕刻至位於其下方的金屬 J :驟通常需要另外設置一些輔助層，例如由氮二;及2 $ =的=刻阻擋層、侧掩膜、或是保護層。以上說明的方法 種方法稱為雙波紋方法。使用這種方法時’ 介電質㈣)層加熱使其硬化，因此 的低k材料内經常會形成内部氣孔，也就是空腔。 在晶片製造過程中，這些氣孔可能會因為接下來通常合碰 度負載及/或機械負_如侧、化學機械研磨^ ίΐίΐίΪΓΐ等)而形成更大的空腔，甚至導致若干氣孔經 起。特別是在這些材料經蝕刻形成的溝槽 ,、Ί上的表面路二乳孔(特別是經由通道彼此連接在一起的氣 未當的保護，因此都曝露在受到化學物質污染的 晶片時，低介電常數的材料在這個製造步驟中 :的物質/材料，例如水、濕氣、或是其他化學製 二，这些物質/材料可能會滲入空腔内，因而導致中間層介電質 (D)的功能受損，或甚至完全失去功能。 、 _ = ;了染物f滲人多孔材料對於晶片製造過程中多孔材 =正δ，特別是在，’後段” back end 〇f . (BE〇L)區域之多孔 才的，合’具有很大的好處。所謂’’後段”(BE〇L)區域是指製 時電子元件(例如電晶體、電容器等)的接線區域。在此區 次包子兀件經由接點(via)及金屬溝槽(metal-trenches)以三度空 1279411 * 間的方式彼此連接。相反的，前段’’front end of line”則是指製造 晶片時製造電子元件的區域。 經由臭氧將石夕氧規聚合物(Siloxanpolymere)轉化成二氧化 石夕是一種已知的將含矽材料的表面露空氣孔封閉的技術(M.
Ouyang et al·，Chem· Mater” 12 (2000) 1591)。 EP 1 138 732A2、EP 1 122 278入2、以及疋-1149879八1(日 本專利摘要）均有提出具有含矽有機成份及苯並三唑 (Benzotriazole)成份的奈合化物。DE 4107664 A1則提出具有含 石夕有機化合物及苯並三唾(Benz〇triaz〇ie)成份的化合物。 WO 01/54190 A1提出在製造晶片時以銅將接觸孔及蝕刻 凹槽(溝槽，Vias等)填滿的方法，這種方法在低k材料上被蝕 刻形胃成的凹槽的側壁上另外設置一個電介質層。w〇 〇1/5419〇 A1提出的電介質材料包括如氧化鍺、二氧化矽、含氮的二氧化 f 二氧化石夕、氮氧化石夕、以及氮氧化物等氧化物， 女夕亦提出氧化鈦、氧化鈕、鈦酸锶鋇、以及其他類似化合物 =作為電介質材料。同時wo G1/5侧A1也有提出可以加在 乂上的低介電常數材料。這種方法的缺點是在離析出低 二:ί/材料的情況下同時也會引進本身即具有多孔性的材 二ϋΓ個缺點是’由於要在溝槽内伽離析方式加上-層 此會使溝槽變窄，故不得不在侧溝槽時 勢不符出轨見的溝槽，而這種作法顯然與電子元件微小化的趨 /均匀2外2=固缺點是，為了使離析達到足夠程度的-致性 先導化人物；ίί使用CVD類的製程’而cvd材料所使用的 无¥化&物一樣有可能滲入材料的氣孔。 中佯财法及材料是，關在“製造過程 不會蝴出的溝槽的内壁的表面露空氣孔 θ ° 予物質滲入，而對中間層介電質(ILD)材料的介 1279411 電特性造成不利影響。 齙不法及材觸應具備的另外—個優點是，能夠避免銅 鋼==接轉觸移二=電層’並盡可能使充填在溝槽内的 W苔ί發明之申請專利範圍第1項的聚合化合物及第17、27、 項勺方法就是能夠符合以上要求的材料及方法。 詳細說明如下： 之 凹 夕f發明包括一種封閉及/或保護製造半導體過程中使用 二#，方f、，特別是封閉及/或保護多孔材料之溝槽及/或以 二二十1半導體微小化導致*來愈多的晶片結構是以多個 層來製作。至於金屬的種麵多個銅，而金屬化銅層 ‘二了層^層之間的接觸區外’其他部分均以低介電常數材 。目前業界是以"波紋，，方法製作金屬層。標準的製作方 ^ ^層間金屬介電質(中間層介t r，ILD)上侧出一個且有 矩^面的溝槽’然後再以金屬將這個溝槽填滿。這些金屬'軌 ，另外^被一個中間層介電質(ILD)層在垂直方向上彼此絕 了使不同的金屬層彼此連接，又需要在接點處對這 ΓΓ ΐ介電f(ILD)層铜出溝槽，然後和前面的步驟一樣以 ^屬巧歸槽填滿。這種包括形成金屬執道之間的接點的方 法又稱為Dual Damascene方法。 ，不論是蝕刻溝槽或是接下來的製造步驟都很容易使低 電常數材料錢。溝槽嫩上的露空氣孔可能會在接下來的 造步驟中與金屬接觸，造齡屬滲人氣孔並對對低介電常數 料的介電特性造成不利影響。 、本發明提出的聚合化合物可以在此㈣槽的侧壁上形成 内襯，以便將靠近側壁表面的氣孔封閉住，但又不會滲入 珠處的空肋。本發明提ii{的聚合化合物具有—個聚合物主鍵 8 1279411 及功能基A及功能基B，其中功能基A可以連接含石夕材料及/ 或金屬氮化物，功能基A具有以下的結構： (R'-O^-nSiR'n-R3 1其f n=l或2’R1及R2分別是一個伸烷基或伸芳香基，且 R及R可以相同也可以不同，R是一個伸烧基或伸芳香基； 功能基B可以連接銅金屬、氧化銅(Cu〇)及/或氧化亞銅 (〇12〇)，功能基b具有以下之一種或數種結構：
，且功能基A及功能
及功能基B的聚合化合物， 其中R1及R3的定義與功能基A相同， 基B均分別經由R3與聚合物主鏈連接。
开匁从卜的結構：
可以連接含矽材料及/或金屬氮化物，功能基A ^-O^-nSiRVR3 1279411 « f 2 ’ Rl及R2分別是—個伸絲或伸芳香基，且R1 =可^目同也可以不同；r3是—個倾基或伸芳香基； ^可以連接銅金屬及/或组、金屬氧化物、氧化銅(⑽) s虱亞銅(〇12〇) ’功能基Β具有以下之一種或數種結構
其中R1及R3的定義與功能基A相同，且功能基A及功能 基B均分別經由R3與聚合物主鏈連接。 本發明還包括申請專利範圍第17、27、34項的方法。 在本發明中所謂”可以連接”是指功能基A及功能基B可以 吳個或數個本發明提及的化合物產生共價、配價、或是離子 交互作用。 、 ' 本發明提出的聚合化合物需滿足以下的要求： 聚合化合物只會滲入位於側壁表面上的曝光氣孔，而不會 滲入位於深處的空腔。 由於製程中許多後續步驟都會碰到高溫的情況，例如低k 材料的硬化、ALD(原子層沈殿-Atomic Layer Deposition)、CVD 等步驟的溫度通常都會達到400°C，因此聚合化合物需具有报 好的耐熱性。 此外，聚合化合物的熱膨脹系數需位於低]^材料及溝槽内 1279411 壁可能用到的内襯材料(例如鉅/氮化鈕)的熱膨脹系數的範圍 内。 此外，聚合化合物需能夠很好的附著在材料上，而且 不會降低或疋可以k局内概材料的附著力。 特巧是聚合化合物具有多電子的功能基B對銅、氧化銅 (CuO)、氧化亞銅(〇12〇 )、及/或銅離子的親合力能夠防止填充 在溝槽内的銅被氧化，或是至少能夠減少銅被氧化的程度及/或 避免銅被進一步氧化。這樣就可以確保銅離子不會逸出而滲入 電”貝内。由於對銅、氧化銅(CuO)、氧化亞銅(cU2〇 )、及/或 銅離子具有親合力，因此在阻擋層内襯具有滲透性的情況下， 本發明的^^合化合物仍可確保銅離子不會擴散至中間層介電質 (ILD)内，這是因為擴散的銅離子會被功能基b補捉住^緣故 此外，本發明提出的聚合化合物不能對低^^材料的k值造 成任何不利影響。 口可以用市面常見的聚合物作為聚合物主鏈。聚合物主鏈的 單體最好是乙烯(Ethylene)、丙烯(propylene)、苯乙烯(styrene)、 甲基烯酸垣或異丁烯酸塩、酸(最好是己二酸&(111)1(：扣1(1、（異 _)對苯二甲酸((IS0_)terephthalic acid)、醇類(最好是丁二醇、乙二 醇(Ethanediol)或乙二醇(Ethyleneglycol)、胺類(最好是乙二胺、 己一胺、氨基辛酸及ε -己内醯胺等胺酸）、醚類(最好是氧化丙 烯或環氧乙烷）、環氧化合物(最好是環氧氯丙烷），及/或聚合物 主鏈是矽樹脂，且其單體單元最好是二甲基二氯矽烷及/或二苯 基二氣石夕烧。 、，原則上專業人士可以自常見之已知聚合物主鍵中選擇合 乎本發明之要求的聚合物主鏈，重要的是所選擇的聚合物主鏈 要能夠使本發明的聚合物具有足夠的耐熱性。 如果功能基Α中的R1及/或R2是伸烷基，則最好是直線的 11 1279411 或分支的Cr-Q伸烷基，且最好是曱基或乙基。 如果功能基A中的R1及/或R2是伸芳香基， 代的苯基、聯苯、及/或萘基；如果有發生 基疋cv-Cls伸烷基(最好是Cl„C6伸烷基）。 如果功能基A中的R1及/或R2是伸芳香基，則最好是苯基。 及/或功能基!的R3是Ci—Cis伸燒基(最好是 J 6伸烧基)’及/或Q-Q-環稀(Cycloalkylene)(最好是c5 c 曰胎if!力能基A及/或功能基B中的R3是伸芳香基，則最好 疋取代或未取代的苯基、聯苯、及/或萘基。如果有發生取代， 則取代基是cr-C1S伸烧基(最好是Cr-Q伸烷基）。功能美A及 7或功能基B中的R3最好是苯基。 土 功能基B中的R1是直線的或分支的q-C6伸貌基，且最 好是甲基或乙基。 土 為了使聚合化合物不致於滲入低k材料内過深，因此聚合 化合物的分子量最好至少在10000 Da以上，但不要超& 10000000 Da。分子量超過looooooo Da的聚合化合物具有不易 溶解及流動性差的泳點，因此並不適於本發明的應用。、因此本 發明提出之聚合化合物的分子量介於10000 Da至丨〇〇〇()〇〇〇 〇a 之間，且最好是介於20000 Da至1000000 Da之間。 只要聚合化合物易於使用（可以被適當的溶劑溶解且易於 溶化），則本發明所使用的聚合物並不需具備特別好的均勻性。 、 聚合化合物最好是直線形，也就是說其分支度报低。但這 並非必要條件，重要的是只要聚合化合物易於使用即可。 功能基A及功能基B佔聚合物的成份比例可以在很大的範 圍内變動。功能基A及功能基B的的數量可以超出製造聚合物 時控制的化學計量。專業人士可以自行決定功能基A及功能基 12 1279411 B的最佳數量’但每-個分子至少都 基B。功能基A與魏基B的數量關 tf A =能 30之間，或是在40 : 6〇錢：4Q⑽，或錢： 本發明的聚合化合物可單獨使用，但 當的溶劑内使用。如果殘餘的溶劑可能滲 k材的介電常數造成不利影響的要求。物低 也是-種適當的溶劑。@此本發_範財包括n -項或數項㈣合化合物叹—觀數齡麵 / 本發明而言，適當，溶劑包括：烧烴(最好是c5_Ci。異燒類，j 己，及/或庚烧;)、城經(最好是環戊燒及/或環己烧〕、鍵類(最 好是Q-Cr二伸烷基醚及/或四氫呋喃）、及/或酮類（最好是 Crcr二伸烷基乙酮或甲基乙基g同）、或是甲苯。 功能基A及功能基都是以其R3與聚合物主鏈連接。功能 基A及/或功能基B可以經由專業人士熟悉之現有方法與聚合物 主鏈連接，並經由反應基化學被引入聚合物(例如異氰酸鹽 Isocyanat、酐Anhydride、酸氯化物、環氧化合物Ep〇xide)及成 分A及/或B(例如羥胺基基或氫硫基基)之間。 功能基A最好是位於聚合物分子的一端，功能基b則位於 聚合物分子的另一端。 本發明提出的聚合化合物特別適於用來保護製造晶片過 程中使用的具有表面露空氣孔的多孔中間層介電質材料。 適用的中間層介電質材料(低k材料)包括含矽的材料(例如 碳摻雜的二氧化矽）、矽倍半氧烷（例如氫（HSQ)或是甲基 (MSQ))、及/或下列目前業界常用的低k材料·· XLK(Hydrogen-Silsesquioxan ， Dow Coming) 、 9-2222(Boss)(HSQ/MSQ，Dow Coming)、LKD 5109(MSQ， 13 1279411 JSR)、Zirkon(MSQ，Shipley)、SiLK/p-SiLK (Versionl-9)(含石夕量 很低的有機化合物，Dow Chemical)、Black Diamond黑礎石 (I/II)(Applied Material)， 、 功能基A最好是連接含矽材料（例如矽酸鹽、 Silsesquioxan、碳化矽)或是金屬氮化物，其中矽酸鹽及金^氮 化物(特別是氮化矽)在當造晶片過程中經常作為塗在中間層介 電質(ILD)上的保護層，因此也就成為待填滿的溝槽的一部分。 功能基A是經由共價方式或是其他方式(例如附著）、或是經由 配價交互作用及/或離子交互作用與含矽材料或金屬氮化物連 本發明還包括一種在半導體製造過程中封閉低介電常數 之多孔材料的表面露空氣孔的方法，這種方法會在低介電常數 之多孔材料上塗上一層本發明提出之聚合化合物。 這一層聚合化合物的厚度大約在〇·5—1〇nm之間，且最好 是在1-5nm之間或是略小於5nm，或最好是相當於所使用之聚 合物的單層厚度。 在目前業界使用的150nm製程技術下，金屬軌道寬度為 150nm，中間層介電質(ild)寬度為i5〇nm，金屬執道高度約為 180-300Nnm。本發明之聚合物層的厚度應盡可能控制在5nm 或更未來在製程技術進一步縮小的情況下，金屬軌道寬度、 ILD寬度、以及金屬執道高度都將變得更小。當製程技術推進 到45nm的w候’業界將要求金屬軌道及ild的寬度亦同步縮 小至45nm。因此如果除了單層聚合物外還有一個中間層(襯裡 或，擋f二例如1〇nm的TaN)，這樣剩下來供銅軌道使用的空 間就會、交知很小。因此本發明的一個優點是，本發明提出的聚 合化合物層的厚度非常的小。 本發明的另外一個優點是，利用本發明的塗層方式可以免 除在以銅將溝槽填滿之前需先在溝槽内壁上設置一層内襯的步 14 1279411 驟 用，轉在一種適當的溶劑内使 U㈣邮卿Gn)或浸紐_鍵理的區域。 下-ΐΐί?;·種i利的實施方式中，塗上聚合化合物後的 合物層乂‘; “發乾燥及/或去除聚合化 設置-層内襯作為阻擋層，缺後傳ί上需先為溝槽内壁 電子元件微小化的要求 、0此本發明的方法符合使 在溶劑峨嶋嫩了，ίίϊϋ==ΐ溶解 接者就可以直接將銅填人溝槽 υ 方法為mim=，也娜同傳統 度最好是遠顿傳統綠恤 元件微小化的元成’這樣做亦符合使電子 底邱3上=層(例如··崎她層)後，最好接著針對溝槽 ”-她刻步驟，以去除溝槽底部的 合化合物。雜再以鑛赫填滿。 夕餘的t 適用於本發明且亦為常用的阻擔層材料包括：⑽ =ίΐ):金屬碳化物(特別是碳化鶴)、及/或碳化石夕、】i ΐ 化物(特別疋氦化鶴’氮化鈦及/或氮化叙） _氣斗 (特別是碳氮化鎢)等。 久/次孟屬妷虱化物 本發明的方法特別適於整合至半導體製軸，以處理製造 15 1279411 下 g體過程中使用的低介電常數多孔材料，這種方法包括以 g在位於基材上的-層低介電常數材料(ILD)上茲刻出—個溝 ^7前發明的—種聚合化合物及/或申請專利範圍 弟員疋義之聚&化合物將溝槽内壁覆蓋住， C)以金屬將溝槽填滿。 ，以，塗法(Spin_。贼浸槪將聚合化 上之後’最好接著進行-個熱處理步驟，以便使被 合化=物乾燥及/或去除聚合化合物内的溶劑及/或揮^成^^ 圓上的—個金屬化層作為基材，而且最好是-侧金屬化層。按照本方明的方式是以銅將溝槽填滿。疋 在本發明的-種有利的實施方式中，在塗上本 中 聚5化合物後，接著進行一侧步驟 ^ 内壁上的氣孔内的聚合化合物之外的聚合化::除^^ 驟可以用屬概有技術的勤⑻蝴如 ^ j襯(P且擋層）’例如—層趣/氮化㉖，這個内 度應姐可能的薄。例如以現有技術先塗上― ^的 ，组:然後再塗上—層厚度1Gnm的组。由3 ;孔係以本發，^化合物填滿，因此 3 導體結構的微小化是很有幫助二 麟财滿，⑽與錄下方的金屬執道 的示^圖。5至萄化層)形成接觸。圖式4顯示的就是這個方法 蝕刻的'^重特別有利的實施方式，在完成步驟b)及 離析出-個綠脸軸的崎層。賴_好歧可以進一 16 1279411 步縮小蝕刻溝槽的尺寸。 物後的ί外一種有利的實施方式，在塗上聚合化合 接出阻擔層，例如前面說明過的叙/氮化组層。 針對溝槽底部進行侧，使底部露空，以便盘位於下 :白=屬化層形術接觸。這種實施方式的蝕刻步驟;堇針對位 列。層及㈣底部的喊層絲合化合物層進行姓 xJ圖式5顯不的就是這種實施方式的示意圖。 方法連接金屬化層的 金屬化層上塗上—層個低介電常數材料_ ’ b)以，有技術在nj)上蝕刻出溝槽， 1 明的—種聚合化合物及/或中請專利範圍 ί空氣孔 物將溝触雜蓋住，收封閉表面 ^種麵歸槽填滿，赠職與錄下方之金屬化層的 麟心層_且撞 ’ _方法也和先為溝槽内壁 的-的m功能基的結構最好是以下三種結構中 17 1279411
構如^魏基的結
其中R及尺3的定義與前面的說明相同。 以下配合圖式對本發明作一更深入的說明·· 圖式1顯示通過晶圓上半部的一個斷面圖。圖式1係以示 意方式顯示一個”Dual-Damascene”(DD)堆疊，此 ’’Dual-Damascene’’(DD)堆疊具有兩個金屬化層。 圖式1中的金屬間電介質(1)(簡寫為”1]\仍”)相當於低]^材 料(ILD)。在不同的IMD層及銅之間通常設有兹刻阻止層及/或 18 1279411
保護層(例如氮化物(2)及/或破化石夕⑶）。Via(7)被銅填滿，且其 内壁被一個阻擋層(4)覆蓋住，例如一個由鈕/氮化鈕構成的阻擋 層。另外有一個埋入的硬式掩膜⑶位於環繞via(7)的一個IMD 層上。被銅填滿的Via(7)使位於下方的金屬線路⑻與位於上方 的金屬線路(8)形成連接。 圖式2以示意方式顯示IMD及/或ILD層⑼的多孔性。 ILD⑼位於一個通常是由碳化石夕構成的襯底(10)之上，襯底(1〇) 之If 一個銅金屬化層(在圖式2中繪出）°ILD(9)的上方被一個 $常是由碳化石夕構成的辅助層及/或保護層⑴)覆蓋住。圖式2 還以放大方式顯示ILD(9)内的空腔及經由通道連接在一起的空 腔。位於上方且通常是由碳化矽構成的保護層（11)係作為保護 ILD(9)不受化學機械研磨(CMp)破壞的保護層。從圖式2可看 出，污染物可以經由連接空腔的通道滲入ILD⑼内部深處，並 對其介電特性造成不利的影響。 、圖式3顯示傳統上以阻擋層(12)保護ILD之溝槽内壁的方 式。如圖式3a所示，由於ILD材料的多孔性，因此這種阻擋層 (12)無法覆蓋整個内壁，因此污染物仍然可以滲入辽工）内部。 但如果增加阻擋材料將整個内壁覆蓋住，阻擔材料可能會滲入 ILD的空腔，造成的低k材料(ILD)的介電特性的不利影^二此 外，阻擋材料滲入ILD内部也會導致部分内壁表面的阻擋層變 薄，導致後續以銅將溝槽填滿的步驟出現缺失的機率增乂。曰 圖式6係以示意方式顯示溝槽填入銅(2〇)或阻擔層(2〇) 後’本發明之聚合物分子在本發明之聚合物層内的配置胃情9形。 功能基A與低k材料層中的含矽材料及k材料層的保護層^料 (例如氮化矽或碳化矽)連接。功能基B可以防止銅發生^化作 用’進而防止銅離子的形成，以免銅引起在ILD材料内的電遷 移。聚合化合物尾端的功能基A及功能基B的配置方式最好能 夠形成一穩定的交界層。 月匕 19 1279411 本發明的方法可以應用在ILD材料上有侧溝槽的所有 導體製程巾。因此本發明的方法可以廣泛编於半導體(例如 MOS場效應電晶體）、記憶體、邏輯裝置、及/或be〇l 領域。 ^ 範例 •可以利用以下方式檢驗本發明之聚合化合物的材料適用 、、1·第一階段的檢驗工作是在整個塗滿有氣孔之待封閉 料的裸露晶圓上進行。將具有功能基A及功能抑的聚合化合 物塗，有氣孔之待封閉材料上，然後以下列方法檢驗其密封性。嫌鲁 a) 覆蓋層厚度量測(測定覆蓋層厚度） b) 橢圓形多錄罐(EP):經由對化學藥劑的(例如··甲 可以測量覆蓋層之下的材料所含氣孔的尺寸。如果測量 任何氣孔尺寸，即可斷定此覆蓋層完全密封。 2·第二階段的檢驗工作是在已結構化的晶圓上進行。將塗 · 材，，結構化的晶上聚合物溶液，並檢驗其J · :(麥見刚面的說明)。此處之密封性檢驗可以利用前面說明過 =圓形多孔性測量㈣及/或對完成#晶圓進行的電 進行。 叫 應 h 性量測可能是絲測定介tf數或_金屬軌 k之間的名牙電壓。兩種方法都將對參數的改變加以評估。 範例1 夕· 匕的晶圓，也就是將具有一種低k電介質(碳摻雜的石夕) 你==侧土的晶酸泡在重量百分濃度為1G%的本發明之聚合 瀚可^己燒(iyclohexane)溶液内1小時後獲得的晶圓。另外一 甲疋利，旋塗法(Spin-0n)將此種溶液塗在晶圓上。以 牙 土甲氧基石夕燒作為製造聚合物所需的功能基A，也 20 1279411 就是說，功能基A經由化合物(氯曱基)_二曱基甲氧基矽烷被 引入聚合物鏈，這樣功能基A就會經由一個曱撐基與聚合物主 鏈連接。所使用之功能基B具有以下一種或數種結構，其中作 為與聚合物主鏈連接用的R3為一曱樓基：
如果功此基B是笨並三嗤(Benz〇triaz〇ie)，則Rl是一個在 =與N-R3錢接之C原子之鄰位上的麗yl基。以聚丙稀 作為聚合物主鏈。 在聚合物㈣能基續魏駐的數量 的分子量大約是40000 Da。 ^ 約成後，將晶圓置於充滿惰性氣體的烘箱内(溫度 利擇針對晶圓上的凹槽底部進行的短時間风版離 的^^ = 5底部的聚合物表面_捧。至於凹槽侧壁上 的♦。物及0入氣孔内的聚合物則不受影響。 接著利用PVD法塗上—個金屬喊層㈤。 對以此種方法製造完成的晶圓一 此種晶__品質，也臟 21
I 1279411 下T，二以笨並三唑(Benzotriazole)構成的功能基B連接的情況 不偶而會出現缺陷。 範例2 為止重设範例1的步驟至將晶圓置於烘箱内以去除殘留的溶劑 麗石山，ΐ利用紅0^法或PVD法將一層厚度約5mn的非金 單f上矽層（即所謂的，，襯裡層，，)塗在經以上步驟形成的聚合物
利用選擇針對凹槽底部進行的短時間等離子蝕刻 v驟將凹槽底部的聚合物表面侧掉。至於凹槽側壁 人 物層及”襯裡層，，則不受影響。 σ 接著利用PVD法塗上一個厚度5nm的金屬阻擋層(组）。 如同範例1，對以範例2的方法製造完成的晶圓進行電子 抽真空測試顯示此種晶圓具有優異的品質，也就是說其内介電 特〖生並未受差。只有在與以苯並三唾(Benz〇triaz〇ie)構成的功能 基B連接的情況下，才偶而會出現缺陷。 改變功能基B的R3部分(例如R3=Ethyl)也會得到相同的結
範例3 為了確定多孔性，接著將前面提及的化合物塗在已塗有一層 多孔低k材料的矽晶圓上，使整個矽晶圓均被聚合化合物覆 蓋。以曱苯進行的橢圓形多孔性測量顯示這些塗層均不具備多 孔性（也就是說完全密封）。只有在使用苯並三唑衍'生物 (Benzotriazolderivate)的情況下才偶而會出現很小的多孔性(很 少的氣孔）。 22 1279411 圖式簡單說明 圖式1顯不通過晶圓上半部的一個斷面圖。圖式1係以示音方 式顯示一個”Dual-Damascene，，(DD)堆疊，。此 nDual-Damascene’f(DD)堆疊具有兩個金屬化層及這個金屬化層 之間的一個金屬連接。 、 曰 圖式2顯示蝕刻入位於基材上之内介電層的一個帶有空腔及域 氣孔之溝槽的斷面圖。從圖式2中的一個放大圖可以清楚的看 出氣孔可能會經由通道連接在一起。 圖式3顯示低介電常數材料之溝槽内壁的一個阻擋層内襯，例 如ί旦/氮化组均可構成此種阻擋層内襯。 攸圖式3a可以清楚的看出，溝槽内壁並未被完整的覆苔住， 此空腔/氣孔仍可能受到污染。 1 圖式3b加-個與圖式3a相當、但是具有較多崎層材料的 内襯，其中部分塗層材料(阻擋層材料)甚至滲入連接在一 孔形成的空腔内，並導致材料的介電常數改變。 ” 圖式4顯不一種將本發明的方法應用在半導體製造的可能方 式0 ，式4a顯示-部分晶圓結構的斷面圖，此晶圓 ίί帶^個保護層、以及—個位於保護= t有亂孔_ 電層。此外在内介電層之上還有_個 if二氧化石夕層。經茲刻形成的溝槽塗有一層本發明 ，式，顯^除溝槽内的聚合物層的經 圖式4c顯7F可選擇另外加上的侧壁内襯(例如内概)。 23 1279411 圖式5顯示本發明的另外一種實施方式。 圖式5a相當於圖式圖式4a。接下來的步驟如圖式5b所示，加 上一侧壁内襯(例如由鈕及氮化鈕構成的内襯），且這個側壁内襯 的厚度應盡可能的薄。圖式5c顯示將溝槽底部钱刻掉的步驟， 以便能夠與位於其下方的銅金屬化層形成接觸。 圖式6係以示意方式顯示溝槽被銅填滿後，本發明之聚合物分 =本發明，聚合物層内的配置情形。功能基B最好是朝向銅 -置，而功此基A則最好是朝向含石夕材料配置。 元件符號說明 )中間層介電質(ILD)，金屬間電介質(糊，贴材料 保護層，氮化物 3 保護層，碳化碎 4 阻擋層，例如：纽/氮化组 5 埋入的硬式掩膜 6 位於上方的金屬線路 7 溝槽/Via 位於下方的金屬線路 9 IMD及/或ILD層 10 襯底 11 保護層，例如：雙化發 12 阻擋層 24 1279411 14 蝕刻阻擋層
15 ILD 16 蝕刻阻擋層，例如：碳化矽 17 二氧化矽 18 本發明的聚合化合物 19 阻擋層，例如：钽/氮化鈕 20 金屬層(例如：銅)或阻擋層(例如：钽/氮化钽) 25

Claims (1)

1279411 曰修至 ， 十、申請專利範圍： 1. 一種聚合化合物，具有一個聚合主鏈及功能基A及功能基 B ’其中功此基A可以連接含石夕材料及/或金屬氮化物，功 能基A具有以下的結構： (R2-0-)3-nSiRVR3 其中n=l或2，R1及R2分別是一個伸院基或伸芳香基， 且R1及R2可以相同也可以不同；R3是一個伸烷基或伸芳香 基； 胃 功能基B可以連接銅金屬及/或鈕、金屬氧化物、氧化銅 (CuO)及/或氧化亞銅(CU2〇) ’功能基b具有以下之一種或 數種結構：
其中R1及R3的定義與功能基A相同，且功能基A及功能 均分別經由R3與聚合物主鏈連接。 2·如申請專利範圍第㈣的聚合化合物，其特徵為：聚合物 26 1279411 主鏈係由市面常見的單體所構成。 3·如申請專利範圍第〗或第2項的聚合化合物，其特徵為：聚 s物主鏈的單體是乙婦(Ethylene)、丙稀(Propylene)、苯乙 烯(Styrene)、（甲基-)丙烯酸塩、酸、醇類、胺類、醚類、 、 環氧化合物，及/或聚合物主鏈是矽樹脂，且其單體單元是 一甲基一氣石夕烧及/或二苯基二氯石夕烧。 4·如申請專利範圍第3項的聚合化合物，其特徵為：該酸為 己二酸adipic add、（異-)對苯二曱酸(Is〇_)terephthalic add ; 該醇類為丁二醇、乙二醇毋hanedi〇l)或乙二醇 (Ethyleneglycol);該胺類為乙二胺、己二胺、氨基辛酸及 ε-己内醯胺；該醚類為氧化丙烯或環氧乙烷；該環氧化合 物為環氧氯丙烧。 · 5·如申請專利範圍第1項的聚合化合物，其特徵為··功能基A ， 中的R1及/或R2係直線的或分支的c] _C6伸烷基 6.如申請專利範圍第5項的聚合化合物，其特徵為··功能基a馨藝 中的R1及/或R2為曱基或乙基。 7·如申請專利範圍第1項的聚合化合物，其特徵為：功能基A 中的R及/或R是取代或未取代的苯基、聯苯、及/或萘基。 8·如申明專利範圍第7項的聚合化合物，其特徵為：取代基’ 是(^-(：18伸烧基。 . 9·如申請專利範圍第8項的聚合化合物，其特徵為··該取代 27 1279411 基是crc6伸烧基。 ι〇·如申請專利範圍第1項的聚合化合物，其特徵為：功能基 A中的R1及/或R2是苯基。 11·如申請專利範圍第1項的聚合化合物，其特徵為··功能基A 中的R3是CrC]8伸烷基及/或 C4—C8-環烯 (Cycloalkylene) 〇 12·如申凊專利範圍第η項的聚合化合物’其特徵為：功能基 A中的R3是CrC6伸烷基及/或C5-C6-環烯。 13·如申請專利範圍第丨項的聚合化合物，其特徵為：功能基B 中的R3是CrC18伸烧基及/或C4_C8-環烯(Cycl〇alkylene)。 14·如申請專利範圍第13項的聚合化合物，其特徵為：功能基 B中的R疋C〗_C6伸烧基及/或C5-C6-環稀。 15·如申凊專利範圍第1項的聚合化合物，其特徵為：功能基a 及/或功能基B中的R3是取代或未取代的苯基、聯苯、及/ 或萘基，如果有發生取代，則取代基*CrCi8伸烷基。 16·如申請專利範圍第15項的聚合化合物，其特徵為：該取代 基是CrCVit烧基。 17. 如申請專利範圍第1項的聚合化合物，其特徵為：功能基A 及/或功能基B中的R3是苯基。 18. 如申明專利範圍第旧的聚合化合物，其特徵為：功能基b 中的R1是直線的或分支的Ci_C6伸烷基。 28 1279411 19·如申請專利範圍第18項的聚合化合物，其特徵為：功能基 Β中的R1是甲基或乙基。 20·如申請專利範圍第丨項的聚合化合物，其特徵為：聚合化 合物的分子量介於10000加至1〇〇〇〇〇〇〇1^之間。 21·如申請專利範圍第2〇項的聚合化合物，其特徵為：聚合化 合物的分子量介於20000 Da至100⑻00 Da之間。 22·如申請專利範圍第丨項的聚合化合物，其特徵為··聚合化
23· —種組合物，該組合物含有如申請專利範圍第丨項的聚合 化合物以及一種或數種溶劑，該溶劑為烷烴、環烷烴、醚 類、及/或酮類，其中該烧烴是c5_Ci。異烧類，如己烧及/ 或庚烧、輯驗是環姐及/或環⑽、綱較CrC8_ 、 二伸烷基醚及/或四氫呋喃以及該酮類是CrQ-二伸烷基_ 乙酮或曱基乙基酮。 24·-種在半導體製造過程巾賴低介電常數之多孔材料的_ 表面露空氣孔的方法，這種方法會將如申請專利範圍第 1-14項中任-項或數項之聚合化合物以下一種或數種聚合 化合物塗在低介電常數之多孔材料上： 具有-個聚合主鏈及功能基A及功能基B的聚合化合 物，其中功能基A可以連接切材料及/或金屬氮化物，功 能基A具有以下的結構： 29 1279411 (R'OinSiRVR3 其中㈣或2，R1及R2分別是-個伸燒基或伸芳香基， 且R1及R2可以相同也可以不同；R3是1舱基或伸芳香 基； 功能基B可以連接銅金屬及/雜、金屬氧化物、氧化銅 (⑽)及/或氧化亞銅(Cu2〇 )，功能基B具有以下之一種或 數種結構：
其中R1及R3的定義與功能基A相同，且功能基a及功能 基B均分別經由R3與聚合物主鏈連接。 25·如申請專利範圍第24項的方法，其特徵為：該方法所使用 之中間層介電質材料為含石夕的材料(例如碳摻雜的二氧化 石夕）、矽倍半氧烷（例如氫_8^叫11丨〇似11 (HSQ)或是甲基- Silsesquioxan (MSQ))、及/或下列低k材料產品：XLK (Hydrogen-Silsesquioxan ， Dow Corning) 、 9-2222(Boss)(HSQ/MSQ ’ Dow Coming)、LKD 5109(MSQ， 30 JSR) 、 Zirkon(MSQ ， Shipley) 、 SiLK/p-SiLK (Versionl-9)(Dow Chemical)、Black Diamond 黑磺石 (Ι/ΙΐχApplied Material)。 26·如申请專利範圍第24或第25項的方法，其特徵為：聚合化 合物層的厚度相當於單層聚合化合物的厚度。 27.如申請專利範圍第24項的方法，其特徵為：聚合化合物層 的厚度大約在〇.5-l〇nm之間。 28.如申請專利範圍第27項的方法，其特徵為：聚合化合物層馨^ 的厚度是在1_5麵之間或是略小於5腿。 29·如申請專利範圍第24項的方法，其特徵為··以旋塗法 (Spm-on)或浸泡法將聚合化合物塗上去。 3〇.如申請專利範圍第24項的方法，其特徵為：塗上聚合化合 物後接著進行—加熱步驟，以便使被虹去的聚合化合物 乾:^及/或去除聚合化合物内的溶劑及/或揮發成分。
31.如申請專利範圍第24項的方法，其特徵為：將聚合化合物 塗在晶片製造過程中在中間層介電陳D)上钕刻出的溝 才θ内壁上’形成一聚合化合物層。 ’其特徵為：塗上聚合化合 ’以便將多餘的聚合化合物 ’其特徵為：在塗上聚合化 32·如申請專利軸第％項的方法 物後，接著進行一個蝕刻步驟 自溝槽内去除。 33 ·如申請專利範圍第24項的方法 1279411 合物並離析出-個晴層後，接著針對溝槽底部進行一個 侧步驟，以去除溝槽底部的阻擋層及多餘的聚合化合 物。 34. 如申請專利關第33項財法，其特徵為··阻獅係由金 屬、金屬碳化物、及/或碳化石夕、金屬氮化物、及/或金屬. 碳氮化物等材料構成。 35. 如申請專職圍第34儀找，其特徵為：屬為鈦及 /或叙；該金屬碳化物為碳化鶴；該金屬氮化物為氮化鎮、_ 亂化鈦及/或氮化组；及/或金屬碳氮化物為碳氮化鶴。 36. -種處理製造半導體過程中使用的低介電常數多孔材料 的方法，這種方法包括以下步驟： 句在位於基材上的—層低介電常數材料(ILD)上侧. 出一個溝槽， - b)以申請專利範圍第17項定義之一種聚合化合物將 溝槽内壁覆蓋住， C)以金屬將溝槽填滿。 37·如申請專利範圍第36項的方法，其特徵為：基材是晶圓上 的一個金屬化層。 见如申請專利範圍第36或第37項的方法，其特徵為：基材是. 一個銅金屬化層。 39.如申請專利範圍第36項的方法，其特徵為：以-種金屬將 1279411 溝槽填滿。 ^如申請專利棚第39項岭法，其特徵為··該金屬為銅。 如申賴_第36項的方法，越縣：在嫌(塗上 ^^合化合物完成後接著進杆# 仃餘刻步騄，以便去除溝槽内多 餘的聚合化合物。 •申請專利範圍第36項的方法，其特徵為：在步驟b.(塗上 系合化合物完成後接著離析出—個且擋層，然後針對溝槽 底部進行働j㈣，以縣轉部的_層及多餘的 聚合化合物。 43. 如申請專職圍第π項的枝，其概為：哺層係由组 及氮化叙構成。 44. -種在半導體製造雜巾連接金屬化層的方法，其步驟如 下： a) 在位於下方之金屬化層上塗上一層低介電常數材 料(ILD)， b) 以現有技術在中間層介電質(ild)上钱刻出溝槽， c) 以申請專利範圍第17項定義之一種聚合化合物將 溝槽内壁覆蓋住，以便封閉表面露空氣孔， d) 以一種金屬將溝槽填滿，以便形成與位於下方之金 屬化層的連接。 45·如申請專利範圍第44項的方法，其特徵為：金屬化層係一 33 1279411 付评、你修(爲)靖養頁！ ___ I >—1^——·1丨丨 Ι·Ι_ΜΙ 義丨丨 _ Λ 11 難㈣箱㈣》糾麻.-·^..·^»»»^ 藥t 種銅金屬化層。 46. 如申請專利範圍第44或第45項的方法，其特徵為：以銅將 溝槽填滿。 47. —種應用於申請專利範圍第24項封閉方法的聚合化合物 用途，係將晶片製造過程中使用的中間層介電質(ILD)的 表面露空氣孔封閉住。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7138333B2 (en) 2003-09-05 2006-11-21 Infineon Technologies Ag Process for sealing plasma-damaged, porous low-k materials
US7141496B2 (en) * 2004-01-22 2006-11-28 Micell Technologies, Inc. Method of treating microelectronic substrates
EP1744359A1 (en) * 2005-07-12 2007-01-17 ST Microelectronics Crolles 2 SAS Interconnect structure having cavities in its dielectric portion
JP2009528690A (ja) * 2006-02-28 2009-08-06 エステミクロエレクトロニクス（クロレ・２）・エスアーエス 誘電材料における金属配線
US20080064214A1 (en) * 2006-09-13 2008-03-13 Lam Research Corporation Semiconductor processing including etched layer passivation using self-assembled monolayer
US20090115060A1 (en) 2007-11-01 2009-05-07 Infineon Technologies Ag Integrated circuit device and method
WO2010137711A1 (ja) * 2009-05-29 2010-12-02 三井化学株式会社 半導体用シール組成物、半導体装置および半導体装置の製造方法
FR2948192B1 (fr) * 2009-07-20 2011-07-22 Commissariat Energie Atomique Procede de caracterisation optique
US8859430B2 (en) * 2012-06-22 2014-10-14 Tokyo Electron Limited Sidewall protection of low-K material during etching and ashing
CN105097658B (zh) * 2014-05-15 2018-05-25 中芯国际集成电路制造(上海)有限公司 半导体器件、互连层和互连层的制作方法
TWI621234B (zh) * 2014-05-16 2018-04-11 Acm Res Shanghai Inc Method of forming interconnect structure
CN106471057A (zh) * 2014-05-29 2017-03-01 Az电子材料（卢森堡）有限公司 空隙形成用组合物、具备使用该组合物而形成的空隙的半导体装置、以及使用了该组合物的半导体装置的制造方法
WO2016021648A1 (ja) * 2014-08-08 2016-02-11 三井化学株式会社 シール組成物、及び半導体装置の製造方法
JP6644461B2 (ja) * 2014-08-27 2020-02-12 国立大学法人京都工芸繊維大学 高分子自己組織化膜による銅の酸化防止と導電性向上技術
US9935047B2 (en) * 2015-10-16 2018-04-03 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding structures and methods forming the same

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2726455B2 (ja) * 1988-11-16 1998-03-11 東芝シリコーン株式会社 室温硬化性組成物
JPH0477525A (ja) * 1990-07-13 1992-03-11 Toshiba Silicone Co Ltd ポリエーテル共重合体、その製造方法およびそれを含有する組成物
DE4107664A1 (de) * 1991-03-09 1992-09-10 Basf Lacke & Farben Loesungen von polykondensaten, welche als struktureinheiten n-enthaltende heterocyclische ringsysteme aufweisen, mit verbesserter haftung auf anorganischen substraten
JPH09241532A (ja) * 1996-03-12 1997-09-16 Dainippon Ink & Chem Inc 銀被覆塗料用組成物
US5773197A (en) * 1996-10-28 1998-06-30 International Business Machines Corporation Integrated circuit device and process for its manufacture
JP2000154349A (ja) * 1998-11-20 2000-06-06 Japan Energy Corp コーティング組成物およびそれを塗布した金属材料
US20010051420A1 (en) * 2000-01-19 2001-12-13 Besser Paul R. Dielectric formation to seal porosity of low dielectic constant (low k) materials after etch
US6677047B2 (en) * 2000-02-04 2004-01-13 Shin-Etsu Chemical Co., Ltd. Coating composition, coating method, and coated article
DE60112983T2 (de) * 2000-03-31 2006-05-18 Jsr Corp. Überzugsmittel und gehärtetes Produkt
FR2819635B1 (fr) * 2001-01-18 2004-01-23 St Microelectronics Sa Procede de fabrication de reseaux d'interconnexions

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