TWI278936B - Rapid annealing process for wafers in semiconductor material - Google Patents

Rapid annealing process for wafers in semiconductor material Download PDF

Info

Publication number
TWI278936B
TWI278936B TW092126922A TW92126922A TWI278936B TW I278936 B TWI278936 B TW I278936B TW 092126922 A TW092126922 A TW 092126922A TW 92126922 A TW92126922 A TW 92126922A TW I278936 B TWI278936 B TW I278936B
Authority
TW
Taiwan
Prior art keywords
temperature
slope
wafer
patent application
range
Prior art date
Application number
TW092126922A
Other languages
English (en)
Other versions
TW200416894A (en
Inventor
Eric Neyret
Christophe Malleville
Ludovic Escarnot
Original Assignee
Soitec Silicon On Insulator
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec Silicon On Insulator filed Critical Soitec Silicon On Insulator
Publication of TW200416894A publication Critical patent/TW200416894A/zh
Application granted granted Critical
Publication of TWI278936B publication Critical patent/TWI278936B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H01L21/3247—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering for altering the shape, e.g. smoothing the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76275—Vertical isolation by bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76283—Lateral isolation by refilling of trenches with dielectric material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Description

1278936 A7 B7 五、發明說明（） 10 15 經濟部智慧財產局員工消費合作社印製 20 【發明所屬之技術領域】 本發明係關於意欲供微電子、光學與光電應用使用之 材料晶圓之表面處理。 特別要載明的是關於本發明之晶圓係由半導體材料所 構成。 於本文中所說明之特別例子從而關於一種SOI (絕緣 層上有矽）型式之晶圓。 本發明更正確地是關於一種選自於半導體材料之材料 晶圓之表面處理製程，此晶圓係經由轉移技術而獲得’而 包含快速退火階段之製程依序包含： •意欲開始加熱之溫升之第一斜坡(ramp)， •思欲穩定溫度之第一穩定保持， •溫升之第二斜坡。 特別要載明的是關於本發明之半導體材料之晶圓係為 經由轉移技術而獲得之晶圓，其意指半導體材料之晶圓之 一層（對應於全部或部分晶圓）已從來源基板被轉移至一支 撑之上。 又特別要載明的是，，快速退火”係為在非常短的時間（幾 十秒）内使晶圓到達报高溫度（大約110(rc或更高）之退火。 這種型式之退火通常被稱為RTA (快速熱退火）。 其允终晶圓之表面被平坦化。 【先前技術】 在目前技藝水準中實施之RTA係概略顯示於圖i 中’其顯示出依據時間t之溫度τ之演變。 本紙張尺度適用中國國家標準(CNS)A4規格（21〇 χ297公爱） 訂 1278936 A7 B7 五、發明說明（2 ) -— 這張圖顯示出RTA包含溫升之斜坡，以使晶圓受到 RTA以在非常短的時間内從室溫rt到達高的退火 溫度T2。 牛例而5 ’ RT之範圍會在大約2〇°c與500°C之 5間，而T2可以是大約12〇〇。〇。 廷張圖顯示出RTA實際上包含兩條直線斜坡： 第一斜坡’使晶圓從大約75〇。〇之溫度T1開始， 接著於此/皿度下保持大約1〇秒。這個第一斜坡與接著它 而來的保持可允許： 1〇 開始加熱， 啟動受到RTA之晶圓之溫度追蹤(這種追蹤係由決定 曰曰圓溫度的咼溫計所確保，但是晶圓只從取決於晶圓材料 之某個溫度始可由高溫計”讀取” _在矽晶圓的情況下，這 個溫度大約為400。〇， 15 穩定溫度(這尤其是保持之任務）。 •第二斜坡，具有大約每秒5〇〇c之斜率，接著保持溫 度大約30秒。這個第二斜坡構成RTA之重要作用階段。 吾人已注意到關於這種習知之rTA，缺陷會出現在 經濟部智慧財產局員工消費合作社印製 晶圓中’尤其在由矽所製成之晶圓的情況下（譬如3〇1)更 20 是如此。 這些已知為滑線(slip Hne)之缺陷起因於晶圓在RTA 期間遭受到的重要熱約束(thermal c〇nstraint)。 這些熱約束尤其係由於溫升之非常陡峭的斜坡所導 致，以及由於最後保持於非常高溫下所導致。 本紙張尺度適用中國國家標準(CNS)A4規格（210x297公爱） 經濟部智慧財產局員工消費合作社印製 1278936 五、發明說明（3) 因此’依據施加至晶圓之熱預算(thermal budget)，將 在受到習知之RTA之晶圓上觀察到更少或更多滑線。 這些滑線可能出現遍及晶圓之整個表面，尤其出現在 將晶圓支撐在退火爐内部之元件。顯然，這種滑線構成不 5 便。 【發明内容】 本發明之目的係用以減少這種不便。 為了達成這個目的，本發明提出一種供選自於半導體 材料之材料晶圓之表面處理製程，此晶圓已經由轉移技術 10 獲得’而包含快速退火階段之製程依序包含： •忍欲開始加熱之溫升之第一斜坡， •意欲穩定溫度之第一穩定保持， •溫升之第二斜坡，其特徵為在第二斜坡期間，溫升 之平均斜率具有已知為低溫之第一範圍内之第一值，然 15 後’在已知為南溫範圍内增加。 以下為依據本發明之製程之某些較佳但非限制的樣 態： •晶圓係為一種由石夕所製成之晶圓， •晶圓係為一種SOI晶圓， 20 •第一保持發生於大約750°C之溫度， •低溫祀圍係從大約800延伸至大約11〇〇。〇， •在高溫範圍内，該溫度以連續方式增加， •在低溫範圍内，該溫度增加過程中係將溫度保持一 段時間，
1278936 A7 發明說明（4) •快速退爐段仙簡於大約⑽至12 度來結束， 夂 •第二斜坡以每秒大約25至50°c之斜率結束。 本發明之其他樣態、目的與優點在讀取參考附圖所接 供之本發明之下述說明時將變得更清楚。 【實施方式】 現在參考® 2a與2b’它們顯示依據目前技藝水準之 知識（圖2a)以及依據本發明（圖2b)而實現之兩個各自的 ET A階段之兩個溫升期間的溫度之演變。 、 10 特別要載明的是這些圖係參考由沿著脆化區分離之轉 移製程(SMARTCUT®型製程)形成之观晶圓之rta退火 而予以說明。 然而，本發明亦應用於經由任何型式之轉移製程（譬 如eltran@或其他製成）而獲得之晶圓，而且並不需要具 15有SOI型式之構造。 本發明進而應用於以矽製作的晶圓，或應用於由其他 半導體材料所構成之晶圓。 經濟部智慧財產局員工消費合作社印製 圖2a與2b中之溫升如已經陳述地代表兩個RTA階 段，其中一個（圖2b)係依據本發明而實現。 20 這兩個溫升大致上以相同方式開始，其第一斜坡R1 使溫度達到大約750°C之數值。 第悝溫保持(於大約750°C之數值）係接著這個第一 斜坡而來。 兩個退火階段間之差異在於接著第一保持而來之溫升
1278936 五、發明說明（Ο 之第二斜坡。 的確，吾人已注意到依據已經知道的圖2a之斜坡實 質上是直的。這個第二斜坡因此具有每秒大約5代 定斜率。 5 又，這種習知之退火係將溫度保持1至30秒來結 束，期間之溫度係維持於大約12〇〇至123〇t之固定值。 關於圖2b之第二斜坡R2，其並非是直線的。 反之，這個第二斜坡一般具有凹狀形狀，意指其_般 延伸在直線（描繪成虛線）下方，連接這個斜坡開始之點 10 P1(大約750°C)與這個斜坡結束之點p2(其一般 的 1150-1250。。）。 、、 更正確地說，在第二斜坡期間，溫升之平均斜率具有 已知為低溫之第一範圍内之第一值，然後，在已知為高溫 範圍内增加。 _ ° 15 楝言之，在這個第二斜坡之溫升期間，最初耗費在既 定溫升（第一範圍）之時間，係比例上多於在斜坡之後半部 分（第二範圍）期間之時間。 經濟部智慧財產局員工消費合作社印製 此外’特別要載明的是在本發明的情況下，這個第二 斜坡R2係與溫升之期間△〇(對相同的溫度差異而言，大 20於第二習知斜坡之溫升之期間）相關。 特別要載明的是圖2b中的這段期間相當於點ρι (依 據本發明之第二斜坡R2之開始)與P2 (依據本發明之第二 斜坡R2之結束)之間的時間差。 為了比較的目的，依據目前技藝水準實施之第二習知 (210x297 公釐） 1278936 A7 -----—_____B7 五、發明說明（7) 之時間與通過所謂的高範圍（其係對應至大於”低"範圍之溫 度之第二斜坡之溫度）之時間之比例，相較於以目前技藝 水準來實施者而言會提高。 >換言之，依據本發明，耗費在第二斜坡之這個，，低„溫 5度^圍之時間（相較於第二斜坡之總期間而言），係比按照 目别技藝水準而耗費在具有直線斜坡之退火階段來得更 多。 的確’在第二斜坡期間，溫升之平均斜率具有已知為 低μ之第一範圍内之第—值，然後在已知為高溫範圍内增 10 加。 特別要載明的是"低"與"高"溫之範圍尤其是依據晶圓 之材料而界定。 此外’當顧慮關於上述所說明之通過低與高溫範圍之 時間之比例的條件之時，可以另一"第二斜坡，，來實施本 15 發明。 舉例而言，可界定在這個低溫範圍内之中間恆溫保持 (譬如在此所說明的例子中，保持於800與1100°C之間的 溫度）。 經濟部智慧財產局員工消費合作社印製 一般而言，可提供任何達成這個條件之第二斜坡形 20 式。 以這種方式進行，可實質上減少退火後晶圓上之滑線 之數目。 申請人尤其已注意到發生在烘爐中的晶圓之支撐上的 滑、線減少相當多（不論這些支撐具有支撐之分離點之形 -9- 本紙張尺度適用中國國家標準規格（210χ297公釐） 1278936 五、發明說明（8 10 15 B7 式，還是與晶圓同心的連續圓形環之形式）。 這種效果係由下述事實說明：於RTA結束時所觀察 到的滑線，係起因於在對應至"低”溫值之晶圓之Rta之一 部分期間開始發生的缺陷。 這種效果係顯示於圖3中，其顯示在四個各別晶圓上 執行RTA的四種情況下，退火後在晶圓上所產生之滑線 之數目。 四個退火階段對應至展開於橫座標上的一連串的·點 母個不同的橫座標係對應至一種退火。 在這張圖下方的是資料行。 第一行之”時間’’資料表示對每個退火而言經過第二_ 坡之"低"溫範圍的時間-四個退火階段具有相同的第一斜 坡R1，類似於圖2b之第一斜坡R1。
第二行之”平均值”資料係對應至退火後在一群組的曰 圓上所觀察到的滑線之數目。 M 第三行之”計數值"資料表示已計算出晶圓上之滑、線的 晶圓數目（這個數字係受限於兩個情況中之其中—個）。 吾人可注意到當”時間”增加時，滑線之數目會減少。 的確，以下為所獲得之結果：__ 通過低溫範圍的時間 ^察到的滑、 (以秒計） 7_ 14.5 19 26
經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS)A4規格（21〇x297公釐） 46.5
1278936 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（9) 特別要載明的是在圖3之例子中，”低溫”之範圍係延 伸在800與1100°C之間。 RTA對應至高比例（通過低溫度範圍之時間/通過高溫 範圍之時間）之第二漸進斜坡之應用，因此有利於降低滑 5 線之數目。 本紙張尺度適用中國國家標準(CNS)A4規格（210x297公釐） 1278936 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（10) 【圖式簡單說明】 圖1概略顯示在目前技藝水準中實施之RTA。 圖2a與2b係分別顯示兩個以連續方式與依據本發明 而實施之RTA階段期間之溫度的演變圖。 5 圖3係為顯示在某個溫度範圍内之RTA期間經過的 時間之間隔長度對滑線數目的影響圖。 【圖式之代號說明】 R1〜第一斜坡 10 R2〜第二斜坡 P1〜點 P2〜點 R〇2〜習知斜坡 P〇2〜點 本紙張尺度適用中國國家標準(CNS)A4規格（210 X 297公釐）

Claims (1)

  1. 六、申請專利範圍 __ 干11月i冬日送呈）· f 5 10 15 20 1.-種供選自於半導體材料之材料 程，該晶圓係經由轉移技術而獲得，八 面處理製 階段之該製程依序包含： —個快逮退火 •意欲開始加熱之溫升之第一斜坡， 忍欲穩定溫度之第一穩定保持， •溫升之第二斜坡，其特徵為在該第 溫升之平均斜率具有已知為低溫之第一 皮j間，該 然後在已知為高溫範圍内增加。 之第一值， 2·如申請專利範圍第i項所述之製程 圓係為一種由石夕所製成之晶圓。 ，、特徵為該 3·如申請專利範圍第2項所述之製程 圓係為一種SOI晶圓。 ，、特徵為該 4·如申請專利範圍第2或3項所述之 該第-穩定保持發生於大約，。c之溫度。Q ’ ：、特徵為 5,如巾清專利範圍第2或3項所述之製程 低溫範圍係從大約80(rc延伸至大約u〇(rc。，、寻徵為 P 6.如申請專利範圍第u 3項中之其中一項所述之製 私，其特徵為在低溫範圍内，該溫度係以連續方式提高f 。7•如申請專利範圍第U 3項中之其中所述:製 程，其特徵為在低溫範圍内，該溫度增加過程中係將溫度 保持一段時間。 '服又 8·如申請專利範圍第i至3項中之其中_項所述之製 程，其特徵為該快速退火階段係以保持於大約115()至 usot:之溫度來結束。 B曰 4 a曰 訂 -13 - 本紙張尺度適财_家標準(CNS)A4規格（2ω χ 297公餐） 一·\ηΐ€ηιι\ρ6η(Ηη8-92\92487Β-接.doc ος 8 8 8 A B c D 經濟部智慧財產局員工消費合作社印製 1278936 六、申請專利範圍 9.如申請專利範圍第1至3項中之其中一項所述之製 程，其特徵為該第二斜坡以每秒大約25至50°C之斜率來 結束。 本紙張尺度適用中國國家標準(CNS)A4規格（210 x 297公釐）
TW092126922A 2002-10-01 2003-09-30 Rapid annealing process for wafers in semiconductor material TWI278936B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR0212120A FR2845202B1 (fr) 2002-10-01 2002-10-01 Procede de recuit rapide de tranches de materiau semiconducteur.

Publications (2)

Publication Number Publication Date
TW200416894A TW200416894A (en) 2004-09-01
TWI278936B true TWI278936B (en) 2007-04-11

Family

ID=31985363

Family Applications (1)

Application Number Title Priority Date Filing Date
TW092126922A TWI278936B (en) 2002-10-01 2003-09-30 Rapid annealing process for wafers in semiconductor material

Country Status (9)

Country Link
US (1) US7138344B2 (zh)
EP (1) EP1552553A1 (zh)
JP (1) JP2006501669A (zh)
KR (1) KR100758053B1 (zh)
CN (1) CN100336196C (zh)
AU (1) AU2003267793A1 (zh)
FR (1) FR2845202B1 (zh)
TW (1) TWI278936B (zh)
WO (1) WO2004032227A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI490946B (zh) * 2009-01-22 2015-07-01 Soitec Silicon On Insulator 溶解絕緣體底半導體型結構之周圍環中之氧化物層的方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008053521A (ja) * 2006-08-25 2008-03-06 Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 シリコンウェーハの熱処理方法
KR100818842B1 (ko) * 2006-12-27 2008-04-01 주식회사 실트론 웨이퍼의 열처리시 슬립을 방지할 수 있는 웨이퍼 지지 핀및 웨이퍼의 열처리 방법
FR2938119B1 (fr) 2008-10-30 2011-04-22 Soitec Silicon On Insulator Procede de detachement de couches semi-conductrices a basse temperature
US7927975B2 (en) 2009-02-04 2011-04-19 Micron Technology, Inc. Semiconductor material manufacture

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0119374B1 (fr) * 1983-03-18 1987-09-02 ATELIERS DE CONSTRUCTIONS ELECTRIQUES DE CHARLEROI (ACEC) Société Anonyme Procédé pour le contrôle de la marche d'une machine électrique et dispositif appliquant ce procédé
US5359693A (en) * 1991-07-15 1994-10-25 Ast Elektronik Gmbh Method and apparatus for a rapid thermal processing of delicate components
JPH07321120A (ja) * 1994-05-25 1995-12-08 Komatsu Electron Metals Co Ltd シリコンウェーハの熱処理方法
JP3287524B2 (ja) * 1995-03-13 2002-06-04 三菱マテリアル株式会社 Ｓｏｉ基板の製造方法
JPH1012626A (ja) * 1996-06-26 1998-01-16 Sony Corp 半導体装置の製造方法
JP3450163B2 (ja) * 1997-09-12 2003-09-22 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
JPH11168106A (ja) * 1997-09-30 1999-06-22 Fujitsu Ltd 半導体基板の処理方法
FR2777115B1 (fr) * 1998-04-07 2001-07-13 Commissariat Energie Atomique Procede de traitement de substrats semi-conducteurs et structures obtenues par ce procede
JP3478141B2 (ja) * 1998-09-14 2003-12-15 信越半導体株式会社 シリコンウエーハの熱処理方法及びシリコンウエーハ
FR2797713B1 (fr) * 1999-08-20 2002-08-02 Soitec Silicon On Insulator Procede de traitement de substrats pour la microelectronique et substrats obtenus par ce procede
JP2002110688A (ja) * 2000-09-29 2002-04-12 Canon Inc Ｓｏｉの熱処理方法及び製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI490946B (zh) * 2009-01-22 2015-07-01 Soitec Silicon On Insulator 溶解絕緣體底半導體型結構之周圍環中之氧化物層的方法

Also Published As

Publication number Publication date
EP1552553A1 (en) 2005-07-13
US20040106303A1 (en) 2004-06-03
FR2845202B1 (fr) 2004-11-05
WO2004032227A1 (en) 2004-04-15
KR100758053B1 (ko) 2007-09-11
FR2845202A1 (fr) 2004-04-02
KR20050048669A (ko) 2005-05-24
US7138344B2 (en) 2006-11-21
JP2006501669A (ja) 2006-01-12
TW200416894A (en) 2004-09-01
AU2003267793A1 (en) 2004-04-23
CN1685497A (zh) 2005-10-19
CN100336196C (zh) 2007-09-05

Similar Documents

Publication Publication Date Title
CN101479840B (zh) 晶片平台
TWI278936B (en) Rapid annealing process for wafers in semiconductor material
JP4971541B2 (ja) 半導体基板の熱処理のための方法及び装置
TWI278935B (en) Process and system for heating semiconductor substrates in a processing chamber containing a susceptor
JP5205738B2 (ja) シリコンウェーハの支持方法、熱処理治具および熱処理ウェーハ
JP2002510151A (ja) 多段の棚を持った熱処理チャンバ用の基板保持具
CN1768421B (zh) 硅片热处理夹具和硅片热处理方法
US20060046433A1 (en) Thinning semiconductor wafers
JP2007273911A (ja) シリコンウェーハの製造方法
JP2018011011A (ja) 縦型ウエハボート
Kryshtal Formation of island arrays by melting of Bi, Pb and Sn continuous films on Si substrate
US6737351B2 (en) Versatile system for diffusion limiting void formation
TWI297176B (en) Preventive treatment process for the ring of a multilayer wafer
JP4123861B2 (ja) 半導体基板の製造方法
KR101602711B1 (ko) 결정성 재료를 포함하고 있는 유닛의 처리 방법 및 절연체 상의 반도체 구조 형성 방법
JP2009021368A (ja) ウエーハ熱処理用治具およびこれを備えた縦型熱処理用ボート
US20110269316A1 (en) Wafer Support Ring
JP4029611B2 (ja) ウェーハ支持具
Kai Four types and origins of transient Si wafer deformation with furnace insertion and withdrawal
JP2964946B2 (ja) 半導体ウェーハキャリア
Malfait The properties and evolution of the dusty disks surrounding Herbig Ae/Be stars.
JP6291341B2 (ja) 基台をクリーニングする方法、半導体ウエハの熱処理方法、及び固体撮像装置の製造方法
CN115917724A (zh) 用于在炉内支撑半导体晶片的晶片舟
JP2010040608A (ja) 貼り合わせｓｏｉウェーハの製造方法
KR100837737B1 (ko) 웨이퍼 지지대

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees