TWI490946B - 溶解絕緣體底半導體型結構之周圍環中之氧化物層的方法 - Google Patents

溶解絕緣體底半導體型結構之周圍環中之氧化物層的方法 Download PDF

Info

Publication number
TWI490946B
TWI490946B TW099100251A TW99100251A TWI490946B TW I490946 B TWI490946 B TW I490946B TW 099100251 A TW099100251 A TW 099100251A TW 99100251 A TW99100251 A TW 99100251A TW I490946 B TWI490946 B TW I490946B
Authority
TW
Taiwan
Prior art keywords
heat treatment
layer
oxide layer
oxide
semiconductor
Prior art date
Application number
TW099100251A
Other languages
English (en)
Other versions
TW201034076A (en
Inventor
Didier Landru
Fabrice Gritti
Eric Guiot
Oleg Kononchuk
Christelle Veytizou
Original Assignee
Soitec Silicon On Insulator
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec Silicon On Insulator filed Critical Soitec Silicon On Insulator
Publication of TW201034076A publication Critical patent/TW201034076A/zh
Application granted granted Critical
Publication of TWI490946B publication Critical patent/TWI490946B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H01L21/3247—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering for altering the shape, e.g. smoothing the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/3165—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation
    • H01L21/31654—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself
    • H01L21/31658—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe
    • H01L21/31662—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe of silicon in uncombined form
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Element Separation (AREA)
  • Formation Of Insulating Films (AREA)
  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)

Description

溶解絕緣體底半導體型結構之周圍環中之氧化物層的方法 發明領域
本發明係關於一處理一絕緣體底半導體型結構(structure of semiconductor-on-insulator type；SOI)之方法，該結構依序包含一載體基材、一氧化物層以及一半導體材料薄層；且更特定地係一可避免半導體層在熱處理以溶解該氧化物之期間產生分層的處理方法。
 發明背景
在緣體底半導體型結構(絕緣體底半導體型結構)之領域中，已知的是應用熱處理以造成至少部份之氧由該埋放之氧化物層擴散通過該薄半導體層，以便減少或是排除此氧化物層的厚度。
此溶解步驟可被應用至整個結構，或是其可被局部地應用，亦即是，用以對應於一所欲之圖案溶解該絕緣體底半導體型結構結構之已確定之區域中全部的或是部份的氧化物層，然而保留在其它區域中最初之氧化物層。此為所謂之氧化物層的「局部溶解」。
此溶解熱處理或是任何其它型式之熱處理(例如：表面平滑化或是一磊晶步驟)之應用可能造成一如文件WO 2007/048928中所提到的去潤溼性現象。被本發明之發明人所觀察到的是此現象在該結構之周圍係特別地被引發，且更普遍地係在該結構中該經埋放之氧化物所被曝露之每一位置，亦即是和外界接觸之處，或者是在該薄層係如此薄(幾十奈米或更少)以至於當該結構處於高溫以曝露該經埋放之氧化物時其變得形態上不穩定之每一位置。
該薄層之厚度愈薄時(例如：少於100nm)，此去潤溼性現象愈明顯。
其伴隨著一蝕刻該經埋放之氧化物的現象，若此氧化物係曝露於該處理氣體下且和該矽薄層接觸，舉例來說，如同經由該反應：
SiO2 +Si->(氣態)2SiO
在Si/SiO2/處理氣體之三點接觸處，該經埋放之氧化物(SiO2 )和該薄層之矽反應而形成易揮發性之SiO複合物，其係被帶入該處理氣體。
回想到的是，在藉由結合而獲得之絕緣體底半導體型結構之基材中利用在經接觸之表面上之周圍凹槽的存在並沒有在該經組裝之基材的邊緣上作結合。因此，在轉移該矽薄層之後，舉例來說，該最終之基材具有一並未產生轉移之周圍環並於該處曝露該經埋放之氧化物。
可能在薄層熱處理期間出現之去潤溼性及蝕刻的現象在該基材之周圍上導致超過高達1公分距離的廣泛的缺陷範圍，當此基材被曝露於熱處理時，例如：溶解熱處理。
此缺陷也可能發生在該被埋放之氧化物係直接曝露或是位於在具減少厚度之薄層下面之該起始基材的任何其它點。該缺陷有可能是在該薄層中之通透式缺陷(也稱為「HF缺陷」)而因此曝露該經埋放之氧化物於該處理氣體。其可能影響到該基材其中該薄層厚度係比此層之平均厚度為窄的區域，若該薄層之厚度應在處理期間被減少則使得可將該經埋放之氧化物曝露於該處理氣體。
這些現象使得該基材不適於被使用在這些基材應用的平常區域中，例如：電子組件的製造(例如：「記憶體」及「邏輯性」組件)，在該等區域中會產生此類缺陷。
本發明之目的之一係藉由提出一簡單設計及低成本之方法以獲得一不包含有任何去潤溼性或蝕刻現象(至少在其全部或部份之周圍)之絕緣體底半導體型結構(絕緣體底半導體型結構)藉以克服此缺點。
 發明概要
對於此目的及依據本發明，遂提出一用以處理一絕緣體底半導體型結構之方法，該結構依序包含有一載體基材、一氧化物層以及一由半導體材料所構成之薄層，該結構具有一曝露氧化物層之周圍環，該方法包含施用在一中性或經控制之減壓下之主要熱處理，該方法之特點係在於其包含有至少一用以覆蓋該氧化物層之至少一經曝露之周圍部份的步驟，在該主要熱處理之前，該後者係在經控制之時間和溫度條件下進行，以便促使該氧化物層之至少部份的氧擴散過該薄半導體層，導致控制性地減少該氧化物層的厚度。
就「該氧化物層之至少經曝露之周圍部份」的表示法係意指接近該經埋放之氧化物之經曝露部份的區域係也被覆蓋的，且其中該薄層係具有非常狹窄的厚度。該厚度將在熱處理期間減少，此表示在下層之氧化物層在處理期間可被曝露或是變為形態上不穩定的。因此在1100℃下淬火，有利地必須在氧化物之上預備至少具10nm之層，而在1200℃下，在周圍處之附近地區中的氧化物之上有利地預備至少具50nm之層。
依據本發明之有利的、非限制性的特徵：
-該主要熱處理係一平整熱處理；
-額外的熱處理，稱之為蠕變處理，係在該主要熱處理之前直接施用以造成在該氧化物層之經曝露之周圍部份上方之半導體層蠕變；
-蠕變熱處理係藉由在大約1200℃之最終溫度下非常快速之熱處理施用而執行；
-蠕變熱處理係在該最終溫度下執行少於3分鐘的時間；
-蠕變熱處理係以多於20℃/秒之溫度上升而執行，較佳係在大約50℃/秒；
-該氧化物層具有在10nm之範圍的厚度，然而該薄層具有至少10倍多的厚度；
-蠕變熱處理係在一氫及/或氬氣體下進行；
-在該主要熱處理之前及/或在該蠕變熱處理之後，一遮罩係被形成在該經埋放之氧化物的經曝露之周圍部份；
-該遮罩係局部地形成在該半導體層上以允許在該熱處理步驟期間的局部溶解；
-該半導體材料層係使用矽；
-該氧化物層係使用氧化矽。
圖式簡單說明
本發明之其它優點及特徵將由以下實施態樣之數種變化形態的說明且參考所附之圖式而變得更明顯，該等實施態樣之數種變化形態係做為本方法之非限制性範例，該等圖式中：第1圖係說明依據本發明在氧化物溶解處理之前之一絕緣體底半導體型結構；第2圖係在第1圖中所說明之絕緣體底半導體型結構之環狀物的詳細檢視；第3圖係說明依據本發明之結構的處理方法中之一步驟；第4及5圖係說明依據本發明之處理方法的實施態樣變化型的步驟；第6至8圖係說明依據本發明之處理方法的另一實施態樣變化型的步驟。
 較佳實施例之詳細說明
參照第1圖，一溶解處理(將於下文詳述)係施用至一絕緣體底半導體型結構，依序地自其基底朝向其表面包括一載體基材、一氧化物層2以及一半導體層3。
該載體基材實質上作用為供用於該絕緣體底半導體型結構的加固物。
為此目的，其典型地具有在數百微米層級的厚度。
該載體基材1可以是一主體基材或是一複合性基材，換言之，係包含至少二不同材料層的堆疊。
舉例來說，該載體基材1可包含下列材料之一種：Si、Ge、SiGe、GaN、藍寶石。
該半導體層包含至少一如Si、Ge或SiGe之半導體材料。
該半導體層3可擇地可以是複合性的，亦即是包含半導體材料層之堆疊。
該半導體層3之材料可以是單晶、多晶或是非晶形的。其可能是或可能不是有孔的且可能是或可能不是經摻雜的。
以一特定有利的方式，該半導體層3係經摻雜以容納電子部件。
該薄半導體層3具有少於5000之厚度，且較佳地係少於2500以使得氧能充分快速地擴散。該半導體層3愈厚，氧化物之溶解速率則愈慢。
厚度多於5000之半導體層3的氧擴散係非常慢的，而此在工業層次導致極少的優處。
該氧化物層2係經埋放在該結構中，在該載體基材1及該半導體層3之間，因此其係一般地在該同行中被標明為字首縮寫BOX，用於經埋放之氧化物層。
該絕緣體底半導體型結構係使用該技術領域中具有通常知識者已知之任何成層技術而製造，包含黏合。
在這些技術中，必須提及Smart-Cut方法(已註冊之商標)，其主要包含以下步驟：
i)在該載體基材1上或是在一包含該半導體層3之施體基材上形成一氧化物層2，
ii)在該施體基材中形成一減弱區域，該減弱區域界定該擬被轉移之薄半導體層3，
iii)使該施體基材黏合至該載體基材上，該氧化物層2係被定位在該黏合界面，
iv)沿著該減弱區域分裂該施體基材以將該薄半導體層3轉移至該載體基材1之上。
此技術係被該技術領域中具有通常知識者所知且因此不再進一步地在此敘述。舉例而言，其係參考：「絕緣體底半導體技術：用於超大規模積體電路之材料(Silicon-On-Insulator Technology：Materials to VLSI)，第二版」，作者Jean-Pierre Colinge，Kluwer Academic Publishers，第50-51頁。
其也可能使用包含黏合一含有該半導體層3之施體基材至該載體基材1上之技術，一及/或其它基材係塗覆有一氧化物層2，接著經由該施體基材之背面而減少其厚度以致只留下該薄半導體層3於該載體基材1上。
所獲得之該絕緣體底半導體型基材可接著接受習知之拋光處理(研磨、平面化、清潔等等)。
在這些形成該絕緣體底半導體型結構之方法中，該氧化物層2係藉由熱氧化或是藉由沈積二氧化矽(SiO2 )而形成在該施體基材或是該載體基材1上(在該等實例中，該氧化物係該遭受氧化之基材材料的氧化物)。
該氧化物層2也可以是一負性氧化物層，由該施體基材及/或該或體基材1和大氣接觸之自然氧化而產生。
另一方面，在使用SIMOX方法所致之絕緣體底半導體型結構上所執行之測試並未觀察到任何氧化物溶解，其係歸因於由其之所以被獲得之方法所獲得的界面氧化物品質。在此方面，可參考L. Zhong等人的文章，Applied Physics Letters 67，3951(1995)。
經指明的是在開始黏合步驟之前，其係可能在一及/或其它接觸之表面上執行清潔或是電漿活化步驟(這些步驟係該技術領域中具有通常知識者所熟知的)以增強黏合能力。
為了限制溶解處理的持續期間以及有助於該覆蓋步驟，該絕緣體底半導體型結構之氧化物層2一般係具有薄的或是起薄的厚度，亦即是在50及1000之間，較佳係在100及250之間。
並且，參照第2圖，使用上述技術之一者所致之該絕緣體底半導體型結構於其周圍上具有一所謂環區域4，其中該氧化物層2(特別是其側面，係曝露出來的，亦即是部份的該氧化物層係和大氣接觸的。此環4可延伸覆蓋所有或是部份之該絕緣體底半導體型結構的周圍。
參照第3圖，本發明之方法包含在該熱溶解處理之前沈積一遮罩5於該環4之上，以至於該氧化物層2(特別是其側面)並非係和大氣接觸的。
較佳地，該遮罩5不只覆蓋該經曝露之氧化物，也覆蓋該半導體層3經薄化的周圍部份。此層的厚度在溶解處理期間實際上傾向於經減少的。存在於該半導體層之周圍的該遮罩(遍及為數微米之寬度)因此使得可能預防位於此經薄化層下方之氧化物免於在溶解期間被曝露，經由在高溫下之薄化效應及/或形態不穩定性。
此遮罩5係由在溶解熱處理期間可形成一對抗氧原子擴散之障蔽物的材料所製，且其係可以禁得起熱溶解處理的條件。
該遮罩5可只覆蓋該環4，以允許後續所謂之「完全晶圓」溶解，亦即是，在整個結構之上氧化物層的溶解。
依據一變化型，該遮罩也可經沈積於該半導體層上經決定的區域，為了局部溶解的目的。在一特定有利的方式中，在一相同之步驟期間，該遮罩係形成於該環上且在該半導體層下面並意欲要被溶解該氧化物之區域上。
可使用習知光蝕刻技術來形成此遮罩5。
典型地，該形成遮罩方法包含以下依序之步驟：
-藉由沈積形成一預期要形成該遮罩之材料層，覆蓋該半導體層的整個表面；
-在該前面層之整個表面上沈積一光阻層；
-通過一光蝕刻遮罩以樹脂局部絕緣；
-藉由以一示範性溶劑稀釋而選擇性移除該經絕緣的區域；
-接著，經由形成在該樹脂中之開孔，蝕刻該遮罩層之經曝露的區域。蝕刻通常是該樹脂為阻抗的乾性蝕刻(電漿)。另一方面，該遮罩的材料係被該電漿所蝕刻的。
此範例係明顯地為非限制性的，且可使用任何可使用於在該絕緣體底半導體型結構之所欲的區域上形成該遮罩的技術。
舉例來說，氮化矽(化學通式為SiN，包含有各種可能之化學當量係數)係一較佳之用以形成遮罩的材料，因為其係易於使用(亦即是，沈積且接著在溶解處理之後被移除)且不會污染矽。
然而，任何其它形成對抗氧擴散之障蔽物且禁得起該處理之條件的材料皆可使用於遮罩。
該遮罩5具有一典型之厚度為1至50nm，且其較佳係為20nm的層級。
在沈積該遮罩5之後，該方法因而包含一熱溶解處理步驟，其包含在一中性或是經控制之還原性大氣之下，且在經控制之時間及溫度條件之下施用一熱處理，以促進至少部份氧化物層2之氧擴散通過該薄半導體層3，導致氧化物厚度控制性的減少。
經發現的是，在該環上具有遮罩5的存在，其係可能避免在絕緣體底半導體型結構的周圍環處及在其附近區域中引起去潤溼性及/或蝕刻現象。
較佳地，該初始結構係經選擇以至於其不具有或是具有非常少的缺陷穿過該上薄層，其係曝露該位於下方之氧化物，亦即是，經埋放之層(在此實例中係使用該用詞「HF缺陷」)。此避免或是限制了點的數目，在該點處氧化物去潤溼性或是蝕刻的現象會被溶解處理之氣體所引發。
因此，對於一絕緣體底半導體型結構(矽薄層)而言，可選擇不具有或是每300mm晶圓具有少於5「HF缺陷」之基材，其係現今一可達成之缺陷程度。
在剩餘之敘述中，所使用之範例將是應用溶解處理至一其中該薄半導體層係由矽構成之結構，亦即是一「絕緣體底矽(silicon-on-insulator)」(絕緣體底半導體型)結構。
在一絕緣體底半導體型結構中氧化物溶解之機制係詳細敘述於由O. Kononchuk等人所寫之文章中「絕緣體底半導體型結構晶圓中所埋放之氧化物之內溶解(Internal Dissolution of Buried Oxide in SOI Wafers)」，固態現象(Solid State Phenomena)第131-133冊(2008)，第113-118頁，其係做為參考。
在處理期間，該絕緣體底半導體型結構係經放置在一烘箱中，在該烘箱中係有一氣體流產生以形成一中性或是還原性的氣體。
因此該氣體流可包含有氬、氫及/或其等之混合。
重要地要注意的是該溶解現象只在當在氣體中的氧濃度以及在該氧化物層表面之氧濃度之間有足夠的梯度存在時發生。
因此，考慮的是在該烘箱之氣體中的氧含量必須低於10ppm，考慮了洩漏的部份，在該氣體流中之氧含量需要少於1ppb。
在此方面，必須參考Ludsteck等人的文章，「對於薄氧化物之生長模式及氧化物最佳化(Growth model for thin oxides and oxide optimization)」，Journal of Applied Physics，第95冊，第5號，2004三月。
這些條件在一般烘箱無法取得，一般烘箱產生太多洩漏以至於不能允許達到如此低的含量；該烘箱必須是經過特別設計以供用於最理想的密封性(經減少的部件數目以避免襯墊的數目，固體部件的使用等等)。
相反來說，該氣體中多於10ppm的氧濃度會終止溶解且促使經曝露之矽的氧化。
隨著絕緣體底半導體型結構，該溶解處理係作用於在1100及1300℃之間的溫度，較佳係在1200℃的層次。對於超薄的絕緣體底半導體型結構(為200埃或更少之薄矽層)，可考慮在1050℃及1100℃之間的溶解溫度。這些超薄絕緣體底半導體型結構對於去潤溼性現象係特別敏感的，其將尋求較低的處理溫度。
注意到的是，在這些低溫時也觀察得到溶解現象，若該上矽層係有效性地超薄時。
該溫度愈高，該氧化物溶解的速度愈快。然而，該處理溫度必須維持在低於矽的融熔點。
舉例來說，為了溶解在一為1000之薄矽層下方的具20的氧化物厚度，該熱處理條件為：1100℃下2小時，1200℃下10分鐘，或是1250℃下4分鐘。然而，被指出的是這些數值係特別依在該溶解烘箱中之剩餘氧濃度而定。因此，也觀察到較大的被溶解厚度。
在此熱溶解處理後，係藉由乾性或濕性蝕刻移除該遮罩5。
明顯地，可藉由任何該技術領域中具有通常知識者所已知之適用的手段來移除該遮罩5，而不偏離本發明之範圍。
依據本發明之方法之一實施態樣變化型，參照第4圖，在如前述之溶解處理之前，係施用一所謂之蠕變熱處理至一絕緣體底半導體型結構，該絕緣體底半導體型結構由其基底至其表面係依序包含有一載體基材1、一氧化物層2以及一半導體層3，該結構也包含有一環4，在該環4中該氧化物層2係經曝露的。
此蠕變熱處理係包含快速地在少於3分鐘之時間內施用一在1200℃層級之溫度至該結構，該蠕變熱處理較佳地係在一氫及/或氬氣體中進行。
此蠕變熱處理，參照第5圖，造成該半導體層3的蠕變直至其覆蓋該經埋放之氧化物的經曝露周圍部份，亦即是，直至該層3之半導體完全覆蓋起初和該氣體接觸之該氧化物。其也可能導致在出現於該晶圓表面之直通缺陷處遮住該經埋放之氧化物。
覆蓋住該氧化物之該半導體材料的厚度必須是足夠的，相對於擬被溶解之氧化物的厚度，以預防該氧化物在溶解處理期間變為經曝露的或是成為形態上不穩定的，基於上述在此處理期間半導體層的薄化。已知的是，在氧化物厚度e溶解期間，該表面層之一於e/2層級的厚度係經蝕刻。因此必須預備具有至少二倍擬被溶解之氧化物層厚度的表面層，以避免在此溶解期間曝露該氧化物層而造成三點接觸的發生：氧化物/表面層/處理環境。
較佳地，該擬被溶解之氧化物及該表面層之間的厚度比例係經選擇為多於2，例如：6或7。
因此，較合意的是該絕緣層和半導體材料之上層相比較時係具有相對窄的厚度(例如：10nm之經埋放氧化物對於一為70nm之薄層)。此構形係有助於半導體層蠕變將經埋放氧化物封裝。因此，在蠕變之後，在經埋放氧化物以及其附近區域內之先前經曝露的周圍部份的半導體層厚度可多於10nm，甚至是50nm或是更多。
此外，該絕緣層之相對為窄的厚度使得可能減少該所需之溶解時間。因此可能選擇在5nm及50nm之間的絕緣層厚度，典型是在10及25nm之間。
一熱溶解處理係接著如先前所敘述般地施用，以獲得氧化物溶解而不造成該結構的周圍惡化。在該蠕變步驟及該溶解步驟之間的中間步驟必須是被避免的或是被限制的以至於不會曝露該經埋放的氧化物(舉例來說，由犧牲性氧化作用或是其它平滑化熱處理所造成之薄化等等)。但是，可容許某些清潔或是犧牲性氧化作用處理，假如其等不會造成該經處理層之太多薄化。
在一電子顯徵鏡之下，在不同熱處理之後一絕緣體底半導體型結構邊緣的橫切面顯示出以下各點：
-在熱處理之前先清潔：該「側面」氧化物會曝露出來；
-在此熱處理之後：該蠕變現象之效能係經加強的；
-在先前結構之氧化/去氧化作用薄化步驟之後，在該薄半導體層之厚度達到所欲之最終厚度之前，觀察到的是該經埋放之氧化物未經曝露。因此，該結構可進行溶解處理而沒有造成任何去潤溼性現象的風險。
依據本發明之方法之最後一實施態樣變化型，參照第6至8圖，在一溶解處理之前，係以如同前述之相同方式施用一所謂之蠕變熱處理至一絕緣體底半導體型結構，該絕緣體底半導體型結構由其基底至其表面係依序包含有一載體基材1、一氧化物層2以及一半導體層3，該結構也包含有一環4，在該環4中該氧化物層2係經曝露的。
此蠕變熱處理係包含在少於3分鐘之時間內施用一在1200℃層級之溫度至該結構，該蠕變熱處理較佳地係在一中性或還原性之氣體中進行，例如：氫及/或氬。
該蠕變熱處理，參照第7圖，造成該半導體層3的蠕變直至其幾乎完全覆蓋該環4，亦即是，直至該層3之半導體覆蓋大部份之起初和該氣體接觸之該氧化物。在此特定之實施態樣中，該半導體層3，在蠕變熱處理之後，係覆蓋該氧化物層2的側面，但是該氧化物層2的上邊緣係維持和該氣體接觸。
該方法，參照第8圖，係接著包含一在該環4之上形成遮罩5之步驟以便完全覆蓋住該氧化物層2，亦即是該氧化物層2在蠕變熱處理之後和該氣體接觸的所有部份。
該遮罩5係以任何形成對抗氧擴散及抵抗溶解熱處理之條件之障蔽層的材料所獲得。此外，其係使用任何先前所敘述之適用的方法而形成。
接著係應用如前所述之一溶解熱處理，以獲得氧化物溶解而不造成在該結構之周圍的缺陷，接著可藉由蝕刻或是任何其它該技術領域中具有通常知識者所知之適用的手段移除該遮罩5。
最後，該等剛剛才敘述的範例係明顯地只特定用於說明依據本發明之方法，且其等絕非是限制本發明之應用領域。
特定地，本發明係應用於任何在絕緣體底半導體型結構上所執行之熱處理，當該上層之厚度係相對為薄且該處理溫度及該半導體層之厚度在該熱處理期間係可能造成該薄層的去潤溼性現象。
範例1：
具有4nm之最終經埋放氧化物層之絕緣體底半導體型結構基材的製造
首先，一絕緣體底半導體型結構係經製造為具有10nm之氧化物層以及3000nm之薄層。此係藉由以下步驟而獲得：
-在一施體基材中佈植入離子，藉由一10nm的氧化物層黏結至一受體基材且延著該佈植區域而切割(標準Smart Cut方法-經註冊之商標)；
-「RTA」(快速熱淬火)以使該表面平滑化且「封裝」在該周圍區域上(且在該晶圓表面上之該通透缺陷處)之該經埋放的氧化物；
-在該層之犧牲氧化作用以使該表面層成為2000的最終厚度。已經證實的是，此步驟並未造成在該周圍區域處之經埋放氧化物的曝露；
-在1200℃溶解熱處理約3小時以達到經埋放氧化物厚度為4nm。
在溶解處理之前及之後，在最終產物上並沒有看到剝蝕在屬的缺陷中，不論是在該晶圓的中間或是在其周圍。
範例2
提供一絕緣體底半導體型結構基材，其包含有300nm之薄層以及10nm之經埋放的氧化物。
形成一溶解遮罩(使用習知之微影步驟)以遮著其中之氧化物層擬被保存的區域。該遮罩也延伸在該晶圓之周圍部份之上方(該氧化物側面之任一側的些許微米)。
接著在1150℃執行溶解熱處理1小時，以造成該經埋放之氧化物在該遮罩開孔處完全消失。
接著移除該遮罩且其係確定在最終缺陷中沒有退化之情形。
1．．．載體基材
2．．．氧化物層
3．．．半導體層
4．．．環
5．．．遮罩
第1圖係說明依據本發明在氧化物溶解處理之前之一絕緣體底半導體型結構；
第2圖係在第1圖中所說明之絕緣體底半導體型結構之環狀物的詳細檢視；
第3圖係說明依據本發明之結構的處理方法中之一步驟；
第4及5圖係說明依據本發明之處理方法的實施態樣變化型的步驟；
第6至8圖係說明依據本發明之處理方法的另一實施態樣變化型的步驟。
1．．．載體基材
2．．．氧化物層
3．．．半導體層
4．．．環
5．．．遮罩

Claims (11)

  1. 一種用於絕緣體底半導體型結構之氧化物層厚度的受控降低的方法，該絕緣體底半導體型結構依序包含有一載體基材、一氧化物層以及一薄半導體層，該結構具有一曝露氧化物層之周圍環，該方法包含施用在一中性或經控制之還原氣體下之主要熱處理，以及在該主要熱處理之前，一用以覆蓋該氧化物層之至少一經曝露之周圍部份的步驟，該方法之特徵在於：該主要熱處理係在經控制之時間和溫度條件下進行，以便促使至少部份該氧化物層的氧擴散通過該薄半導體層，而導致該氧化物層的厚度的受控降低；以及，在該主要熱處理之前，一遮罩係被形成在該氧化物層的經曝露之周圍部份。
  2. 如申請專利範圍第1項之方法，其中該主要熱處理係一平整熱處理。
  3. 如申請專利範圍第1或2項之方法，其中一額外的稱之為蠕變處理係在該主要熱處理之前直接施用，以造成在該氧化物層之經曝露周圍部份上方之薄半導體層蠕變。
  4. 如申請專利範圍第3項之方法，其中該蠕變熱處理係藉由在大約1200℃之最終溫度下非常快速地施用一熱處理而執行。
  5. 如申請專利範圍第4項之方法，其中該蠕變熱處理係以多於20℃/秒之溫度上升而執行，較佳係在大約50℃/秒。
  6. 如申請專利範圍第3項之方法，其中該蠕變熱處理係在該最終溫度下執行少於3分鐘的時間。
  7. 如申請專利範圍第1項之方法，其中該氧化物層具有大約10nm的厚度，然而該薄半導體層具有至少10倍多的厚度。
  8. 如申請專利範圍第3項之方法，其特徵在於該蠕變熱處理係在一氫及/或氬之氣體下進行。
  9. 如申請專利範圍第1項之方法，其中該遮罩係局部地形成在該薄半導體層上，以允許在該熱處理步驟期間可局部溶解。
  10. 如申請專利範圍第1項之方法，其中該薄半導體層為矽。
  11. 如申請專利範圍第1項之方法，其中該氧化物層為氧化矽。
TW099100251A 2009-01-22 2010-01-07 溶解絕緣體底半導體型結構之周圍環中之氧化物層的方法 TWI490946B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR0950389A FR2941324B1 (fr) 2009-01-22 2009-01-22 Procede de dissolution de la couche d'oxyde dans la couronne d'une structure de type semi-conducteur sur isolant.

Publications (2)

Publication Number Publication Date
TW201034076A TW201034076A (en) 2010-09-16
TWI490946B true TWI490946B (zh) 2015-07-01

Family

ID=41036499

Family Applications (1)

Application Number Title Priority Date Filing Date
TW099100251A TWI490946B (zh) 2009-01-22 2010-01-07 溶解絕緣體底半導體型結構之周圍環中之氧化物層的方法

Country Status (9)

Country Link
US (2) US20110275226A1 (zh)
EP (1) EP2382657A1 (zh)
JP (1) JP5596053B2 (zh)
KR (1) KR101373084B1 (zh)
CN (2) CN102292809A (zh)
FR (1) FR2941324B1 (zh)
SG (1) SG173060A1 (zh)
TW (1) TWI490946B (zh)
WO (1) WO2010083933A1 (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2936356B1 (fr) * 2008-09-23 2010-10-22 Soitec Silicon On Insulator Procede de dissolution locale de la couche d'oxyde dans une structure de type semi-conducteur sur isolant
CN103155102A (zh) * 2011-02-15 2013-06-12 住友电气工业株式会社 具有保护膜的复合衬底和制造半导体器件的方法
FR2977069B1 (fr) 2011-06-23 2014-02-07 Soitec Silicon On Insulator Procede de fabrication d'une structure semi-conductrice mettant en oeuvre un collage temporaire
JP6130995B2 (ja) * 2012-02-20 2017-05-17 サンケン電気株式会社 エピタキシャル基板及び半導体装置
FR2995445B1 (fr) 2012-09-07 2016-01-08 Soitec Silicon On Insulator Procede de fabrication d'une structure en vue d'une separation ulterieure
FR3003684B1 (fr) * 2013-03-25 2015-03-27 Soitec Silicon On Insulator Procede de dissolution d'une couche de dioxyde de silicium.
JP6107709B2 (ja) * 2014-03-10 2017-04-05 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
FR3034565B1 (fr) * 2015-03-30 2017-03-31 Soitec Silicon On Insulator Procede de fabrication d'une structure presentant une couche dielectrique enterree d'epaisseur uniforme
FR3046877B1 (fr) * 2016-01-14 2018-01-19 Soitec Procede de lissage de la surface d'une structure
FR3057705B1 (fr) * 2016-10-13 2019-04-12 Soitec Procede de dissolution d'un oxyde enterre dans une plaquette de silicium sur isolant
KR20180071695A (ko) * 2016-12-20 2018-06-28 주식회사 티씨케이 층간 경계를 덮는 증착층을 포함하는 반도체 제조용 부품 및 그 제조방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6939783B2 (en) * 2003-03-04 2005-09-06 S.O.I.Tec Silicon On Insulator Technologies, S.A. Preventive treatment method for a multilayer semiconductor wafer
TWI278936B (en) * 2002-10-01 2007-04-11 Soitec Silicon On Insulator Rapid annealing process for wafers in semiconductor material
TWI278937B (en) * 2002-11-05 2007-04-11 Soitec Silicon On Insulator A method of rapidly thermally annealing multilayer wafers with an edge
US20080014731A1 (en) * 2006-07-11 2008-01-17 International Business Machines Corporation An interconnect structure with dielectric air gaps
WO2008114099A1 (en) * 2007-03-19 2008-09-25 S.O.I.Tec Silicon On Insulator Technologies Patterned thin soi

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04129267A (ja) * 1990-09-20 1992-04-30 Fujitsu Ltd 半導体基板およびその製造方法
JPH11204452A (ja) * 1998-01-13 1999-07-30 Mitsubishi Electric Corp 半導体基板の処理方法および半導体基板
JP4407127B2 (ja) * 2003-01-10 2010-02-03 信越半導体株式会社 Ｓｏｉウエーハの製造方法
FR2856192B1 (fr) 2003-06-11 2005-07-29 Soitec Silicon On Insulator Procede de realisation de structure heterogene et structure obtenue par un tel procede
EP1542275A1 (en) 2003-12-10 2005-06-15 S.O.I.TEC. Silicon on Insulator Technologies S.A. A method for improving the quality of a heterostructure
JP2006173354A (ja) * 2004-12-15 2006-06-29 Canon Inc Ｓｏｉ基板の製造方法
DE102004062356A1 (de) * 2004-12-23 2006-07-13 Siltronic Ag Halbleiterscheibe mit einer Halbleiterschicht und einer darunter liegenden elektrisch isolierenden Schicht sowie Verfahren zu deren Herstellung
US8138061B2 (en) * 2005-01-07 2012-03-20 International Business Machines Corporation Quasi-hydrophobic Si-Si wafer bonding using hydrophilic Si surfaces and dissolution of interfacial bonding oxide
FR2881573B1 (fr) * 2005-01-31 2008-07-11 Soitec Silicon On Insulator Procede de transfert d'une couche mince formee dans un substrat presentant des amas de lacunes
JP4849419B2 (ja) * 2005-02-03 2012-01-11 ソイテック 半導体ウェーハにおいてトラップ密度を減少させるための方法
FR2892855B1 (fr) 2005-10-28 2008-07-18 Commissariat Energie Atomique Procede de fabrication d'une structure en couches minces et structure en couches minces ainsi obtenue
US20080070340A1 (en) 2006-09-14 2008-03-20 Nicholas Francis Borrelli Image sensor using thin-film SOI
US7564114B2 (en) * 2006-12-21 2009-07-21 Qimonda North America Corp. Semiconductor devices and methods of manufacture thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI278936B (en) * 2002-10-01 2007-04-11 Soitec Silicon On Insulator Rapid annealing process for wafers in semiconductor material
TWI278937B (en) * 2002-11-05 2007-04-11 Soitec Silicon On Insulator A method of rapidly thermally annealing multilayer wafers with an edge
US6939783B2 (en) * 2003-03-04 2005-09-06 S.O.I.Tec Silicon On Insulator Technologies, S.A. Preventive treatment method for a multilayer semiconductor wafer
US20080014731A1 (en) * 2006-07-11 2008-01-17 International Business Machines Corporation An interconnect structure with dielectric air gaps
WO2008114099A1 (en) * 2007-03-19 2008-09-25 S.O.I.Tec Silicon On Insulator Technologies Patterned thin soi

Also Published As

Publication number Publication date
EP2382657A1 (en) 2011-11-02
TW201034076A (en) 2010-09-16
US9136113B2 (en) 2015-09-15
FR2941324B1 (fr) 2011-04-29
JP2012516045A (ja) 2012-07-12
JP5596053B2 (ja) 2014-09-24
SG173060A1 (en) 2011-08-29
US20110275226A1 (en) 2011-11-10
WO2010083933A1 (en) 2010-07-29
KR101373084B1 (ko) 2014-03-11
FR2941324A1 (fr) 2010-07-23
US20140030877A1 (en) 2014-01-30
KR20110091587A (ko) 2011-08-11
CN105006448A (zh) 2015-10-28
CN102292809A (zh) 2011-12-21

Similar Documents

Publication Publication Date Title
TWI490946B (zh) 溶解絕緣體底半導體型結構之周圍環中之氧化物層的方法
TWI420587B (zh) 薄ｓｏｉ元件之製作
TWI337769B (en) Method for recycling an epitaxied donor wafer
US7190029B2 (en) Preventive treatment method for a multilayer semiconductor wafer
US8324072B2 (en) Process for locally dissolving the oxide layer in a semiconductor-on-insulator type structure
JP2019521510A (ja) 歪みセミコンダクタ・オン・インシュレータ（ｓｔｒａｉｎｅｄ ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−ｉｎｓｕｌａｔｏｒ）基板の製造方法
US8507332B2 (en) Method for manufacturing components
JP5555269B2 (ja) 半導体オンインシュレータの構造を処理するための方法
JP7159518B2 (ja) セミコンダクタオンインシュレータ基板の表面を平滑化するためのプロセス
KR20110055743A (ko) 전위들의 이동을 가능하게 하는 반도체-온-절연체형 구조를 제조 및 처리하는 방법 및 대응하는 구조
JP2004096044A (ja) 基板及びその製造方法
TW201246382A (en) Process for treating a structure of semiconductor on insulator type