TWI260019B

TWI260019B - Semiconductor memory device and memory system

Info

Publication number: TWI260019B
Application number: TW093141128A
Authority: TW
Inventors: Shinya Fujioka; Kotoku Sato
Original assignee: Fujitsu Ltd
Priority date: 2004-05-21
Filing date: 2004-12-29
Publication date: 2006-08-11
Also published as: EP2058818B1; US20060256639A1; EP1598830A3; US20050259492A1; KR100667724B1; US7102949B2; TW200539183A; US7239569B2; EP1598830A2; EP2058818A1; KR20050111531A; EP2058819A1

Description

1260019 九、發明說明： L發明戶斤屬之技術領诚】相關申請案之交互參照本申請案係根據先前於2〇〇4年5月21曰建檔之曰本專 5 利申請案第2004-152301號與第2004-152302號並聲明其優先權益，且其全部内容被納於此處做為參考。發明領域本發明係有關於半導體記憶體裝置與記憶體系統’其對於虛擬SRAM(靜態隨機存取記憶體）中使用特別為最佳 10 的。發明背景虛擬SRAM為半導體記憶體裝置之一，其記憶體中用於儲存資料之記憶體胞元係由與DRAM(動態隨機存取記憶 15 體）相同的胞元構成，且其外部介面與SRAM相容。虛擬 SRAM具有DRAM以比起SRAM於較低位元成本有較大容量且具有與SRAM相同可用性之特徵，並因而實現容量提高及促進系統設計。例如，低電力（低耗電）虛擬SRAM被用作為行動電話之記憶體(RAM)。 20 第1圖為一方塊圖，顯示一慣常的虛擬SRAM101。該虛擬SRAM101具有一記憶體胞元陣列1〇2、一陣列控制電略 103、一復新控制電路1〇4、一晶片控制電路1〇5、一位址解碼為' 106、一資料記號控制電路1 〇7與一介面電路1 。記憶體胞元陣列102由針對列方向與行方向以陣列形 1260019 式被配置的數個記憶體胞元所構成。每一記憶體胞元為一種1T-1C型式（一電晶體與一電容器型式）之記憶體胞元（如上面描述之DRAM)。陣列控制電路103為記憶體胞元陣列 102中之記憶體胞元實施資料讀取作業、資料寫入作業與復 5 新作業。復新電路10 4輸出對復新作業要求以依照包括於其内部的一計時器值保存記憶體胞元中所儲存之資料。晶片控制電路105將來自外部由介面電路108所供應之一命令（外部命令)CMD解碼，並根據所解碼之結果與來自 10 復新電路104之復新要求輸出一控制信號。該命令CMD係由一晶片賦能信號/CE、一位址有效信號、一輸出賦能信號 /OE與一寫入信號/WE(“/”被附加於每一信號之代表符號之字首表示該信號為負邏輯)構成。晶片控制電路105實施命令CMD與復新要求之存取要 15 求（資料讀取/寫入)之仲裁(仲裁處理）。在此仲裁中，先前被產生的要求優先被處理。位址解碼器106將來自外部由介面電路108所供應之一位址信號解碼，並輸出解碼的結果至陣列控制電路103。資料記號控制電路107控制依照外部命令被實施之讀 20 取作業與寫入作業中記憶體外面與裏面間資料信號的發射與接收。與命令CMD及資料信號DQ之輸入及輸出時機同步的一時鐘信號CLK由外面被輸入介面電路108，並被供應至虛擬SRAM101之每一功能段。 1260019 第2圖為―日夺間圖，解釋該慣常虛擬SRAM之作業（資料頊取作業）。在第2圖中，「心 1乍業」為記憶體胞元陣列1〇2 之一選擇作業，換言之，為用一、马用陣列控制電路103為記憶體胞元陣列102執行之作業。一「两〃周邊作業」為記憶體胞元陣列 102(陣列控制電路1〇3) 一、）周义电路（如晶片控制電路105與資料兄號控制電路107)之作業。 /先’在時間T51 ’導致該裝置（虛擬SRAM)進入作業狀〜'之日日片賦、表示位址信號ADD為有效的位址有效信號/ADV、與輸出賦能信號/〇e改變為“l，，。晶 10 片控制電則〇5將此命令CMD料，並蚊外面來的存取要求為貝料項取作。位址解碼器取得位址信號 ADD並將之解碼。述而，若來自復新控制電路1〇4之復新要求在時間T51 刖產生，§外面來的存取要求被接收時，復新作業ref在 15 °己^體胞元陣列102中被執行（時間T52)。由復新作業REF 兀成日守之時間丁53，資料讀取作業RD(A)在記憶體胞元陣列 102中被執行，且對應於位址解碼器1〇6中之解碼結果的記 k體胞7^之資料（1A)，（2 A)與(3 A)循序地被讀取及被輸出作為資料信號DQ。 20 當晶片賦能信號/CE在時間T54變為“H”，晶片控制電路105對陣列控制電路103指示資料讀取作業RD(A)之終止。藉此，記憶體胞元陣列1〇2中被執行之資料讀取作業 RD(a)完成（時間T55)。當晶片賦能信號/CE與位址有效信號/ADV在時間 1260019 T55變為“L”時，晶片控制電路1〇5在此時妓位址CMD解碼，並決定外面來之存取要求為一資料讀取作業RD(B)。位址解碼器106採取該位址信號ADD並將之解碼。在時間T56，當復新登入項treN由時間T55經歷時， 5資料讀取作業^^⑺)在記憶體胞元陣列102中被執行，且資料（IB)，（2B)，（3B)，（4B)與(5B)被輸出作為資料信號DQ。該復新登入項TREN依據外面來的存取要求永遠被設定於資料讀取/寫入作業間，使得該復新作業可在存取要求產生時於記憶體胞元陣列102中被執行。 10 所以，如在資料讀取作業rD(A)中者，晶片賦能信號 /CE在時間T57變為“H”，且在記憶體胞元陣列1〇2中所執行之資料讀取作業RD(B)被完成（時間T58)。第3圖為一時間圖，解釋慣常虛之一作業（資料寫入作業）。第3圖中之資料寫入作業與第2圖中之資料讀取 15作業不同之層面僅在於寫入賦能信號/WE被做成“L”與輸出賦能信號/OE被維持於“H”，及被供應作為資料信號〇(^ 之資料（1A)至（3A)與（1B)至（5B)被寫入記憶體胞元内，且在其他層面，其與第2圖顯示之資料讀取作業相同（時間T61至 T68分別對應於時間T51至T58)。所以，資料寫入作業之解 2〇釋將被省略。如第2與3圖顯示者，該等資料讀取作業與資料讀取作業之類在慣常虛擬SRAM中被實施。近年來，關於視訊資料之類的大容量與即時資料通訊將被實施，且較高速之作業需要虛擬SRAM，其被用作為包 1260019 括行動電話之類的資料通訊裝置之記憶體。然而在慣常虛擬SRAM中，該復新登入項總是如第2與 3圖顯示地被提供，所以有關外面來的存取要求之存取時間被確定而包括其中該復新要求先前發生之情形的延遲，此 5為最壞的情況。由接收外面的存取要求(命令）以資料之輸入與輸出的一系列作業被執行，使得對應於下一個存取要求之該系列作業在對應於一存取要求之一系列作業後被開始，即僅有依據一存取要求之處理永遠被實施。作為加強虛擬SRAM中之作業（存取)速度，藉由縮短如 10第4A圖顯示之延遲減少外面來的存取時間之方法可被考慮。然而，若該延遲被縮短，外面來的存取要求之資料讀取/寫入作業間之時段TC被縮短，且其產生對應於復新登入項TREN不能被確保之恐懼。即，當該延遲被縮短，若該復新要求發生，則外面來的存取要求之資料讀取/寫入作 15業間無法執行該復新作業，且其產生記憶體胞元中所儲存之資料會不見的恐懼。作為加強虛擬SRAM中之作業（存取）速度的另一方法而言，將外面來的存取要求多工之方法（如第4B圖顯示者) 被考慮。然而，當資料讀取作業RD(A)如第4B圖顯示地在 20時間丁91正被執行時該資料讀取作業RD(B)被要求，關於資料讀取作業RD(B)之位址信號ADD被採用並在此時間點被解碼。所以，位址解碼器1〇6中之解碼結果改變，且不同的記憶體胞元被選擇。因之，當資料讀取作業尺以⑴於資料讀取作業rd(a)執行之際被要求時，外面來的存取要求無法精 1260019 確地被辨認，且其無法保證精確的資料(在第4B圖之圖例中為資料(3A)啟動由此時間點被輸出。同者對資料寫入作業亦成立。【發明内容】 5 發明概要本發明之一目標為要實現對一半導體記憶體裝置的存取作業之加速。本發明之一半導體記憶體裝置具有一記憶體胞元陣列，具有數個記憶體胞元；一復新要求電路要求關於該記 10 憶體胞元陣列之一復新作業；一處理電路將由外面被供應之有關對該記憶體胞元陣列的一外部存取要求的資訊解碼，並依照該解碼結果與一復新要求指示將在該記憶體胞元陣列被執行之一作業；一陣列控制電路根據該指令為該記憶體胞元陣列執行一作業；以及一暫存器保存有關該外 15 部存取要求的解碼結果。依據上述之構造，就算對應於另一外部存取要求之作業在記憶體胞元陣列中被該陣列控制電路執行時一外部存取要求被接收，有關被接收之外部存取要求的資訊與該陣列控制電路之處理獨立無關且並行地被解碼，且其結果被 20 保存於該暫存器内，而外部來的存取要求可被多工，及該處理電路與該陣列控制電路之管線式作業可被實現。在對應於該第一外部存取要求的作業後，對應於以複式被輸入之第二外部存取要求的作業之執行被指示，被產生之復新要求被保持待命，而對應於該等外部存取要求之作業隨後 10 1260019 可不須提供-復新登入項地被實施，且存取作業之加速可不致任何問題地被實現。本發明之半導體記憶體裝置具有一記憶體胞元陣列以數個記憶體胞元被配置於其中；一復新要求電路輸出要求 5 -復新作業之-復新要求信號至外部；一命令將有關對該記憶體胞㈣狀-外部麵要求的f訊解碼，並根據一解碼結果指示在記憶體胞元陣列中將被執行之作業；以及陣列控制電路根據來自該陣列控制電路為該記憶體胞元陣列執行-作業。該外部存取要求包括回應於該復新要求 % 10 信號之一復新執行要求。依據上述之構造’包括該復新作業之復新要求電路的作業僅就該等外部存取要求被要求。所以，其沒必要提供、復新么人項’且如延遲與寫人週期時間之對該記憶體胞i 陣列的存取作業所要求之時間可被縮短。當保存有關該處 I5理電路之外部存取要求的資訊之解碼結果的暫存器被提供時’有關該外部存取要求的作業可用該處理電路與該陣列控制電路之管線式作業被執行。 · 圖式簡單說明第1圖為一方塊圖，顯示慣常虛擬811八^/[之構造。 20 第2圖為一時間圖，顯示該慣常虛擬SRAM之一資料讀取作業；第3圖為一時間圖，顯示該慣常虛擬Sram之一資料寫作業；第4A與4B圖為用於解釋虛擬SRAM之問題的圖。 11 1260019 第5圖顯示依據本發明一第一實施例之半導體記憶體 I置的構造圖例； f6A圖顯示—復新執行控制段的電路構造圖例；弟6 B圖顯示第6 A圖之復新執行控制段的作業之時間

圖； S 第7圖顯示一管線執行控制段的構造圖例；第8圖顯示一命令執行控制段的構造圖例，· 第9圖顯示一暫存器的構造圖例；

第10圖顯示一陣列控制電路的構造圖例； 1〇帛UA圖顯示—記憶體胞元陣列中-記憶體胞元與其周邊電路的構造圖例；第11B圖顯示有關該記憶體胞元之資料讀取序列圖，· 第12圖為一時間圖，顯示依據第一實施例之憶體裝置的作業例； 15 第13圖為一時間圖，顯示依據第一實施例之另一半導體記憶體裝置的作業例；

第14圖為一方塊圖，顯示依據本發明第二實施例之一半導體記憶體裝置的構造圖例；第15圖為一方塊圖，顯示依據本發明第二實施例之一 20半導體記憶體裝置被施用的記憶體系統之構造圖例；第16Α至16C圖為用於解釋第二實施例之復新作業的圖；第17Α與17Β圖顯示依據本發明第二實施例之半導體記憶體裝置的命令例； 12 1260019 第18圖為日守間圖，顯示依據該第二實施例之半導體記憶體裝置的作業例；第19圖為一時間圖，_ + 金#〜 — , 口 ”肩不依據该弟二實施例之半導體記憶體裝置的另一作業例； 5 帛2G圖為—方塊圖，顯示依據本發明第三實施例之- 半導體記憶體裝置的基本構造圖例；第21A與21B圖為用於解釋該第三實施例之晶片控制電路的圖；

第22圖為用於解釋該第三實施例之位址解碼器的圖； 10 帛23A圖為用於解釋該第三實施例之復新位址控制電路的圖，第23B圖為用於解釋該第三實施例之復新位址決定方法的圖；第24圖為用於解釋該第三實施例之半導體記憶體裝置 15 的作業之圖；以及

第25圖顯示依據該第三實施例之半導體記憶體裝置的命令圖例。 L實施方式3 較佳實施例之詳細說明 2〇此後本發明之貫施例將根據該等圖被解釋。 (第一貫施例）第5圖為一方塊圖，顯示依據本發明一第一實施例的半導體記憶體裝置1A之構成。半導體記憶體裝置1A為一虛擬SRAM，且具有一復新 13 1260019 計時器2A、一晶片控制電路3A、一資料記號控制電路4、一資料記號控制電路5、一陣列控制電路6、一記憶體胞元陣列7與一介面電路8A。復新計時器2A藉由使用如計數器之時鐘裝置來計時，並在每—預定期間經歷後輸出一復新要求信號REFR至晶片控制電路3A。復新計時器2A在本發明中對應於一復新要求電路。該復新要求信號REFR為要求一復新作業之一信號用於保存在記憶體胞元陣列7之每一記憶體胞元中被儲存的資料。晶片控制電路3A具有一復新執行控制段(REF)9、一管線執行控制段10、一命令執行控制段(CMD)U與一命令暫存為12。晶片控制電路3A實施半導體記憶體裝置丨入中每一電路的作業之集權控制。更明確地說，晶片控制電路3八具有未被晝出之解碼 15為，且經由該介面電路由外部被供應一命令（外部命 7 )CMD，並將之解碼。隨後，晶片控制電路^人輸出根據 CMD之解碼結果與來自復新計時器2八之復新要求信號 REFR來輸出一控制信號至陣列控制電路6。晶片控制電路 3A實施有關外部命令CMD之資料讀寫入的存取要求 2〇與Μ要求信號汉咖之復新要求的仲裁(仲裁處理）。〒7暫存為12為保存將晶片控制電路3八中來自外部被供應的命令CMD解碼賴之解碼結果的暫存器。復新執行控制段9、管線執行控制段1峨命令執行控制段11將被描述。 1260019 位址解碼器4將來自外部經由介面電路Μ被供應之一位址信號ADD解碼，並__碼結果輸出—選擇位址信 =至陣列控制電路6。位址解碼器4具有—位址暫存器⑶呆存猎由將㈣«ADD解碼所獲得之解碼絲。分別被保存於位址暫埃命令暫存如中之解碼結果與來自外 :的同—存轉求«。保存於位崎存H丨3與命令暫存中之解馬、、、。果根據一觸發信號丁^同步地被輸出。

本电明之處理電路由晶片控制電路从與位址解碼器^ 構成。』f料記號控制電路5控制依據來自外部之命令CMD為。己(思體胞7L陣列7被實施之讀取作業與寫入作業中經由介面電路8A於半導體記憶體裝置1A之外部與内部間的資料 k號DQ之接收與發射。 —陣制電路6根據由晶片控制電路3a被供應之控制 =就”由位址解碼器4被供應之選擇位址信號執行有關記

I：Htl陣列7中之記憶體胞元的資料作業、資料寫與復新作業。、’ 記憶體胞元陣列7具有針對列方向與行方向被配置成陣列形成之數個記憶體胞元。更明確地說，該記憶體胞元陣列7具有數條位凡線路與數條句組線路被提供與該等位一 7 4父且5己丨思體胞元被配置於該等位元線路與句組線路之相交部位。每—記憶體胞元如DRAM地由丨T-1C型式 (-電晶體與-電容器型式）的記憶體胞元構成，並彳諸存一位元之資料。 15 1260019 記憶體胞元陣列7具有對應於該等位元線路被提供之感應放大器。介面電路8A為用於發射與接收半導體記憶體裝置以之内部與外部間每一信號的電路。命令CMD與值址信號 5 ADD由外部被輸入介面電路8A，且介面電路8A被輸入至外部（及由外部被輸出）。用於時命令CMD與資料信號DQ同步化之一時鐘信號由外部被輸入介面電路8八内，且被供應至半導體記憶體裝置1A中之每一電路。第6A圖顯示第5圖之復新執行控制段9之電路構成。 10 復新執行控制段9具有一 NOR(負邏輯和運算）電路 21、反相器22，25與26、及由一P波道電晶體23與一n波道電晶體24構成之一傳送閘27。外部存取要求信號CMDA與CMDB被輸入NOR電路21 内。NOR電路21之輸出經由反相器22被供應至電晶體23之 15 一控制接頭，及被供應至電晶體24之一控制接頭（閘極）。 NOR電路21之輸出被輸出作為一存取終止信號bstz。此處，每一外部存取要求信號CMDA與CMDB為在命令CMD 被輸入及一命令（來自外部之存取要求）出現時為高位準 (“H”)的信號。該外部存取要求信號cdmA對應於獨立被輸 20入之一普通暫存器與為此實施例之特點的管線式作業（稍後被描述)之一前行命令，及外部存取要求信號CDMB對應於該前行命令隨後之一命令。來自復新計時器2A之復新要求信號^^^^能經由傳送閘27被輸入反相器25，且反相器25之輸出被輸出作為復新 16 1260019 執行指令REFE。反相器25與26讓其輸入接頭由其本身被連接至不同反相器之輸出接頭，且-問（保存）電路由反相器25 與26構成。第6B圖為一時間圖，顯示第6八圖復新執行控制段9的 5作業。在下列的解釋中，其被假設復新要求信號refr在其低位準(“L”)時要求一復新作業，且復新執行指令refe在其為H”時指不復新作業之執行。首先，外部存取要求信號CMDA與復新要求信號虹叹為“H”、外部存取要求信號CMDB為“L”，及结果為復新執 · 10 行指令REFE為“L”。由此狀態，復新要求信號REFE於時間T1變為“L，，，且外部存取要求信號CMDA於時間T2變為“H”。外部存取要求 ~ 信號CMDA在時間T3變為“L”，且外部存取要求信號〇^〇6 _ 在時間T4變為“L”。 15 當每一該等信號如上述地改變時，至少一外部存取要求信號CMDA與CMDB為“H”至時間T4為止。所以，傳送問 27維持OFF狀態，且復新要求信號REFR未被輸入至反相哭 % 25。因之，復新執行指$REFE維持“L，，。然後，外部存取要求信號CMDA與CMDB二者均在時間 20 丁4變成“L”，而傳送閘27被導致為〇N狀態，且復新要求俨號REFR經由傳送閘27被輸入至反相器25内。結果為復新執行指令REFE變成“H”，且復新作業之執行被指示。如上面描述者，復新執行控制段9在至少一外部存取要求信號CMDA與CMDB為“H”（即至少一命令出現）時防止復 17 1260019 持復新作業為待命）。第7圖為一電路圖構成。新要求信號腿被發射，且限制復新作業不會被執行(維、第5圖之官線執行控制段1 〇的管線執行控制段1〇具有—Nand(___

路31，32,33與38 一職電路39、反相_，36與^ 及由-P波道電晶體34與-N波道電晶體％構成之—傳 .在第7圖中CMDA為-先行命令㈣卿)為有關= 行命令隨後之管線式作業的命令、及CEyCE每— 10 15 片賦能信號，其為該等命令信號之—（‘7,，代表負邏輯= 號，同者亦應用於下列的描述）。〇命令C__有關該管線式作業與晶片賦能作號 CE，其被輸入NAND電路Μ，且NAND電路31之輸出被輪: 入NAND電路32。NAND電路33之輸出被輸aNand電路 32。NAND電路32與38之輸出被輸入NAND電路33。=， NAND電路32與33構成一 RS正反器。

NAND電路32之輸出能經由依據晶片賦能信號€£與/ CE被控制之傳送閘4〇被輸入至反相器36内。反相器允與^ 讓其輸入接頭由本身被連接至不同反相器之輸出接頭，並 20 構成一閂電路。反相器36之輸出被輸入反相器3〇、反相器30之輸出與晶片賦能信號CE被輸入NAND電路38、及NAND電路38之輸出被輸入NOR電路39。命令CMDA被輸入NOR電路39，及NOR電路39之輸出被輸出作為一執行命令CMDE。 18 1260019 當指示要實施一管線式作業之命令CMDB在先行命令 CMDA執行之際被輸入，此時晶片賦能信號CE為“h，，(/ce 為“L”），在第7圖顯示之管線執行控制段1〇中，命令cmdb 經由NAND電路31被閂於NAND電路32與33所構成之RS正 5 反器中。此後’當晶片賦能信號CE變為“L，，(/CE變為“H”)以停止（終止）有關先行命令CMDA之作業時，命令CMDB經由傳送閘40被傳送至反相器36與37所構成之閂。當晶片賦能信號CE再變為“H”，命令CMDB經由NAND電路38與NOR電路 10 39被輸出作為執行命令cmDE。第8圖為方塊圖，顯示第5圖之命令執行控制段丨丨的構成。命令執行控制段11具有一復新(REF)決定部41、一復新 (REF)保存部42與一命令(CMD)產生部43。 15 命令CMD(例如為命令CMD之晶片賦能信號CE)與復新執行指令REFE被輸入復新決定部41，及復新決定部41決定來自命令CMD外部之存取(讀取/寫入)要求與復新要求之那一要求被給予優先性。然後，復新決定部41輸出決定、°果至设新保存部42。即，復新決定部41實施來自外部之〇存取要求與該復新要求的仲裁(仲裁處理）。例如復新決定部41係由RS正反器構成，命令CMD與復新執行指令REFE被輸入於此，並供應RS正反器之輸出至復新保存部42作為決定結果。復新保存部42被供應復新執行指令REFE與復新決定 19 1260019 部41之決定結果。若該復新要求在該決定結果對來自外部之存取要求給予優先權時出現，復新保存部42保存該復新要求(復新執行指令REFE)。復新保存部π依據由復新執行控制段9被供應之存取終止信號财2重新開始其保存之復 5新要求，並輸出一復新觸發信號reft至該命令產生部43。該命令產生部43在回應於一要求下產生及輸出—控制仏號（兒路啟動信號）。該命令產生部43依據被供應之命令 CMD與復新觸發信狀肌對外部存取或復新之執行產^ 一預設電路啟動信號。 1〇第9圖為一電路圖，顯示由第5圖之命令暫存器12與位址暫存器13所構成的暫存器電路12的構成。命令暫存器12 與位址暫存器13每一個為依據需要使用預定數目之第9圖顯示的暫存器電路51被構成。暫存器實施具有反相器52，55與56，及由P波道電晶體 53與N波道電晶體54所構成之一傳送閘57。在暫存器電路51中，時鐘信號CLK經由反相器52被供應至電晶體53之一控制接點（閘極）及被供應至電晶體54之控制接點（閘極)。_輸人信號別能經由傳送閘57被輸入至 2〇反相器％，及反相器％之輪出被輸出作為一輸出信號反相叩55與56讓其輸入接頭與輸出接頭彼此被連接並構成一閘電路。第10圖為方塊圖，顯示第5圖之陣列控制電路6的構 '且陣狀制電路6除了第10圖顯示之記憶體胞元陣列7 外部具有每一該等電路61至71。 20 1260019 在第ίο圖，一方塊選擇指令電路61、一句組線路(wl) 選擇指令電路62、一感應放大器（SA)選擇指令電路63、一行線路(CL)選擇指令電路64與一放大器（AMp)啟動指令電路65分別控制一方塊選擇電路66、一句組線路選擇電路 5 67、一感應放大器啟動電路68、一行線路選擇電路69與一放大為啟動控制電路7〇之對應的作業時機。方塊選擇電路66選擇性地啟動一位元線路傳送信號線路BT及不啟動-前置充電信號線路刪，所依據者為由位址解碼器4被供應之一方塊選擇位址信號BLSA。句組線路 10選擇電路67選擇性地啟動句組線路肌，其對應於由位址解碼器4被供應之句組線路選擇位址信號WLSA。感應放大器啟動電路68啟動-感應放大器驅動信號線路LE。行線路選擇電路69選擇性地啟動行線路以，其對應於由位址解碼器4 被供應之行線路選擇位址信號CLSA。放大動供應電路 15 7〇啟動一放大器驅動信號線路ΛΕΝ用於驅動一放大器71。該放大器71放大由記憶體胞元陣列7被讀取之資料並輸出該資料至記憶體胞元陣列5。各別電路66至70啟動信號線路之作業（包括選擇作業）刀別依據來自對應的指令電路61至65的指令循序地被實 20 施。更明確地說，-指令首先依據由晶片控制電路3Α被供應之t制L唬與由位址解螞器4被供應之陣列選擇位址信號ARSA由方塊選擇指令電路㈣輸出至方塊選擇電路 66 ^後地’在來自方塊選擇指令電路61之指令被輸出的邮〇〇19 情况下，；{：匕八 ./ ’ 9令由句組線路選擇指令電路62被輸出至句电綠路選擇電路67。此德L Ί、、且令此後，指令類似地由感應放大器選擇指兒感應放大器啟動電路68、由行線略64至行線路選擇 ^ 、释才日7电放大哭龄叙4 、及由放大态啟動指令電路65至 ⑽ 空制電路7G循序地被輸出。其應被注意，由放 .啟動彳日^免路65至放大器啟動控制電路7 出之條件為該等指八"被輪予扣7為由感應放大器選擇指令電路63&行線路選擇指令魏64二錢輸出。 ”仃第11·為一電路圖，顯示第5圖之記憶體胞元陣列7 的構成，亚在由數個記憶體胞元構成的記憶體胞元陣列7中如一 A憶體胞元及其周邊電路。第UB圖為—時間圖，解釋第11A圖之電路的資料讀取作業。 15

在第11A圖中，元件編號與符號〇代表一電容器、元件、^虎與付號NT1SNT17代表N波道電晶體、及元件編號與付#』丁1至PT3代表p波道電晶體。電容器〇與電晶體㈣構成-記憶體胞元（1T1C型式之記憶體胞元）。—組電晶體 NT3至NT5與一組電晶體^^^至^^丁丨〗分別構成前置充電電路82與85。電晶體NT11，NT12，PT2與ρτ3構成一感應放大器83。元件編號84代表一反相器。位元之資汛被彳諸存於記憶體胞元81之電容器ci。當儲存於記憶體胞元81(電容器C1)之資料被讀取的作業現在將參照第11B圖被解釋。當热資料讀取作業時，一資料寫入作業與一復新作業被執行，位元線路傳送信號線路BT〇與BT1及前置充電信號 22 1260019 線路BRS被啟動且為“H，，。因之，電晶體NT3至ΝΤ5及N川至NT15(在前置充電電路82與85内）與電晶體^^刊，， ΝΤ16與ΝΤ17為導電的，且位元線路肌與/扯之電位相等。在讀取資料之際，位元線路傳送信號線路（第11Α圖之 5電路中之位元線路傳送信號線路ΒΤ1)而非對應於記憶體胞元81之位元線路傳送信號線路ΒΤ〇，與前置充電信號線路 BRS不被啟動以使其為“L，，。因之，前置充電電路幻與以處於非作業狀態，且電晶體NT16與NT17處於非導電狀態（感應放大裔83之重置狀態的釋放）。位元線路傳送信號線路 10 ΒΤ0 維持 “Η”。接著，當句組線路WL選擇性地被啟動且變為“η”時，電晶體ΝΤ1被導致導電，且儲存於電容器C1之資料被讀出至位元線路BL。因而，位元線路Bl中之電位依據儲存於電容器C1之資料而改變（SQ1)。此處電晶體NT6與NT7為導電 15狀態，及電晶體NT16與NT17為非導電狀態。所以，位元線路BL與/BL之資料（電位）經由電晶體NT6與NT7被供應至感應放大器83。接著，g—感應放大益驅動信號線路LE被啟動且變為 “H”時，電晶體NT8與PT1被導致導電以實施供電，而感應 20放大器83被操作，且位元線路BL與/BL之資料被放大 (SQ2)。隨後’當一行線路被啟動且變為“H”時，作為行間極之電晶體NT9與NT10被導致導電，且位元線路之放大後資料被輸出至資料匯流排DB與/DB(SQ3)。此後，行線路CL不被啟動且被做成“L”，且在讀取資料 1260019 5 10 15 20 重新被寫入記憶體胞元8 、丨（電容器C1)(SQ4)後，句組線路 WL不被啟動且變為“L，，。、運而言之，在感應放大器83藉由 €應放大為驅動信號線路u並將之變為“ l ”而被導一非乍業狀恶後’所有位元線路傳送信號線路謂與抓及前置=電信號線路BRS被啟動且資料讀取作業完成。貝料寫入作業至記憶體胞元81與慣常技藝相同，且其解釋將被省略。接著’依據第-貫施例之半導體記憶體裝41A中的管線式作業將被解釋。第12圖為-時間圖，顯示依據該第一實施例之半導體 4體衣置的作業例。第12圖顯*之例子顯示半導體記憶體裝置❹導財導體处财置Μ «狀態之晶片賦能的情形H止有效信號/ADV表示位址信號 ADD為有效的’其輸出賦能信號與寫入賦能信號/ WE& Dp 7 CMD。在第12圖中，其“心作業”為記憶體胞元陣列7之選擇作業（陣列控制電路6為記憶體胞元陣列7執行之作業，及“週邊作業，，為除了陣列控制電路6與記憶體胞元陣列7外被電路2A，3A，4,挪A執行之作業。。首先在時間tu，晶片賊能信衆，cE、位址有效信遽/綱與輸出賦能信號趣變為。晶片控制電路 3A將此命令⑽並決定來自外部之存取要求為資料讀取作業RD(A)。位址解碼器侧位㈣號·並將之解碼0

此處，在依據該第一眘々 4 , K方也例之半導體記憶體裝置1A 24 1260019 中，當來自外部之存取要求未被多工，即來自外部之存取要求不為在來自外部之另一存取要求的作業執行之際被接收時，仲裁在來自外部之存取要求與復新要求間被實施。例如，當該復新要求在時間T11前用來自復新計時器2八 5的復新要求信號REFR發生時，該復新心作業在記憶體胞元陣列7中被執行（時間T12)。接著在時間T13，位址有效信號/ADV變為‘‘H，，。當作為心作業之復新作業在時間T14完成時，記憶體胞元陣列7之資料讀取作業被執行。因而在時間Tl5後，對 10應於位址解碼器4中之解碼結果的記憶體胞元之資料 (ΙΑ) ’（2Α)與（3Α)循序地被讀取及被輸出作為資料信號 DQ。當位址有效信號/ADV在時間Τ16於資料讀取作業 RD(A)為記憶體胞元陣列7正被執行變為“L，，時，晶片控制電 15路3A將命令CMD解碼並決定來自外部之存取要求為資料讀取作業RD(A)。位址解碼器4採用位址信號ADD並將之解碼。此時，來自外部之其他存取要求的作業rd(a)為記憶體紀元陣列7正被執行’且晶片控制電路3a與位址解碼器a因而在命令暫存器！2與位址暫存器ls中保存與資料讀取作業 2〇 RD(B)有關的各別解碼結果。賦能信號

接著在吩間T17,位址有效信號/ADV與晶片 /CEk為Η。結果為晶片賦能信號/CE變為“η，，，晶片控制電路从對外部存取要求6指示資料讀取作業RD㈧之終止，且在記憶體胞元卩㈣π被執行之資料讀取作業叩⑷ 25 ^6〇〇l9 =被完成（時間T18)。在猝發作業於f料讀取作業之類被 1施時藉由改變晶片賦能信號/ CE為“H”以終止該作業的命令在此實施例中被稱為一終止命令。 5 當晶片賦能信號/CE在時間T18再次變為“l”時，作為心作業之資料讀取作業仙⑻的執行被晶片控制電路从中之營線執行控制段10指示。在時間Tl9，記憶體胞元陣列7 之資料讀取作業RD(B)依據命令暫存器12與位址暫存器Η 中所保存的解碼結果被開始。 1 此處，在依據該第一實施例之半導體記憶體裝置认 10中，當來自外部之存取要求被多工，即來自外部之存取要求在來自外部之另一存取要求的作業執行之際被接收時，多工後之存取要求的作業在來自外部的其他存取要求之作業完成後以不須實施存取要求與復新要求間的仲裁地被執行。此用晶片控制電路3A中的復新執行控制段9之類被實 15 現。由時間T20 ’對應於位址暫存器13中所保存之解碼結果的記憶體胞元中之資料（IB)，（2B)，（3B)，（4B)與(5B)循序地被讀取及被輸出作為資料信號DQ。隨後在時間丁21 ’晶片賦能信號/CE變為“H”，即終止 20 命令被發出，且作為心作業之資料讀取作業RD(B)在時間 T22被完成。第13圖為一時間圖，顯示依據該第一實施例之另一半導體記憶體裝置的作業例。第13圖之例子顯示半導體記憶體裝置除了第12圖之信號外進一步使用另一位址有效信號 26 1260019 /ADV2作為命令cmd之情形。該另一位 ADV2為表口就/ 址信號為有效的一信號，且來自外之要求與該營綠4 、、〃式作業有關，即為一多工要求。 s w/t1㉘而言，其與第12圖不同之層面僅在於取代在 σ ^的時間T16至T17之際使位址有效信號/adv 一一立，表示來自外部的存取要求與該管線式作業有關的 “，，位址有效信號/ADV2在對應的時間T36至丁37被作成

L ’且半導體記憶體裝置1Α中之作業為烟的。所以其細的解釋蔣么、、皮，略。第13圖中顯示之時間丁 31至丁42分別 10應於第12圖顯示之時間T11至T22。依據該第—實施例，當對應於來自外部之存取要求的作業為記憶體胞元陣列7為陣列控制電路6正被執行時，若

“ 卩的另—存取要求被接收，晶片控制電路3A將命令解馬且位址解碼器4將位址信號ADD解碼，而不管陣 15列控制電路6中之作業。然後，解碼結果被保存於命令暫存心與位址暫存器13中。此後’當在記憶體胞元陣列7中對應於來自外部之存取要求被完成時，對應於來自外部之直他存取要求依據命令暫存器12與位址暫存器13中所保存的解碼結果以不須提供—传Μ八、/、旻新豆入項地在記憶體胞元陣列7 20中被執行。口而由純來自外部之存取要求至财取要求之解 :的處:(則級處理)與半導體記憶體裝置ia中依據解碼結猫之§己憶體胞元陣列7的處理（後級處理）可用該管線式作業獨立平行地被執行。即，依據來自外部之存取要求A的前級 27 1260019 處理與依據來自外部之存取要求⑽後級處理平行地被實施且在依據來自外部之存取要求⑽後級處理完成後，作為下又處理之後級處理為來自外部之存取要求A被實施。因之，來自外部之存取要求以複式被輸入，且該管線 5式作業可為有關來自外部之存取要求的作業被實現。此外，其延遲可藉由不提供復新登入項被縮短，且存取作業之加速可被實現而不致引起半導體記憶體裝置丨种之任何問題。貝料k#bDQ之匯流排效率可藉由實現該管線式作業被強化。 1〇在"亥第一貫施例中，當來自外部之存取要求以複式被輸入且連續地被執行時來自外部的存取要求之最大數目未被提及，但若只有該復新作業之先前被定的時段被滿足，名存取要求之袁大數目為選擇的。例如，當記憶體胞元之貧料保存時間為l〇〇msec且復新作業為記憶體胞元陣列7中 15所有記憶體胞元被執行的次數為8000次，該復新作業之時段為100msec/8000=12.5ps。所以在I2.5ps内，來自外部之存取要求可連續地被執行，且每一記憶體胞元之資料可被確保。在該第一實施例中，對應於稍後要被執行之存取要求 20的作業中的延遲藉由在來自外部之存取要求以複式被輸入時不提供復新登入項被縮短，但如在第13圖顯示之例者，藉由使用二位址有效信號/ADV與/ADV2,其延遲可被做成與具有一信號的正常情形相同，且其延遲可用其他信號不I存取要求是否以複式被輸入地被縮短◦在此方式中， 28 1260019 存取作業之加速亦可被實現而不致引起半導體記憶體裝置 1A中之任何問題。 (第二實施例）接著，本發明一第二實施例將被解釋。 5 第14圖為一方塊圖，顯示依據本發明之該第二實施例的半導體記憶體裝置1B的構成例。半導體記憶體裝置為一虛擬SRAM且具有一復新計時器2B、一晶片控制電路3B、一位址解碼器4、一資料記號控制電路5、一陣列控制電路6、一記憶體胞元陣列7與一介 10 面電路8B。復新計時器2B藉由使用如計數器之一時鐘裝置來計時，並在每次一預定期間經歷時經由介面電路8B輸出一復新導入要求信號REFR至外部。復新計時器2B對應於本發明之復新要求電路。該復新導入要求信號REFR為要求一復新 15 信號（命令)REFE的一信號以指示為記憶體胞元陣列7執行一復新作業。晶片控制電路3B具有一管線執行控制段10與一命令暫存器12，並在半導體記憶體裝置1B中實施每一電路的作業之集權控制。 20 更明確地說，晶片控制電路3B經由介面電路8B由外部被供應一命令（外部命令)CMD與一復新信號(命令)REFE。晶片控制電路3B用來畫出之一解碼器將其解碼，並依據該解碼結果輸出一控制信號至陣列控制電路6 ◦

命令暫存器12為一暫存器，其保存在晶片控制電路3B 1260019 10 15 20 中被解碼所獲得之解碼結果。管線執行控制段10將稍後被描述。一位址解碼器4將經由介面電細被供應之來自外勒 Z址信號解碼，並依據該解碼結果輪出—選擇位址信载，列控制電路6。位址解碼器4具有—位址暫存器m =位雌細^爾讀簡。保存於料 ^子心與位址暫存器13中之解碼結果係有關同一要求。保存於^卩令暫存器12與位觸發+讀-果依據―器4被=Γ。中之處理電路相W㈣電路聊位址解碍 ^資料記號控制電路5控制依據來自夕卜部之命令CMDA 錢體胞元陣列7被實施之讀取作業與寫入作業中細由二面電路耐半導體記憶體震㈣之外部與内部間的資二 k號DQ之接收與發射。、4 陣列控制電路6根據由晶片控制電路3B被供應信號與由位址解碼器4被供應之選擇位址信號執= 憶體胞元陣列7中之記憶體胞元的資料作業、資料寫入作; 與復新作業。下菜記憶體胞元陣列7具有針對列方向與行方向被配 ^列形成之數個記憶體以。更明確地說，該記憶體胞元陣列7具有數條位场路與數條句組線路被提供與該等位几線路相父’且記憶體胞元被配置於該等位元線路與句組線路之相交部位。每—記憶體胞元如DRAM地由1T_1C型式

30 1260019 (一電晶體與一電容器型式）的記憶體胞元構成，並儲存一位元之貨料。記憶體胞元陣列7具有對應於該等位元線路被提供之感應放大器。 5 介面電路8B為用於發射與接收半導體記憶體裝置⑺之内部與外部間每一信號的電路。命令CMD位址信號、ADD 與復新信號REFE由外部被輸入介面電路8B，且介面電路8B 輸出該復新導入要求信號REFR至外部。資料信號被輸入及由介面電路8B被輸出。用於使命令CMD與資料信號DQ同步 10 化之一時鐘信號由外部被輸入介面電路8B内，且被供應至半導體記憶體裝置1B中之每一電路。第15圖顯示使用第14圖之半導體記憶體裝置1B的記憶體系統之一構成例。在第15圖中，半導體記憶體裝置1B以簡化的圖被顯示，具有與第14圖的方塊之類有相同功能的 15 方塊之類被給予相同的元件編號與符號，且冗餘的解釋將被省略。由復新計時器2B被輸出之復新導入要求信號REFR被輸入一記憶體控制器28。由記憶體控制器28被輸出之命令 CMD與復新信號REFE被輸入晶片控制電路3B，且由記憶 20 體控制器28被輸出之位址信號ADD被輪入位址解碼器4。資料信號DQ被輸入及由記憶體控制器28與資料記號控制電路5被輸出。記憶體控制器28依據來自一處理器29之類的要求來控制半導體記憶體裝置1B。例如，當記憶體控制器28用來自 31 1260019 半導體記憶體裝置1B之復新導入要求信號REFR接收一復新要求時，記憶體控制器28在接收後於一固定期間内輸出復新信號REFE。當記憶體控制器28由處理器29接收對半導體記憶體裝置1B之一存取要求（讀取或寫入資料）時，記憶 5體控制器28輸出對應於該資料之命令CMD與位址信號 ADD。記憶體控制器28實施由處理器29對半導體記憶體裝置1B之存取要求與復新導入要求信號REFR之復新要求的仲裁處理，並依據仲裁結果輸出命令CMD或復新信號 REFE。 10 如上述者，在使用半導體記憶體裝置1B之記憶體系統中’要執行半導體記憶體裝置1B中之復新作業的復新信號 REFE依據由半導體記憶體裝置1B之復新計時器2B被輸出的復新導入要求信號REFR被輸出。因之，半導體記憶體裝置1B本身控制該復新作業的執行時機。所以，在記憶體控 15 制器28中包括一計時器之類用於控制復新作業之執行時機是不必要的，而且考慮控制器方面的復新作業之執行時機是不必要的結果為如第15圖顯示之記憶體系統可在相同的慣常系統中被實現，且若新的系統被構建，其可容易地被構建。 2〇第14圖顯示之管線執行控制段10具有如第7圖顯示的該等NAND電路31，32，33與38、一NOR電路39、反相器 30，36與37、及由一P波道電晶體34與一 N波道電晶體35構成之一傳送閘40。在該第二實施例中，CMDA代表以有正負符號式被輸入之一正常命令與管線式作業（其將稍後被 32 1260019 描述）中之一先行作業（其為此實施例之特點），及cmdb(p) 代表有關隨後於該先行命令之管線式作業的一命令。^^與 /CE代表一晶片賦能信號，其為命令之一。中令CMDB(P)係有關該管線式作業與晶片賦能信號 5 CE，其被輸入NAND電路31，且NAND電路31之輸出被輸入NAND電路32。NAND電路33之輪出被輪人NAND電路 32。NAND電路32與38之輸出被輸入NAND電路33。即， NAND電路32與33構成一 RS正反器。 N A N D電路3 2之輸出能經由依據晶片賦能信號c £與/ 10 CE被控制之傳送閘40被輸入至反相器36内。反相器光與” 讓其輸入接頭由本身被連接至不同反相器之輸出接頭，並構成一閂電路。反相為36之輸出被輸入反相器3〇、反相器3〇之輸出與晶片賦能信號CE被輸入NAND電路38、及NAND電路38之 15輸出被輸入1^011電路39。命令CMDA被輸入NOR電路39，及NOR電路39之輸出被輸出作為一執行命令CMDe。當指不要實施一管線式作業之命令CMDB在先行命令 CMDA執行之際被輸入，此時晶片賦能信號CE為“H，，(/Ce 為L ) ’官線執行控制段10中，命令CMDB經由NAND電路 20 31被閃於NAND電路32與33所構成之RS正反器中。此後’當晶片賦能信號CE變為“L，，(/CE變為“H”）以停止（終止）有關先行命令CMDA之作業時，命令CMDB經由傳送間40被傳送至反相器36與37所構成之閂。當晶片職能仏號CE再變為“H”，命令CMDB經由NAND電路38與 1260019 NOR電路39被輸出作為執行命令cmde。弟14圖中顯示之命令暫存器12與位址暫存器13每-個為依據而要使用預定數目之第9圖顯示的暫存器電路㈣構成。 5 曰存态貝施具有反相器52，55與56，及由P波道電晶體 53與N波道電晶體54所構成之—傳送間^。在暫存态電路51中，時鐘信號CLK經由反相器52被供應至弘曰曰體53之-控制接點（閘極）及被供應至電晶體54之 -控制接點（閘極）。—輸人錢職經由傳送閘57被輸入至 10反相杰，及反相裔55之輸出被輸出作為一輸出信號㈤丁。反相為55與56讓其輸入接頭與輸出接頭彼此被連接並構成 ^ 閘電路。第14圖中之陣列控制電路6與第10圖者之構成相同。在陣列控制電路6中，該方塊選擇指令電路以、一句組 15、、泉路(WL)延擇指令電路62、一感應放大器（从)選擇指令電路63化線路(CL)選擇指令電路μ與一放大器（AMp)啟動心令電路65分別控制_方塊選擇電路％句組線路選擇甩路67感應放大$啟動電路68、—行線路選擇電路69 與一放大器啟動控制電路7〇之對應的作業時機。 20 彳塊2^擇電路66選擇性地啟動-位元線路傳送信號線路BT及不啟動-前置充電信號線路順，所依據者為由位址解碼器4被供應之—方塊選擇位址信號Blsa。句組線路選擇電路67選擇性地啟動句組線路WL，其對應於由位址解碼器4被供應之句組線路選擇位址信號肌认。感應放大器 34 1260019 =兒路68啟動-感應放大器驅動信號線路le。行線路選擇私路69廷擇性地啟動行線路〔[，丨對應於由位址解碼器* 、i、應之仃線路轉位址信號clsa〇放大器啟動供應電路颇動-放大n驅動信號線路AE關於義一放大器71。 /放大☆ 71放大由記憶體胞元陣列7被讀取之資料並輪出該資料至記憶體胞元陣列5。八σ別A路66至7G啟崎I祕之作業（包括選擇作業）厂依據來自對應的‘令電路61至65的指令循序地被實

10 15 2〇更月確地# ‘令首先依據由晶片控制電路从被供 :之控制信號與由位址解碼器4被供應之㈣選擇位址信 =aRsa由方塊選擇指令電路㈣輸出至方塊選擇電路卜隨後地，在來自方塊選擇指令電路61之指令被輸出的 2下’-指令由句組線路選擇指令電路62被輸出至句組泉略選擇電路67。

此後，指令類似地由感應放大器選擇指令電_至感選大⑽動電賴、由行線路選擇指令電路64至行線路 =電路69、及由放大器啟動指令電路65至放大器啟動控 ^路職序地被輸出。其應魅意，由放大驗動指令 =至放大驗動控制電物之指令被輸出之條件為該 :令為由感應放大器選擇指令電路63與行線路選擇指令硌64二者被輸出。第u圖中之記憶體胞㈣列7與第UA圖之構成相同。几之貢訊被儲存於記憶體胞元81之電容如。當儲存 35 1260019 於記憶體胞凡8丨（電容器Cl)之資料被讀取的作業與第liB 圖顯示者相同。當無資料讀取作業時，一資料寫入作業與一復新作業被執行，位元線路傳送信號線路BT〇與BT1及前置充電信號 5線路BRS被啟動且為“H，，。因之，電晶體抓至肪及題）至NT15(在丽置充電電路幻與幻内）與電晶體nT6，NT7， NT16與NT17為導電的，且位元線路3]^與/；81^之電位相等。在讀取資料之際，位元線路傳送信號線路（第11A圖之電路中之位元線路傳送信號線路BT1)而非對應於記憶體胞 _ 10元81之位元線路傳送信號線路BT0，與前置充電信號線路 BRS不被啟動以使其為“L，，。因之，前置充電電路以與以處於非作業狀態，且電晶體NT16與NT17處於非導電狀態（感、應放大器83之重置狀態的釋放）。位元線路傳送信號線％， ΒΤ0維持 “H”。 15 接著，當句組線路WL選擇性地被啟動且變為“H”時，電晶體NT1被導致導電，且儲存於電容器C1之資料被讀出至位元線路BL。因而，位元線路肌中之電位依據儲存於電 φ 容器ci之資料而改變（SQ1)。此處電晶體NT6與nt7為導電狀態，及電晶體ντ16與ΝΤ17為非導電狀態。所以，位元2 2〇路BL與/BL之資料（電位）經由電晶體贿與抓被供應至感應放大器83。 “ 接著’當-感應放大器驅動信號線路[£被啟動且變為 “Η”時，電晶體ΝΤ8與ΡΤ1被導致導電以實施供電，而感應放大器83被操作，且位元線路BL與/BL之資料被放= 36 1260019 (SQ2)。隨後，當一行線路被啟動且變為“h，，時，作為行問極之電晶體NT9與NTH)被導致導電，且位元線路之放大後資料被輸出至資料匯流排加與。此後，行線路CL不被啟動且被做成“L”，且在讀取資 5料重新被寫入記憶體胞元81(電容器叫(叫4)後，句組線路WL不被啟動且㈣“L”。進而言之，在感應放大器以藉由不啟動感應放大态驅動信號線路Le並將之變為“l，，而被導致非作業狀悲後，所有位元線路傳送信號線路BT〇與BT1及前置充電信號線路BRS被啟動且資料讀取作業完 10 成。資料馬入作業至§己彳思體胞元g 1與慣常技藝相同，且其解釋將被省略。第16A至16C圖為用於解釋依據第二實施例之半導體記憶體裝置1B的復新作業之圖。 15 第16A圖顯示被供應使得復新作業在第14圖之半導體記憶體裝置1B中被執行的命令CMD與復新信號REFE 的驅動波形。當半導體記憶體裝置1B包括專用接頭（專用接腳）用於輸入復新信號REFE時，復新信號REFE在其中所有命令CMD(/CE，，/ADV，/OE，/WE)之信號如 20 第16A圖顯示地不被啟動（“H”）的狀態中之一脈衝波形被改變為“L”，且復新作業在半導體記憶體裝置1B中被執行0 當該復新作業將以不在半導體記憶體裝置1B中提供專用接頭用於輸入復新信號REFE地被命令CMD執行時，晶片 37 1260019 賦能信號/CE在其中例如除了晶片賦能信號/(^外之命令CMD如第16B圖顯示地不被啟動的狀態中之脈衝波形被改變為“L”，且復新作業因而可在半導體記憶體裝置1B中被執行。當復新作業係用命令CMD類此地被執行時，事先定 5出用於執行復新作業之專用命令為適當的。第16C圖顯示半導體記憶體裝置1B中之復新作業的流程圖。尚復新作業之執行被來自外部被供應的復新信就 REFE(或如上述之專用命令）指示時，復新信號經由介面電路8B被放入半導體記憶體裝置iB(sll)，且晶片控制電路 10實施命令決定並決定其為復新作業（S12)。隨後，將被實施復新作業之記憶體的位址被讀取(S13)，且其心（陣列控制電路6與記憶體胞元陣列7)被啟動（s 14)。陣列控制電路6為對應於在記憶體胞元陣列7於步驟S13被讀取之位址的記憶體胞元實施復新作業（S15)，且前置充電被實施及該處理被完 15 成(S16) 〇第17A與17B圖顯示依據該第二實施例之半導體記憶體裝置1B的命令例。第17A圖顯示其中半導體記憶體裝置比包括復新信號 REFE被輸入之專用接頭的情形中之命令例。

20 在用於實施資料讀取作業之一讀取命令中，信號/ CE 與/ OE為“L”且信號/ WE與REFE為“H”。在用於實施資料寫作作業之一寫作命令中，信號/CE與/WE為“L”且信號 /OE與REFE為“H”。在用於實施復新作業之復新命令REF中，只有信號 38 1260019 REFE為“L”且其他信號/CE，/OE與/WE為‘Ή，，。當信號 /CE與REFE為“Η”，半導體記憶體裝置⑴處於待命狀態，其為一等候狀態（非作業狀態）。第17Β圖顯示當半導體記憶體裝置1 β不包括專用接頭 5 用於輸入復新信號REFE至其中時僅被命令CMD定出之命令例。讀取命令RD與寫入命令WR除了不具有信號rEFE外與第17A圖中顯示之例子相同。當信號/CE為“H”，半導體記 fe體裝置1B處於待命狀態，其為一等候狀態（非作業狀態）。 10 就復新命令REF而言，信號/CE在其中信號/〇E與/ WE為“H”的狀態中之脈衝波形中被改變為“l，，。接著，依據該第二實施例之半導體記憶體裝置1B中的管線式作業將被解釋。第18圖為一時間圖，顯示依據該第二實施例之復新執 15行控制段的作業例。在第18圖中，半導體記憶體裝置比以官線式作業使用導致半導體記憶體裝置1B為作業狀態之晶片賦能信號/ CE、表示位址信號為有效的位址有效信號/ ADV、作為命令CMD之輸出賦能信號/ 〇E與寫入賦能信號 /WE，且進一步使用復新信號REFE，執行復新作業ref(資 20料讀取作業RD(A)，資料讀取作業RD(B))作為一例。在第 18圖中，“心作業，，為記憶體胞元陣列7之選擇作業（陣列控制電路6為復新要求電路5執行之作業），及“周邊作業，，為除了陣列控制電路6與記憶體胞元陣列7外用輸出2B，3B，4，5 與8B被執行的作業。 39 1260019 首先，作為對經由介面電路8B來自復新計時器2B之復新導入要求信號rEFR的反應下，復新信號refe在時間 TH1變為“L”。晶片控制電路3B將命令cMD與復新信號 REFE知碼，並決疋该復新作業係由外部被要求。 5 在時間T112，復新信號REFE變為“H，，，且該復新心作業在記憶體胞元陣列7中被執行。在其中復新心作業於記憶體胞元陣列7中執行下的時間Τ113，晶片賦能信號/CE、位址有效信號/ADV與輸出賦犯k號/OE變為“L”。晶片控制電路3B將此命令CMD解 1〇碼，並決定來自外部之存取要求為資料讀取作業RD(A)。位址解碼器4取得位址信號ADD並將之解碼。此時，該復新作業在執行下作為心作業，且晶片控制電路3B與位址解碼器4 因而分別在晶片控制電路12與位址暫存器13保存有關資料讀取作業RD(A)之各別的解碼結果。 15 在此實施例中，該讀取命令在時間T113被輸入，但其控制側事先知道作為心作業之復新作業所需的時間，且該讀取命令在復新信號REFE被改變後經過一段預設時間後被輪入。此後，位址有效信號/ADV變為“H，，。 2〇在時間T114，當作為心作業之復新作業完成時，作為心作業之資料讀取作業RD(A)的執行用晶片控制電路3B中之官線執行控制段10被指示，且記憶體胞元陣列7之資料讀取作業RD(A)的執行依據命令暫存器12與位址暫存器13中所保存的解碼結果被開始。結果為，由時間τη5，對應於 40 1260019 位址暫存器】3中所保存的解碼結果之記憶體胞元的資料 ⑽’（2A)與（3A)循序地被讀取及被輸出作為資料信號 DQ 〇 “在其中資料讀取作業仙⑷當信號有效信號 5為“L”時於記憶體胞元陣列7執行下的時間丁 116，晶片控制電路3B將此命令CMD解碼，並決定來自外部之存取要求為資料讀取作業RD(B)。位址解碼器4取得位址信號add並將之解碼。此時，作為心作業之作業汉以八)在記憶體胞元陣列 7中執行，且晶片控制電路3B與位址解碼器4因而分別在晶 1〇片控制電路12與位址暫存器13保存有關資料讀取作業 RD(B)之各別的解碼結果。接著，在時間T117，位址有效信號/ADV與晶片賦能仏唬/CE變為“H”。晶片控制電路3B以晶片賦能信號/ce 變為“H”對陣列控制電路6指示資料讀取作業RD(A)之終 15止’且在記憶體胞元陣列7中被執行之資料讀取作業RD(A) 於時間T118完成。用於在資料讀取作業中之猝發作業之類被貝苑時藉由改變晶片賦能信號/CE為“H，，來終止作業的命令被稱為一終止命令。在時間T118,當晶片賦能信號/CE再次變為“L，，，作為 2〇、心作業之資料讀取作業RD(B)的執行被晶片控制電路33中之答線執行控制段10指示。在時間T119記憶體胞元陣列7 之貝料頃取作業尺〇(8)的執行依據命令暫存器12與位址暫存為13所保存之解碼結果被開始。由時間T120，對應於位址暫存器13中所保存之解碼結 1260019 果的記憶體胞元中之資料（IB)，（2B)，（3B)，（4B)與(5B)循序地被讀取及被輸出作為資料信號DQ。隨後在時間T121，晶片賦能信號/CE變為“H，，，即終止命令被發出，且作為心作業之資料讀取作業RD(B)在時間 5 T122被完成。第19圖為一時間圖，顯示依據該第二實施例之另一半導體記憶體裝置的作業例。在第19圖中，半導體記憶體裝置1B以管線式作業使用晶片賦能信號/ CE、位址有效信號 /ADV、輸出賦能信號/OE與寫入賦能信號作為命令 10 CMD，且進一步使用復新信號REFE執行復新作業REF(資料寫入作業WR(A) ’資料寫入作業WR(B))作為一例。第19圖顯示之時間圖的作業不同的層面僅在於寫入賦能信號/WE取代輸出賦能信號/〇E被改變為“L，，及資料 k號DQ所供應之資料被舄入記憶體胞元，且作業例與半導 15體記憶體裝置18内部之作業中第18圖所顯示的時間圖相同，其徉細解釋因而被省略。第丨9圖中之時間丁131至丁142 分別對應於第18圖中之時間丁丨丨丨至丁丨^。依據該第二實施例，包括復新作業之記憶體胞元陣列的作業僅有來自外部之存取要求被要求。所以如慣常技藝 20般地在各作業間提供復新登入項為不必要的，且資料讀取作業之延遲與資料寫入作業之週期時間可被縮短，使得提高每單位時間之可存取缝、強化有關資料信號dq之匯流 T占用率、及實現存取作業之加速為可能的。用於保存該等解碼結果之命令暫存器12與位址暫存器13被提供，且前 42 !26〇〇ΐ9 置充電在前級與後級被實現，而有關資料信號DQ之匯流排佔用率可進一步被強化、及存取作業之加速可被實現。例如，處理之加速可在半導體記憶體裝置於有關影像處理與即時處理的電路中被使用時加以實現。 5 (第三實施例）接著本發明一第三實施例將被解釋。第20圖顯示依據本發明該第三實施例之半導體記憶體衣置201的基本構成。在第2〇圖中，具有與第14圖及第5圖 1的方塊之類有相同功能的方塊之類被給予相同的元件編號 /、付说，且几餘的解釋將被省略。半導體記憶體裝置201為一虛擬SRAM，具有一晶片控制電路202、一位址解碼器2〇3、一復新位址控制電路加斗、貝料圮號控制電路5、一陣列控制電路6、一記憶體胞元陣列7與一介面電路2〇5。 15 晶片控制電路202實施半導體記憶體裝置201中每一電路的作業之集權控制。晶片控制電路202經由介面電路205 被供應命令（外部命令)CMD與來自外部之位址信號ADD。曰曰片控制電路202用未晝出之解碼器將其解碼，並依據該解碼結果輪出一控制信號至陣列控制電路6。 2〇在位址信號ADD與命令CMD之預定組合的情形中，晶片控制電路202其為復新作業之要求，並產生該復新命令 REFC及將之輸出。即，晶片控制電路2〇2藉由存取一特定命令決定其為復新作業之要求。此要求例如被設定為正常〒7 (資料項取、資料寫入）或其之組合(例如資料讀取對資 43 1260019 料讀取、或資料讀取、資料寫入對資料寫入）。在位址信號 ADD與命令CMD之預定組合中，對記憶體胞元陣列7之存取作業未被實施，且資料未由記憶體胞元被讀取。位址解碼器203在回應於復新命令REFC下選擇性地將 5經由介面電路2〇5被供應之來自外部的命令信號ADD戋由位址控制電路2〇4被供應之一復新位址信號REFA解碼，並依據该解碼結果輸出該選擇位址信號至陣列控制電路6 ◦ 復新位址控制電路204具有一内部計數器。復新位址控制電路204依據由位址解碼器2〇3被供應之一復新命令 10 REFC刼作該計數器，並依據計數器值輸出表示被指示之復新位址至位址解碼器203。 15 介面電路205為用於發射與接收半導體記憶體裝置2〇1 之内部與外部間每—信號的電路。命$cmd與位址信號 ADD由外^被輸入介面電路2〇5，且介面電路⑽被輸入至外口及由外部被輸出）。用於時命令CMD與資料信號叫同步化之日寸釦化唬由外部被輸入介面電路2〇5内，且被供應至半導體記憶體裝置201中之每一電路。第21AI421B1I顯不第201]之晶片控制電路2()2的圖。日日片控制電路202如第21A圖晶員示地具有一命令解碼器

20 21 1。命令CMD與位址信號ADD

被輪入命令解碼器211内，且P 7解碼為211將其解碼Q進而言之，命令解碼器川依據該解碼結果輸執行命令Exc或—復新命令refc。復新命令REFC在位址信號娜與命令cmd之預定組合的情形中被輸出。 44 第21A圖顯示之晶片控制電路2 Ο 2被構成以在每次該等仇址信號ADD與命令CMDi預定組合被輸入時輸出復新命令REFC，但晶片控制電路2〇2不受限於此，且晶片控制電路202例如可如第21B圖顯示地被構成。第21B圖顯示之晶片控制電路2〇2具有一命令解碼器 212與一計數器213，且命令解碼器212對應於第21A圖之命令解碼器211。在第21B圖顯示之晶片控制電路202中，計數為213之計數值在每次位址信號aDd與命令CMD之預定組合被輸入時被增量（或被減量）。當該計數值變成一預設值時’計數器213輸出復新命令refc。即，當位址信號ADD 與命令CMD之預定組合被輸入預定次數時第21]5圖顯示之晶片控制電路202輸出該復新命令reFC。第22圖顯示第20圖之命令解碼器203的構成。命令解碼器203具有一緩衝器221與一選擇器222。依據來自外部之位址信號ADD的一位址EXA與一復新位址 REFA被輸入至選擇器222，及選擇器222依據復新命令 REFC選擇性地輸出位址exa或REFA至緩衝器221。例如，選擇器222在復新命令reFC為“H”時輸出位址RKFA、在復新命令REFC為“L”時輸出位址EXA。進而言之，被輸入緩衝器221之位址解碼器203被輸出。第23A圖為用於解釋第20圖之復新位址控制電路204 的圖。復新位址控制電路204如第23A圖顯示地具有一計數器231與一復新位址決定段232。計數器231在每次一復新命令REFC'被輸入時將一計數值CNT增量（也可減量）， 1260019 並輸出計數值CNT至復新位址決定段232。復新位址決定段232依據被供應之計數值CNT決定復新位址REFA，並輸出之。第23B圖為用於解釋復新位址控制電路2〇4中之復新位 5址REFA的決定方法之圖。計數器231在每次一復新命令 REFC'被輸入時將該計數值增量。然而，若復新命令REFC，在計數值為η時被輸入，該計數器回復為〇。“n，，對應於須被選擇以在記憶體胞元陣列7中實施復新作業的所有句組線路之數目。該計數值以一對一對應於該復新位址。例如， 10當計數值為0時，A0被選擇及被決定作為該復新位址 REFA ’及當計數值為1時，A1被選擇及被決定作為該復新位址REFA。第24圖為用於解釋依據該第三實施例的半導體記憶體裝置之作業的圖。 15 在第24圖，元件編號241代表有關排組A之電路，並包括在也fe體胞元陣列7之一排組A 243及一控制電路242用於控制之。70件編號244代表有關排組B之電路，並包括在體胞元陣列7之一排組B 246及一控制電路245用於控制之，與一資料記號控制電路247。元件編號248代表一介 2〇面電路。每一控制電路242與245被顯示成一方塊，但具有如第20圖顯示的晶片控制電路202、位址解碼器203與復新位址控制電路204之類的功能。結果為控制電路242與245分別為排組241與246被包括於記憶體胞元陣列7内，獨立的控制可就每-排組241與246 46 1260019 被做成。因而，例如在實施排組A 241中之復新作業時存取排組246為可能的，及復新作業在另一排組被實施時存取復新作業未被實施的一排組並實施資料之讀取與寫入為可能的0 5 第25圖顯示依據該第三實施例之復新執行控制段中的一復新命令例。不管該復新作業為那一排組被實施，信號/CE與/OE 為“L”且信號/WE在該復新命令之情形中為“H”。指定用於實施該復新作業之排組藉由使用部分之位址信號ADD(在 10 第25圖中，位址信號ADD對應於位元A0至A2)被實施。依據本發明，用於保存有關該外部存取要求之資訊的解碼結果之暫存器被提供，且有關由外部被供應之外部存取要求的資訊之解碼與對應於該記憶體胞元陣列中之外部存取要求的作業被做成可獨立並行地執行，而來自外部之 15存取要求可以複式被輸入，且該前置充電可為該解碼與對應於記憶體胞元陣列中之外部存取要求被實現，使得加速邊存取作業為可能的而不致引起任何問題。 ^依據本發明’包括復新作業之記憶體胞元陣列的作業藉由輪出該復新要求信號用於要求外部之復新作業而僅用 ^部存取要求被控制’且在各作業間提供-復新登入項 /不必要的、對兄憶體胞元陣列之存取作業所需的時間可破、:短，每單位時間之存取次數可被增加、及半導體記憶體衣置之存取作業的加逮可被實現。本貫施例將在各層面被視為說明性而非限制性的，且 47 1260019 、矛】範圍之等值的意義與範圍内之所有變化因而欲被包合於其中。本發明可以其他特定形式被實施而不致偏離其精神與根本特徵。【圖式簡單說明】 5 弗1圖為—方塊圖，顯示慣常虛擬SRAM之構造。弟2圖為—時間圖，顯示該慣常虛擬SRAM之一資料讀取作業； ' 弗3圖為一時間圖，顯示該慣常虛擬SRAM之一資料寫作業； ..... 第4A與4B圖為用於解釋虛擬SRAM之問題的圖。第5圖顯不依據本發明一第一實施例之半導體記憶體裝置的構造圖例；第6A圖頌示一復新執行控制段的電路構造圖例；第6B圖顯示第6八圖之復新執行控制段的作業之時間 15 圖；第7圖顯示一管線執行控制段的構造圖例；第8圖顯示-命令執行控制段的構造圖例；第9圖顯示_暫存器的構造圖例；第1〇圖顯示-陣列控制電路的構造圖例； 2〇第UA圖顯示一記憶體胞元陣列中一記憶體胞元與其周邊電路的構造圖例；第11B圖顯不有關該記憶體胞元之資料讀取序列圖；第12圖為一時間圖，顯示依據第一實施例之半導體記憶體裝置的作業例； 48 1260019 第13圖為一時間圖，顯示依據第_實施例之另一半導體記憶體裝置的作業例；第14圖為-方塊圖，顯示依據本發明第二實施例之一半導體記憶體裝置的構造圖例； 5 帛15圖為一方塊圖’顯示依據本發明第二實施例之一半導體記憶體裝置被施用的記憶體系統之構造圖例；第16A至16C圖為用於解釋第二實施例之復新作業的圖，第17A與17B圖顯示依據本發明第 1〇記憶體裝置的命令例； w

第18圖為-時間圖，顯示依據該第二實施例之半導體記憶體裝置的作業例； S

第19圖為-時間圖，顯示依據該第記憶體《的另-作W 15 第2〇圖為一方塊圖’顯示依據本發明第三實施例之— 半導體記憶體裝置的基本構造圖例；第21A與21B圖為用於解釋該第三實施例之晶片控制電路的圖； 2〇第Μ圖為用於解釋該第三實施例之位址解碼器的圖；第23A圖為用於解釋該第三實施例之復新位址控制路的圖；第23B圖為用於解釋該第三實施例之復新位址決定方法的圖；第24圖為用於解釋該第三實施例之半導體記憶體裝置 49 1260019 的作業之圖；以及第25圖顯示依據該第三實施例之半導體記憶體裝置的命令圖例。【主要元件符號說明】 1A···半導體記憶體裝置 26" •反相器 1B…半導體記憶體裝置 27·· •傳送閘 2A…復新計時器 28·· •記憶體控制器 2B…復新計時器 29" •處理器 3A···晶片控制電路 30" •反相器 3B···晶片控制電路 31" •NAND電路 4···位址解碼器 32·· •NAND電路 5···資料記號控制電路 33·· •NAND電路 6···陣列控制電路 34" •P波道電晶體 7···記憶體胞元陣列 35" •N波道電晶體 8A…介面電路 36" •反相器 8B…介面電路 37" •反相器 9···復新執行控制段 38" •NAND電路 10…管線執行控制段 39" •NOR電路 11…命令執行控制段 40·· •傳送閘 12…命令暫存器 41·· -復新決定部 13…位址暫存器 42·. ••復新保存部 21-"NOR 電路 43·. ••命令產生部 22···反相器 51·· -暫存器電路 23…P波道電晶體 52- ••反相器 24…N波道電晶體 53- ••P波道電晶體 25···反相器 54· ••N波道電晶體 1260019 55···反相器 56···反相器 57…傳送閘 61···方塊選擇指令電路 62…句組線路選擇指令電路 63···感應放大器選擇指令電路 64…行線路選擇指令電路 65···放大器啟動指令電路 66···方塊選擇電路 67…句組線路選擇電路 68···感應放大器啟動電路 69…行線路選擇電路 70···放大器啟動控制電路 71···放大器 81···記憶體胞元 82…前置充電電路 83…感應放大器 84···反相器 85…前置充電電路 101···虛擬 SRAM 102···記憶體胞元陣列 103···陣列控制電路 104···復新控制電路 105···晶片控制電路

106·· •位址解碼器 107·· •資料記號控制電路 108" •介面電路 201·· •半導體記憶體裝置 202·· •晶片控制電路 203·· •位址解碼器 204" •復新位址控制電路 205·· •介面電路 211·· •命令解碼器 212·· •命令解碼器 213·· •計數器 221·· •緩衝器 222·· •選擇器 231·· •計數器 232·· •復新位址決定段 241" •電路 242·· •控制電路 243·· •排組 244·· •電路 245·· •控制電路 246" •排組 247···資料記號控制電路 248···介面電路 51

Claims

1260019 10 15 20 十、申請專利範圍： 1· -種半導體記憶體裝置，包含：一吕己1思體胞元陣列，呈古去配置於其中；、有數個儲存f料之記憶體胞元福〜1新要求②路要求—復新作業以保存儲存於該專&己fe體胞元中之資料； ^處理電路將有騎由外部被供應的該記憶體胞二二之—外部存取要求的資訊解碼’並依據該解碼結果來自該復新要求電路之—復新要求指示將在該記憶體胞兀陣列中被執行的作業；一陣列控制電路依據來自該處理電路之—指令為該記憶體胞元陣列執行一作業；一暫存器保存有關該處理電路之外部存取要資訊之解碼結果。 2·如申請專利範圍第i項所述之半導體記憶體裝置，並中在執打對應於該記憶體胞元陣列之—第一外部存取要求的作業時，若喊理電路接收—第二外部麵要求，該處理電路保存有關在該暫存器中該第二外部存取要求的資訊之解碼結果’且在對應㈣第—要求存取要求之作業完成後，該處理電路依據該暫存器中所保存的解碼結果指示在該記憶體胞元陣列中將被執行之作業。 3·如申請專利範圍第2項所述之半導體記憶體裝置，’進一步包含-復新執行控制電路’控制是否一復新作業在回應於该復新要求下被執行。 ’' 〇

52 1260019 4·如申請專利範圍第3項所述之半導體記憶體裝置，其中該復新執行控制電路在對應於該第一外部存取要求之作業隨後指示對應於該第二外部存取要求之一作業的執行’該復新執行控制電路使被產生之該復新要求待命。 5·如申請專利範圍第3項所述之半導體記憶體裝置，其中當其有至少-外部存取要求時，該復新執行控制電路使該復新要求待命。 6·如申請專利範圍第2項所述之半導體記憶體褒置，進一步包含-管線執行控制電路在對應於該第—外部存取要f之作業於該記憶體胞元陣列中完成後指示對應於该第二外部存取要求之作業的執行。 .如申請專利範圍第2項所述之半導體記憶體裳置步包含： 15 20 新要求之仲裁

她琢外部存取要求與該損

=該:理電路依據該命令執行控制電路中之仲 8 4該記憶體胞元_切被執行之—作業。 •=請翻11目第7項所叙半導體記《裝置，其中要长ΓΓ應於該記憶體胞元陣列中之該第—外部存取存==該命:執行控制電路接收該第二外部 9要求與該復新utTi制電路不實施該第二外部存取 9.:申請專職_丨項所述之半導體記有關該外部之存取時間依據該外部存取要求ΐ否在I 53 1260019 行對應於該記憶體胞元陣列之一外部存取要求的作業之際被接收而被做成不同。 10. 如申請專利範圍第1項所述之半導體記憶體裝置，其中該暫存器具有一命令暫存器保存有關該外部存取要求 5 之命令資訊的解碼結果與一位址暫存器保存位址資訊之解碼結果。 11. 如申請專利範圍第1項所述之半導體記憶體裝置，其中該處理電路具有一命令解碼器將有關該外部存取要求之命令資訊解碼，與一位址解碼器將位址資訊解碼。 10 12.如申請專利範圍第1項所述之半導體記憶體裝置，其中有關該外部存取要求用該處理電路與該陣列控制電路之管線式作業被執行。 13. 如申請專利範圍第12項所述之半導體記憶體裝置，其中在有關一第一外部存取要求之作業被執行時，若一第二 15 外部存取要求被接收，復新作業之執行被阻止。 14. 如申請專利範圍第1項所述之半導體記憶體裝置，其中由外部被供應之有關該外部存取要求的資訊包括資訊表示一第一外部存取要求在對應於該記憶體胞元陣列中之一第二外部存取要求的作業執行之際被發出。 20 15. —種半導體記憶體裝置，包含：一記憶體胞元陣列，具有數個儲存資料之記憶體胞元被配置於其中；一復新要求電路輸出一復新要求信號至外部以要求一復新作業來保存儲存於該等記憶體胞元中之資料； ^00019 5 10 15 20 -處理電路將由外部被供應之有關對該記憶體胞 =列之—外部存取要求的資訊解碼，並依據—解碼結果指示將在該記憶體胞元陣列中被執行之作業’·以及 —陣列控制電路依據來自該處理電路之一指令為 μ圮憶體胞元陣列執行一作業， Μ存取要求包括對該復新要求信號反應又一復新執行要求。 16=申請專利範圍第15項所述之半導體記憶體裝置，其中二復新要求電路具有—料器功能，並在每次經過一固 1心時期時輸出職新要求信號至外部。 17·如申請專·圍第15韻述之半導體記憶體裝置，其中為:該復新執行要求，—各難號祕之信號被使用。 .。申請專利範圍第15項所述之半導體記憶體裝置，並中為了該復新執行要求，一特定的命令被使用。 9·如申請專·圍第15項所述之半導體記憶體裝置，進一步包含-暫存器保存有關該處理電路之外部存取要求的資訊之解碼結果。

2〇·如申請專利範圍第丨9項所述之半導體記憶體裝置，盆中在執行對應於該記憶體胞元陣列之一第一外部存取要求的作業時’若該處理電路接收-第二外部存取要求，該處理電路保存有關在該暫存器中該第二外部存取要求的資訊之解碼結果，且在職於要求存取要求之作業完錢，該處理電路依據該暫存器中所保存的解碼結果指示在該記憶體胞元陣列中將被執行之作業。 55 1260019 21.如申4專利範圍第2Q項所述之半導體記憶體裝置，進— 步包含-管線執行控制電路在對應於該第一外部存取要^之作業於該記憶體胞元陣列中完成後指示對應於该弗二外部存取要求之作業的執行。 U如申請專利範圍第19項所述之半導體記憶體裝置，其中该暫存器具有一命令暫存器保存有關該外部存取要求之P 7貝Λ的解碼結果與一位址暫存器保存位址資气之解碼結果。、口 23. 如申請專·圍第15項職之半導體記憶體裝置，其巾 · 有關。亥外部存取要求用該處理電路與該陣列控制電路之官線式作業被執行。 24. —種記憶體系統，包含：。女申明專利範圍第丨項所述之半導體記憶體裝置；、以及一控制器輸出有關該外部存取要求之資訊， /、中忒控制為接收該復新要求信號，並輸出該復新執行要求作為回應。 ® 25. t申請專利範圍第24項所述之記憶體系統，其中該控制在5亥控制器接收該復新要求信號後於-固定期間内輪出該復新執行要求。 2 6 ·=請專利範圍第2 4項所述之記憶體系統，其中該控制口” &有關肖該等記憶體胞i之讀取或寫入資料的一子取要求與该復新執行要求之仲裁處理，並依據一仲裁 …果輪出該外部存取要求。 56 1260019 27.—種半導體記憶體裝置一 S己憶體胞元陣列元被配置於其中；，包含：具有數個儲存資料之記憶體胞 5 -陵, ㈣外部被供應之有關對該記憶體用；；列之—㈣存取要求的命令資訊與位址資刻热JL依據解碼結果指示將在該記憶體胞元陣列中勒執行之作業；以及

▲ -陣列控制電路依據來自該處理電路之—指令為 δ亥冗憶體胞元陣列執行一作業，其中有關該外部存取要求之命令資訊與該位址資軸為預定之組合，該處理電路指示以執行—復新作業而保存在該記憶體胞元陣列之記憶體胞元中所儲存之資料。过如申請專利制第27項所述之半導體記憶體裝置，進一步包含：

一位址控制電路控制—位址以執行該復新作業，其中该位址控制電路具有一計數器以在有關該外一存取要求之命令資訊與該位址資訊成為預定之組合時以-值改變-預設值，並依據該計數值決定一位址以執行該復新作業。 29·如申請專利範圍第27項所述之半導體記憶體裝置，其中該記憶體胞元陣列係由數個排組構成，以及其中該等處理電路與陣列控制電路就每一排組被包括，且每一排組被做成為可獨立地控制。 57