TWI251334B - Bottom electrode of capacitor of semiconductor device and method of forming the same - Google Patents

Bottom electrode of capacitor of semiconductor device and method of forming the same Download PDF

Info

Publication number
TWI251334B
TWI251334B TW092126440A TW92126440A TWI251334B TW I251334 B TWI251334 B TW I251334B TW 092126440 A TW092126440 A TW 092126440A TW 92126440 A TW92126440 A TW 92126440A TW I251334 B TWI251334 B TW I251334B
Authority
TW
Taiwan
Prior art keywords
layer
insulating layer
pattern
contact
layer pattern
Prior art date
Application number
TW092126440A
Other languages
English (en)
Other versions
TW200412664A (en
Inventor
Si-Youn Kim
Ki-Jae Hur
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of TW200412664A publication Critical patent/TW200412664A/zh
Application granted granted Critical
Publication of TWI251334B publication Critical patent/TWI251334B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

修正
1251334 ----- 案號卯 12fi440 五、發明說明（1) 【發明所屬之技術頜域】 本發明是有關於一種半導體元件之電容下電極以及其 製造方法，且特別是有關於一種柱狀電容以及其製造 /、 法。 …万 【先前技術】 近年隨著電腦廣泛的應用，半導體元件的需求隨之增 加，因為需要具有高回應速度以及高儲存容量的半導體^ 件’為了符合這些需要，已經開發出可以改善積集密度凡 回應速度以及可靠度的半導體元件製造技術。 舉例來說，半導體元件，像是動態隨機存取記憶體 (DRAM)元件等具有大的儲存容量，資訊資料可以由此DRam 元件自由的輸入以及/或輸出。此DR AM元件通常包括用電 荷模式儲存資訊資料的記憶胞，以及控制資訊資料的週邊 電路區，此DRAM元件的記憶胞通常包括一個存取電晶體= 及一個加速電容器。 " 為了達到兩積集度DRAM元件’有許多研究致力於在一 個紀錄記憶胞内形成電容器，以使dram元件具有足夠的儲 存電容量，此電容器可以用確定有足夠儲存電容量的幾種 =法形成，通常包括使用高介電常數的材料作為介電層， 或疋利用半球型矽晶粒（HSG)成長製程來增加電容p曰 效面積。 tm的韦 4疋HSG成長製程需要複雜且昂貴的步驟，合降低 顧元件的生產力，另外用高介電常數的材料來作曰為降八低雷 層時，DRAM兀件的生產力可能也會因 日士 =制 程變化而減少。 勹电谷為形成日寸的製
1251334 —修正 曰 五 童號 92126440 發明說明（2) 抑因此’一種增加電容器高度的方法以 裔形狀的方法被發展出氺 種文k電容 容量，在這am元件有足夠的健存電 時電容哭 =谷為的兩度與形狀會改變，但此 :::水千尺寸會維持不變，舉例來說， 狀或疋柱狀的下電極。 〜战鰭 在最近的〇1以等級的DR AM元件上電容哭的古声合如 B，0 0 0埃，因此高产知旰上％谷杰的阿度會超過 ^ ^ηΡΛΜ - ^ 又。义1 5，0 0 0埃的柱狀電容器會被用來 確保DRAM兀件有足夠的儲# t n 饭用來 6 〇8〇m Π8’ 7 36號專利（Lee等人提出）以及第 增加時，電容器的下電極可能會在電容哭 :f作過程中倒塌’特別是在電容器為柱狀時，電容器下 電極的倒塌常會發生’目為隨著高度的增加電容器不穩定 的結構會增加。 心 々抑日本專利早期公開第13一574 1 3號中揭露了一種柱狀電 谷1§，具有改良的下電極結構。 第1圖為一種習知的柱狀電容器下電極的結構剖面 圖0 睛蒼照第1圖，形成在基底1 5上的柱狀電容器之下電 極1 0具有一個接觸窗插塞11穿過絕緣層圖案1 7，以及一個 節點1 3連接到接觸窗插塞丨丨，一個墊層（未顯示）會放置在 接觸窗插塞11之下。 下電極10的節點丨3會根據臨界尺寸（CD)的基準，分成 上節點1 3a以及下節點1 3b，在此下節點1 3b的臨界尺寸 (CD2)會比上節點13a的臨界尺寸（CD1)大，當下節點13b的
12282pi fl.ptc 第8頁 1251334
臨界尺寸（CD1)大時，柱 種形成柱狀電容器的下電 臨界尺寸（CD2)會比上節點丨3a的 狀電容器結構可以得到改善。 第2A圖與第2B圖為習知的一 極之方法的結構剖面圖。 „八圖，在於基底20上形成—層第一絕緣層以 疋、第一纟巴緣層以形成具有第一接觸窗開口 2 3的第一 絕緣層圖案2 2。 —在第一絕緣層圖案22上放置第一導電材料，以填滿第 觸窗開口23，因此會在第一接觸窗開口23内形成作為 極的接觸窗插塞24，在此接觸窗插塞24會與用於下電 2的墊層（未顯不）電性連接，換句話說，接觸窗插塞“ 曰形成在此塾層上。 依序在第一絕緣層圖案22以及接觸窗插塞24上形成蝕 』阻擒層25 m緣層26以及第三絕緣層28，第二絕緣 層26的形成係使用與第三絕緣層28有不同蝕刻速度的材 一請參照第2B圖，第三絕緣層28會被蝕刻以形成具有第 =接，窗開口28b的第三絕緣層圖案28a，第二絕緣層26暴 路在$二、纟巴緣層圖案2 8 a内的部分會被蝕刻，以形成一個 具有第二接觸窗開口 26b暴露出接觸窗插塞24的第二絕緣 i Θ案2 6 a 此弟二絕緣層圖案2 8 a以及第二絕緣層圖案 2 6a係用協同（in — situ)步驟形成，在第二絕緣層圖案“a 形成時，蝕刻阻擋層2 5會被蝕刻。 當第二絕緣層圖案2 6a以及第三絕緣層圖案28a形成 時，接觸窗插塞Μ的表面會被暴露出來，因為第二絕緣層
1251334 五、發明說明（4) 26的触刻速度大於第三絕緣層28的蝕刻速度，第二絕緣層 圖f26a的第二接觸窗開口26b之臨界尺寸會比第三絕緣層 圖案28 a的第，接觸窗開口28b之臨界尺寸大。 # $幸的是’在接觸窗插塞24上方側邊部份（區域A)的 ::緣層圖案22的-部份也會被蝕刻到，換句話說，因 括Γ ί 的餘刻速度與第二絕緣層26不同，接觸窗 插塞2 4上方側邊部份f ^24j,^ΓΛ Vx^ ^^^ 1 J運4伤（區域A)也會受到損宝。 在姓刻與清潔|y鞋隹^里 、口 ΐ i ϊ ί於ΐ 士時’可能會在相鄰的接觸窗插塞之間形 玖冤J·生橋接，假如橋接發生 下電極的丰導髀-μ j固俯基之間的話，包括 '疋件之可靠性會受到嚴 =子就是在於解決這些以及習 =:本發明 【發明内容】 ，、他缺點 因此，本發明的目的就是在提供一 f下電極，包括—保護層圖案 ：二:：：電 塞之間形成橋接。本發明另外也提供= 插 的柱=結構，H以改善電性以及增加電===改進 為讓本發明之上述和其他目的、 顯易懂，下文特舉一較佳 、:所=能二明 細說明如下·· 11 口所附圖式，作詳 【實施方式】
12282pifl.ptc 第10頁 1251334
更洋盡的說明，但 一定是本發明實施 提供足夠的揭露好 編號表示相同的單 大用以說明本發明 是請注意本發明可 例所描述的架構， 讓熟習此技藝者可 元’其中圖示中結 以有不同的形式而不 實施例的提供是為了 以完全了解，同樣的 構層的厚度有經過放 第3 A圖至第3E圖為依照本發明一實施例的一種柱狀帝 容器的下電極之製造方法的流程剖面圖。 包 制請f照第3A圖，提供基底30其上具有一層墊層31用以 =作電容器的下電極，此墊層3丨會形成在閘極電極（未顯 不）之間的接觸窗區域内，每一墊層3丨就像是電容器的下 電極與基底3 〇之間的電通道。 在具有墊層3 1的基底3 0上形成一層第一絕緣層，舉例 來說，第一絕緣層可以是硼磷矽化物玻璃（BPSG)，當第一 絕緣層是一層BPSG層時，第一絕緣層會與之後接著要形成 的一層第二絕緣層有不同的蝕刻選擇比，此BpSG層較適當 是具有重量百分比為3 · 5 %至4 · 5 %的硼以及3 · 3 %至3 · 7 %的 磷。 在基底3 0上的第一絕緣層會被钱刻形成具有第一接觸 窗開口33的第一絕緣層圖案，暴露出墊層31，此第一絕緣 層圖案32係用光學微影製程形成。 當第一絕緣層圖案3 2形成時，會產生污染物顆粒，在 第一絕緣層圖案3 2形成以後，這些污染物可能會殘留在第 一絕緣層圖案32上，假如污染物留在第一絕緣層圖案3 2 上’在接下來的製程期間可能會造成半導體元件的失效。 因此，最好在形成第一接觸窗開口以後進行一道清潔
12282pifl.ptc 第11頁 1251334 案號 9212fUin 五、發明說明（6) 二驟二此清潔步驟包括一種使用標準清 疋風既酸（HF)溶液的濕清潔步驟，在此 包2體積比為1 : 1 : 5的氫氧化氨(NH4OH) 及離子水（Η? 0 )，雖然也可以單獨使用 較佳的方式是在清潔過程期間依序於使 用SC-1溶液，在此清潔過程中，用叮溶 1〇〇 ^，、然後接著用sc—i溶液清潔約18〇 田進行/月潔步驟時，第一接觸窗開 (CD)會增加，此時第一絕緣層圖案3 2的 緣層圖案3 2多少被餘刻到而降低。 當比如像位元線等結構（未顯示）形 案32下時，結構的一部分會在清潔步驟 ，別是在第一接觸窗開口側壁附近的部 嚴重，因此因為像是位元線等結構的暴 是圖案橋接之類的錯誤。 考里到上述問題，最好在清潔步驟 開口 33的側壁上形成間隙壁，在此情形 如下。 將一層用來作為間隙壁的薄膜連續 開口 3 3的側壁與底部表面上以及第一絕 例來說，此間隙壁的薄膜包括一層氮化 層，f然這些層可以獨自形成完成間隙 ，與氮化矽層也可以依序形成以構成間 氧化物層可以包括中溫氧化物（MTO)。 此’專膜會被钱刻以移除薄 修正 潔1 (S C - 1)溶液或 例子中，sc-1溶液 、過氧化氫（H2〇2)以 這兩種溶液，可是 用HF溶液之後再使 液清潔基底3 〇約 秒。 口 33的臨界尺寸 局度會因為第一絕 成在第一絕緣層圖 以後被暴露出來， 分結構會暴露的更 露就可能會造成像 以後於第一接觸窗 中，間隙壁的形成 形成在第一接觸窗 緣層圖案32上，舉 矽層或是氧化物 壁的薄膜，氧化物 隙壁的薄膜，在此 一絕緣層圖案3 2上
第12頁 1251334 i正
案號 9212fi^un 五、發明說明（7) 以及在第-接觸窗開口33的底部表面上的部分，因此 在第一接觸窗開口 33側壁上 ^有 部分就是作為間隙壁。〗厚膜曰d屬膜剩餘的 ^明簽妝第3β圖，用導電材料構成的導電層會被沈積在 第-絕緣層圖案32上並填滿第一接觸窗開口33 來 說，導電材料包括多晶矽。 1 J ^ 〃特別的I，導電層會形成在具有第一接觸窗開 第-絕緣層圖案32上，並填滿第一接觸窗開口33 厣 位在第-絕緣層圖案32上的部分會被移除，在此導電二: 移除的部分係以化學機械研磨（CMp)製程 θ 製程中，研磨終點會被設定在第一絕緣層圖案32的表面ΜΡ 也就是說導電層會被CMP製程研磨直到第一絕緣層圖案“ 的表面暴露出來為止，因此第一接觸窗開口 33會被導電 料填滿、，當第一接觸窗開口 33被導電材料填滿以後，就妒 成了作為電容之下電極的接觸窗插塞34。 y 請簽照=3C圖，依序在第一絕緣層圖案32與接觸窗插 塞34上形成第二絕緣層36以及第三絕緣層”，當蝕刻 絕，層38與第：絕緣層36時，第—絕緣層圖案32可能會^ 為第一絕緣層圖案32與第二及第三絕緣層36，38之間^ 刻選擇比而受到損害。 因此’最好在第一絕緣層圖案32與接觸窗插塞34上 成一層蝕刻阻擋層35，此蝕刻阻擋層35可以避免第一絕緣 層圖案3 2在蝕刻第三絕緣層3 8與第二絕緣層3 6時受到損、、
12282pifl.ptc 第13頁 害，舉例來說，蝕刻阻擋層35包括一層氮化矽層或一層 化物層，雖然這些i可以獨自形成完成蝕刻阻擋層35 ^薄 1251334 /> --裝號92】2fi44fl 修正 曰 五、發明說明（8) 膜，氧化物層與氮化矽層也 層35的薄膜，在此氧化物層^^序形成以構成蝕刻阻擋 當第二絕緣層36的蝕刻選二^括中，氧化物（MT0)。 時，在接觸窗開口 3 3上面區、、纟小於第一絕緣層圖案3 2 少會被蝕刻㈣；當靠近接觸窗：f的第-絕緣層圖案3 2多 絕緣層圖案32被蝕刻到時 ^ 3上面區域附近的第一 案橋接就可能會發生，假如;目=;=?，^ 功能就會受到破壞。 ”同產生電谷态的電性 因此，第二絕緣層3 6的蝕刿、g裡L η 層圖案32大，換句話說，笛—^ &擇比取好是比第一絕緣 要高於第-絕緣層圖案32。層36的蝕刻選擇比最好 BPSG構成，在此BPSG較佳是:右，弟二絕緣層36係用 的硼以及具有重量百八八 里百分比為2. 3%至2. 7% 木田ΐ 為2.25%至2.65%的碟。 當用弟三絕緣層圖案 ， 的柱狀下電極時，下節點的臨界=形'電容器 以避免下電極傾斜或崩塌，合、於上節點， 層圖案是利用第三絕緣層心；；==二絕緣 成，形成在第二絕緣層圖案緣f36f餘刻過程形 尺寸必須要比形成在第_ f a1々弟一接觸®開口之臨界 戶、资比^成在弟二絕緣層圖案之 口遝要大，舉例來說，第二 f —接觸由開 基矽（TEOS)層。 ——層像是四氧乙 請參照第3D圖，第：0祕鹿μ办贫— 被蝕刻，此蝕列牛驟&二、、、巴、，豪層”弟二絕緣層36會依序 ，^此I虫刻步驟係用光學微影製程 觸窗插塞34的表面為止， ]恭路出接 出蝕刻阻擋声35。桩nr f 層蝕刻到暴露 —1擋層對第三絕緣層38與第二絕緣 第14頁 12282pifl.ptc 1251334 修正 …· 宏该* 92126440 曰 五、發明說明（9) 的蝕刻步驟係利用濕蝕刻步 触刻步驟較佳是用LAL溶；:進行，此濕 JHF ^ f h4F 〇 1 ^ 驟車父佳是以使用I A I、、六 田尽ό ΰ的钱刻步 行，當姓刻Ξ =酸容易的濕姓刻步驟來進 的濕蝕刻步驟會比較，…二：:=時，使用LAL溶液 矽層時，使用磷酸溶液；進；、= :層35包括-層氮化 當蝕刻阻擋声U ~ ϋ ^ π 丁 u d ν驟會比較適合；而 •丨搐層35包括虱化矽與氧化 步驟可：依序使用鱗酸溶液與LAL溶液，層日”濕触刻 分別會被圓荦^，以後，第三絕緣層38與第二絕緣層36 36a，因為笛”有弟一接觸*開口 36b的第二絕緣層圖案 為弟一，'、邑緣層36的蝕刻選擇比會被調敕 絕緣層38還大，路1V +續一 《饭巧整到比弟二 窗門口 — 在弟一絕緣層圖案36a内的第二接觸 歼 的臨界尺寸會比第三絕緣層圖荦38a内μ笛-；& 觸窗開口 38b大。另外^ 曰口茶Ma内的弟二接 會被調整到比g奶，口為弟一、、、巴緣層36的蝕刻選擇比 声圖荦32不I Ϊ Ϊ窗插塞34上端被暴露出來的第一絕緣 增圚茶W不太會被蝕刻。 合產圖案…與第二絕緣層圖案36a形成時， 誤。 象層圖案363上，而會在後續製程中產生錯 此，最好對第三絕緣層圖案383與第二絕緣層圖案 3^.土订^潔步驟，此清潔步驟較佳是使用sc]溶液
12282pi f1.ptc 第15頁 1251334 修正 五、發明說明（10) 或是HF容易的濕蝕刻步驟，雖然兩種溶液可以單獨使用， 但是較適當的還是在清潔步驟中依序使用該氫氟酸溶液與 該標準清潔1 (SC-1 )溶液。在此，使用溶液的清潔步 驟會在約為攝氏70度的溫度下進行約7分鐘，然後^HF ^ 液在約為攝氏7 0度的溫度下進行約丨6 〇秒。 〜 彳 當第二絕緣層圖案3 8 a與第二絕緣層圖案3 6 a被青洗 絕緣層圖案32可能會受到損冑，特別的是在接觸 固插基34上端附近的第一絕緣層圖案32可能會被損害。 因此，最好是在第一絕緣層圖案32受損的部分形成一 二Ϊ濩層（未顯示），以保護受損的第一絕緣層圖案3 2，舉 二:保Ϊ層包括氮化矽層或是氧化鋁層，雖然兩層可 氧化鋁2成來作為保護[但是也可以用包括氮化矽層與 乳化鋁層的組合層來作為保護層，保護層的形成如下。 層會連續形成在第三絕緣層圖案_、第三接觸 ^ ± b的側壁上、以及第二接觸窗開口 36b的側壁與底 學機只上，接著在第三絕緣層圖案38a上的保護層會被化 磨(CMP)製程給移除，結果保護層會留在第三接 ^ 3 8 b的側壁上以及第二接觸窗開口 3 6 b的側壁與底 損2 ΐ，雖然保護層可以只形成在第一絕緣層圖案32受 38b的^刀上’、但保護層最好還是形成在第三接觸窗開口 上。、、土上以及第二接觸窗開口 3 6 b的側壁與底部表面 絕緣厗^層可以避免因為在接觸窗插塞34的上端附近第一 接的爿1 ^案32的損傷而使相鄰的接觸窗插塞34產生圖案橋
12282pifl.ptc 第16頁 1251334 --塞里一92126440_年ί〉一月I ]日 修正 五、發明說明（11) " &作為電容器下電極的一層導電層會連續形成在第三接 觸窗開口 38b的側壁與第二接觸窗開口 36b的側壁與底部表 L ’特別是導電層會連續形成在第三絕緣層圖案38&、 第二接觸窗開口 3 8 b的側壁上、以及第二接觸窗開口 3 6 b的 側壁與底部表面i。接著，在第三絕緣層圖案3 上的導 電層會被CMP製程給移除，結果剩下的導電層會形成下電 極:此下電極4〇會形成在第三接觸窗開口 38匕的側壁以 及第二接觸窗開口36b的側壁與底部表面（相鄰於接觸窗插 塞34)_上，每一下電極40具有上節點4〇3與下節點40b，其 中下節點40b的臨界尺寸會大於上節點術的臨界尺寸，這 是因為第二接觸窗開口36b的臨界尺寸大於第三接觸窗開 第4圖為依照本發明另一實施例的 種柱狀電容器的 下電極之臨界尺寸的剖面放大圖 請參照第4圖，下電極40的上節點4〇a之上方部八 (CD41 )之臨界尺寸會比下電極4〇的上節點4〇&之下方"部八 (CD42)的大，另外下電極4〇的下節點4〇b之上方部分刀 (CD43)之臨界尺寸會比下電極4〇的下節點4〇b之下方八 (CD44)要大，因此下電極40會有幾何上穩定的結構。刀 此具有導電層的結構可以作為半導體元件的金 線，特別的是在導電層形成以後，在具有導電層的 形成一層内層介電層，接著餘刻内層介電層以形成呈 觸窗開口暴露出導電層的内層介電層圖案；接著合：： 的結構上另外形成其他的層以電性連接導電層。二上^成 述，^電層可以在一連串步驟^被用來作為合凰
12282pi fl.ptc 第17頁 案號 92126440 1251334 五、發明說明（12) 請參照第3 E圖’移除第二絕緣層圖案3 6 a與第三絕緣 層圖案38a’因此會在基底3〇上形成電容器的柱狀電極 4 0 ’在此第一絕緣層圖案μ &與第三絕緣層圖案3 8 b最好是 使用L A L溶液的濕姓刻步驟來加以移除。 當有保護層形成時，最好要把保護層移除以完成下電 極40 ’在此例子中’保護層最好是以使用LAL溶液或磷酸 溶液的濕蝕刻步驟來加以移除。當保護層包括氧化鋁層 4 ’會以使用L A L溶液的濕蝕刻步驟來移除保護層；而當 保護層包括氮化矽層時，會以使用磷酸溶液的濕蝕刻步驟 來移除保護層。 另外，當用第二絕緣層圖案36a與第三絕緣層圖案38& 移除以後暴露出第一絕緣層圖案32時，剩餘在第一絕緣層 圖案3 2上的蝕刻阻擋層3 5會被移除，在此例子中，舍蝕 阻擋層35包括本質相同於保護層的材料時，蝕刻阻：層 會隨著保護層-同被移除掉，因此姓刻阻擒層35最好是以 使用LAL溶液或磷酸溶液的濕蝕刻步驟來加以移除。 根據本發明的實施例，可以透過調整形成在接觸窗 土上方部分的絕緣層圖案之餘刻選擇 的圖案橋接，圖案橋接的可能性也可 之間 觸窗插塞上方區域的絕緣層圖案來降接 基上方區域的絕緣層圖案會輕微 '、:、=.插 之間的圖案橋接形成的狀況可以斤1觸由插塞 柱狀電容器期間常會形成的接觸 ^避^，因此在形成 以有效的加以避免。 土之間的圖案橋接可 12282pifl.ptc 第18頁 1251334 五 圖 發明說明（13) 之後會用另—個實施例來★兒明保％思从 第5圖與第6圖Α # Β77 士旅ηΒ 保濩層的形成。 口句依如本發明真jg _ 層保護層圖案的^另Λ施例的一種具有 。 〕柱狀電谷益下電極之製造方法的剖面 年η月 曰 一修正 請參照第5圖，|右筮 ® 152 ^ _ ^ΛνΛ 1 Df ^^ 4 第一絕緣層圖案52上 .^ _ ，‘電材料會沈積在 電容器下電極的接觸:接觸窗開口53，所以作為 中。 ’接觸固插塞54會形成在第-接觸窗開口 53 在第-絕緣層圖認C以5弟二絕緣層圖案58會依序形成 窗開口56a暴露出接觸’ / =緣\圖案56具有第二接觸 有第三接觸窗開口58: 而弟三絕緣層圖案58具 與第二絕緣層圖案另卜，可以在第一絕緣層圖案52 m ^ ^ ^之間額外形成一層蝕刻阻擋層5 5。 56與第三：緣；二5:合接觸窗插塞54、第二絕緣層圖案 驟來形成。曰圖案58會以在第3A圖至第3D圖中提到的步 接觸；ί 緣層圖案56與第三絕緣層圖案58形成時，在 到γ宝"亡方部分附近的第一絕緣層圖案5 2可能會受 觸介二—f又如第一纟巴緣層圖案5 2嚴重的受損，在相鄰的接 .Z 基4之間就可能會產生圖案橋接，因此要在第三接 ，開口 58a的側壁上以及在第二接觸窗開口 56a的側壁與 氏4 f面上=成一層保護層59，此保護層59的形成如下。 一層用來作為保護層5 9的薄膜會連續形成在第三絕緣 案5 8、第二接觸窗開口 5 8 a的側壁上、以及第二接觸 III ______________~------- 第19頁 1251334 五'發明說明（14) - - 5=5= 側壁與底部表面上，接著在第三絕緣層圖幸 58上的薄膜會被CMp製 口茶 護層59可以口 ^ 7 成保護層59，雖然保 m Γ成在弟一絕緣層圖案52受損的部分上，作 層59攻好還是形成在第三接觸窗開口58a的側壁上以 及弟=接觸窗開口56a的側壁與底部表面上。 土上 當第一絕緣層圖案52受損時，保護層59會形 案52受損部份，舉例來說，保護層59包括一；氮 :θ :鋁層，雖然兩層可以單獨形成來作為保 f θ 疋也可以用包括氮化矽層與氧化鋁層的纟且人声 來作為保護層59。 』、、且口居 、作為電容器下電極60的一層導電層會形成被並處理已 形成包括下節點60b與上節點6〇a的下電極6〇，在此下 60的形成如第3D圖與第3E圖之敘述。 請參照第6圖，在第二絕緣層圖案56與第三絕緣層圖 案58移除以|，因為移除第二與第三絕緣層圖案％ ^而 Αλτ 即
第20頁 暴露出來的保護層59與蝕刻阻擋層55會接著被移除。第二 絕緣層圖案5 6、第三絕緣層圖案58、保護層59以及姓刻阻 擋層55會被移除，如接著如第3E圖所示。在此例子中，留 ，，一絕緣層圖案52上的部分保護層59會被移除以形成覆 盍第一絕緣層圖案5 2受損部份的保護層圖案5 9a，結果具 有柱狀結構的下電極6〇會形成在基底5〇上。每一個下電極 60包括墊層5 1、接觸窗插塞54、保護層圖案59a、上節點 60a與下節點60b，上與下節點60a， 6〇b具有柱狀外形，上 '點60a會連接到下節點60b，在此上與下節點6〇a， 6卟會 起形成，另外下節點6 0b的臨界尺寸會大於上 1251334 -- 案號 92126440 五、發明說明（15) ΐ:! ΐ ? ϊ Γ ΐ層圖案5,會形成在下電極60的接觸窗插 二+ 刀附近，藉以因為保護層圖案59a來避免接 間的圖案橋接。因此，通常發生在柱狀電容 ;Q 接觸窗插塞之間的圖案橋接可以透過保護 增圖案59a來加以避免。 又 接著，將敘述一種使用形成 法來製作DRAM元件的方法。 兒合的的下電極之方 第7A圖至第7D圖為依照本發明又杏 咖元件的製作方法的流程剖面圖。再另列的-種 睛參照弟7 A圖，提供且古、卷、、巨 -隔離層72，在基底渠的基底7° ’其形成有 個問極電極Ga包括一層==:成問極電極^，每-^ ^ 增鬧極虱化矽層圖案74a、一屛容曰 矽層圖案74b以及一層石夕化鶴層圖案7^。 層夕曰曰 用離子佈植製程在暴霞 極電極Ga的側壁上，另外丄間上壁…會分別形成在閉 極Ga的頂端表面上，接著;6會分別形成在閘極電 底70暴露出來的部分形成重# 道離子植入步驟在基 I刀πζ风董摻雜源極/汲才 ^極以與輕摻雜（LDD)源極/沒極區基底^果閑極 區80會對應到接觸窗是ϊίΐ， 接觸窗區域與位元線接觸窗區域。 飞像疋電谷盗的 利用在閘極電極Ga之間填入— 電極Ga之間的基底70之接觸窗區域二：：，以“，極 墊層82包括用來作為電容哭 托；；成墊層82，母一個 特別的是多晶矽層是 來作為位元線的第二：；8;b下電極的第-墊層…以及用 形成
I 12282pi fl, 第21頁 1251334 案號 9212644(1 五、發明說明（16) f基底70的接觸窗區域上以及閘極電極以上。在 ΐίΐ于：道⑽/程直她 Μ ]:、’、在接觸窗區域上會留下一部分的多晶矽， 1以形成接觸窗區域（也就是源極/汲極區80)上的墊層 8 2 ° 曰 在第内層介電層8 4形成於最後的結構上以後，第一 =，” t層8 4會被CMP製程或是回餘％步驟給平坦化，接 者1微影製程形成暴露出作為位元 之位元線接觸窗開口。 ！ 元線Ϊ Ϊ : 2導電材料填滿位元線接觸窗開口，所以在位 88合带占二:口内形成一個位元線接觸窗插塞8 6，位元線 & 層4上，亚與位元線接觸窗插塞 9〇，以僻ΪΪμ 在位元線88上形成一層氧化抑制層 y υ ’以避免在接下來的制〜 木的衣耘期間位兀線88產生氧化。 按者’在氧化抑制層q η卜：^ 士、 既卜卜 以後，用，製程來平二0第上一开内成二層上二内層介電層92 層介電芦92被平@ t 層介電層92，此第二内 ==92被千坦化以使其厚度約為5 層介電層92具有相對較薄的、口為弟一内 會在接下來的製程期間受到，元線88可能 92平坦化以後，會形成一屏严^ 第二内層介電層 二内層介電厣92上 二予又、勺為20 0 0埃的蓋層94於第 形成的隨層’在此例子中，BPSG層含；重相 4. 0%的硼與3. 5%的磷。 有重里百/刀比約為 請參照第7B圖，形成接觸窗開口
12282pifl.ptc 第22頁 的第-墊層82a，此接觸窗開 使用路出用於下電極 __係以使用光阻圖案為蝕 ^年八^月々^日 铬Π： 1251334 _ _案號 92126440
五、發明說明（17) 刻罩幕的乾姓刻步驟來形成。 以用水稀釋成比例約為2 〇 L i的HF溶液來進行 濕清潔步驟約1 0 0秒，然後用SC-丨溶液來進行第二 = 潔步驟約1 8 0秒。 ^ u α 間隙壁98會形成在接觸窗開口 96的側壁上，特 一層中溫氧化物（ΜΤΟ)層與一層氮化矽層會依序形 疋 觸窗開口96的側壁與底部表面上與蓋層94上，接著在 ®開口 96的側壁與底部表面上與蓋層94上的訂〇層與氮化 矽層會被一道蝕刻步驟移除，藉以在接觸窗開口辟 形成間隙壁9 8。 & 用導電材料填入接觸窗開口96内，會在接觸窗開口Μ 内用於形成下電極的接觸窗插塞100，在接觸窗插塞1〇〇上 與蓋層94上形成一層厚度約450埃的氧化矽層，此&化石夕 層係用以作為一層蝕刻阻擋層1 〇 2。 在#刻阻擔層102層上形成一層鑄造層1〇4，鑄造声 1 0 4透過一道鑄造步驟，會被用來形成具有柱狀外形節點 的下電極，此鑄造層104包括BPSG層104a與電聚誘導的 TEOS(PE-TEOS)層104b，此BPSG層104a包含重量百分比約 為2.50%的硼以及約為2.45%的磷，而鑄造層1〇4的厚度大 致為1 5，0 0 0埃。 請參照第7 C圖’姓刻鑄造層1 0 4以形成鑄造層圖案1 〇 6 包括BPSG層圖案106a與PE-TEOS層圖案106b，同時接觸窗 開口會穿過鑄造層圖案106形成，BPSG層圖案i〇6a會位在 接觸窗開口的下部分而PE-TEOS層圖案106b會位於接觸窗 開口的上部分，在此BPSG層圖案106a的臨界尺寸大於pe~
12282pifl.ptc 第 23 頁 1251334 案號 92126440 五、發明說明（18) 修正 窗 TEOS圖案l〇6b，也就是說接觸窗開口的下部分會比接 開口的上部分寬。 因為蓋層94比鑄造層圖案1〇6的BPSG層圖案l〇6a含有 更多的蝴與磷，形成鑄造層圖案丨〇 6的蝕刻步驟可能無 完全進行。 在形成鑄造層圖案106以後，在穿透鑄造層圖案1〇6的 接觸窗開口側壁上會形成一層保護層丨〇 8，以避免接觸窗' 插塞1 0 0之間的圖案橋接，然後作為下電極丨丨〇的一層導電 層會形成在保護層1 〇 8的表面與接觸窗開口的底部表面” 另外，作為下電極1 1 〇的導電層可以被用來作為金屬 導線，也就是說一層内層介電層會形成在具有作為下電極 的電層之最後結構上，接著定義内層介電層以形成具有 2觸窗開口的内層介電層圖案，暴露出作為下電極丨丨〇的 V電層’另外一層導電層會形成在内層介電層圖案上以電 性連接作為下電極1丨〇的導電層，藉以使作為下電極丨丨〇的 導電層可以作為金屬導線。 ^ 請參照第7D圖，鑄造層圖案1 0 6、保護層1 〇 8以及留在 ^層9 4上的餘刻阻擋層丨〇 2會依序被移除，因此下電極1丄〇 會形^在基底70上，在此下電極11()分別包括上節點11〇8 與下即點ii〇b，節點110a， 110b會穿過接觸窗插塞1〇〇連 接到第一墊層8 2 a。 之後’介電層與上電極會形成在下電極11〇上，以完 成具有柱狀外形的電容器，結果就會在基底7〇上形成 上RAM s己憶、胞’其具有包括閘極電極(；a與源極/汲極區8〇的
1画
第24頁 1251334 修正 曰 -^^92126440^ 五、發明說明（19) 電晶體、用於畲M、由 容器。 的位兀線、以及具有柱狀外形的電 根據本發明的每 上部分附近的絕緣二罪近作為下電極的接觸窗開口 形成時，可心全钱刻#，當柱狀的電容器 插塞上部分附近基；間的橋接。雖然在接觸窗 塞的上部分附;j層夕γ會被蝕刻掉，因為接觸窗插 可以被避免。冑 的絕緣層，接觸窗插塞之間的橋接 本發明的士 容器，此時同日士：可以被用來形成具有高的高度之杈狀電 匕 日守可以避免電容器崩塌。 :的導電層之結構會完全被用來作 =I將以沒有限制的方式敘述本發明的實施例。 觸窗開口：：的某一方面’具有第一兹刻速度以及第-接 會形成在』案在基底上1觸窗插塞 一π觸開内，而具有弟二蝕刻速度會形成在第 、、7 β案上與接觸窗插塞上，此第二絕緣層的第二钱 I度έ向於第一姓刻速度；钱刻第二絕緣層以形成具有 第二接觸窗開口的第二絕緣層圖案，暴露出接觸窗插塞以 及罪近接觸窗插塞附近的部分第一絕緣層圖案，第一絕緣 層圖案被链刻部分的量會隨著第二蝕刻速度與第一蝕刻速 度之間的餘刻速度差異而減少，接著會在第二接觸窗開口 的側壁與底部表面上形成一層導電層，然後移除第二絕緣 層圖案。 ，第~絕緣層被触刻時，第一絕緣層圖案的餘刻速度
1251334 二：緣層還要小，因此靠近接觸窗插塞附 迎的弟一絕緣層圖案不會被蝕刻到某裎度。 間，ϊΐίί Γ2Γ列，在㈣接心插塞的上部分期 度下；以被避免，可以形成具有高的高 电往^往狀電谷态而不會崩， 半導體元件的可靠性可以被改善：、、'。果具有此電容器的 本發明的另一方面，會在基底上形 開口的第一絕緣層圖案，作為電容器‘ J:有弟-接觸窗 會形成在接觸窗開口内，而在第片】向插基 二絕緣層圖案，此第二絕緣層圖案且圖案上有-層第 ，出接觸窗插塞’在第二接觸窗開口義c窗開口暴 層圖案部分以及第二接觸窗開口的側ς二f來的第一絕緣 層，接著會在保護層與接觸 ς上g形成一層保護 的導電層，將第二絕緣層圖；；：上：成-層作為下電極 層。 私除，然後部分移除保護 根據本發明的另一實施例， 窗開口上部分的區域會在電容器 '、'巴緣層圖案靠近接觸 刻，形成在第一絕緣層圖案附 =j期間輕微的被蝕 插塞之間的橋接產生，因此且有柱妝f層可以避免接觸窗 3以：加而不會有崩塌的危險：形的電容器之高度 體凡件之可靠度可以得到改盖、'、°果含有此電容器的半導 塞形電“的下電極、 ’ 的上部分，以及 接觸窗插塞會與節 〜插塞與鄰近的 附近 點電性連接，而 保護層圖案 保護層圖宰點形成於接觸C括一接觸窗插 杗形成於接觸窗插塞 0插基的卜细八.…一 可以避免 12282pifl.ptc 第26頁 1251334 案號 92126440 %年/^月ί]日_修正 五、發明說明（21) 接觸窗插塞之間的電性連接。 根據本發明再另一實施例，下電極包括保護層圖案， 可以避免相鄰的接觸窗插塞之間的橋接，當具有保護層圖 案的下電極被用於柱狀的電容器時，電容器可以有較改善 的電性特性與穩定的結構。 雖然本發明已以一較佳實施例揭露如上，然其並非用 以限定本發明，任何熟習此技藝者，在不脫離本發明之精 神和範圍内，當可作些許之更動與潤飾，因此本發明之保 護範圍當視後附之申請專利範圍所界定者為準。
12282pi fl.ptc 第27頁 1251334 案號 92126440 修正 圖式簡單說明 【圖式簡單說明】 第1圖為一種習知的柱狀電容器下電極的結構剖面 圖。 第2 Α圖與第2Β圖為習知的一種形成柱狀電容器的下電 極之方法的結構剖面圖。 第3 A圖至第3E圖為依照本發明一實施例的一種柱狀電 容器的下電極之製造方法的流程剖面圖。 第4圖為依照本發明另一實施例的一種柱狀電容器的 下電極之臨界尺寸的剖面放大圖。 第5圖與第6圖為依照本發明再另一實施例的一種具有 一層保護層圖案的柱狀電容器下電極之製造方法的剖面 圖。 第7 A圖至第7D圖為依照本發明又再另一實施例的一種 DRAM元件的製作方法的流程剖面圖。 【主要元件符號說明】 15， 20，30 5 50, 70 基底G a 閘極電極 10， 40，60 5 110 下 電極 11， 24，34 54, 100 接觸窗插塞 17 絕緣層 圖 案13 節 點 13a， 40a， 60 a, 100a 上節點 13b， 40b， 60b， 100b 下節點 23， 33，53 第- -接觸 ί窗開口 22, 32， 52 第- -絕緣層圖案
12282pi fl.ptc 第28頁 1251334 案號 92126440 修正 圖式簡單說明 25， 35， 55， 102 蝕刻阻擋層 26, 3 6 第二絕緣層 2 8, 3 8 第三絕緣層 26a, 36a， 56 第二絕緣層圖案 26， 36b， 56a 第二接觸窗開口 28a， 38a， 58 第三絕緣層圖案 28b， 38b， 58a 第三接觸窗開口 31， 51，82 墊層 CD41， CD 42，CD43，CD44 臨界尺寸 59 保護層59a 保護層圖案 72 隔離層74a 閘極氧化矽層圖案 74b 多晶矽層圖案74c 矽化鎢層圖案 76 蓋層圖案78a 間隙壁 8 0 源極/沒極區 82a 第一墊層82b 第二墊層 84 第一内層介塾層88 位元線 8 6 位元線插塞9 0 氧化抑制層 92 第二内層介電層94 蓋層 96 接觸窗開口 98 間隙壁 104 鑄造層104a BPSG層 104b PE-TEOS層106 鑄造層圖案 108 保護層
12282pi fl.ptc 第29頁

Claims (1)

1251334 案號 92126440 修正 六、申請專利範圍 包括下 1. 一種半導體元件之電容下電極的製造方法 列步驟： 形成 形成 形成 二絕緣層 塞以及一 形成 第一絕緣 接著 接觸窗插 移除 部分 觸窗插塞 2. 如 一絕緣層 案的一第 3. 如 一絕緣層 量百分比 該第二絕 至2 . 7 %的 4 ·如 括： 具有一第一接觸窗開口的一第一絕緣層圖案； 一接觸窗插塞於該第一接觸窗開口内； 一第二絕緣層圖案於該第一絕緣層圖案上，該第 圖案具有一第二接觸窗開口 ，暴露出該接觸窗插 部份之該第一絕緣層圖案； 一保護層於該第二接觸窗開口的一側壁上以及該 層圖案之一部份上； 形成作為該下電極之一導電層於該保護層上與該 塞上； 該第二絕緣層圖案；以及 移除該保護層，而該保護層之一部份會留在該接 附近。 申請專利範圍第1項所述之製造方法，其中該第 圖案具有一第一蝕刻速度會小於該第二絕緣層圖 二餘刻速度。 申請專利範圍第2項所述之製造方法，其中該第 圖案包括一硼磷矽化玻璃（BPSG)層，其中約含重 為3. 5%至4. 5%的硼以及3. 3%至3. 7%的磷，而其中 緣層圖案包括一BPSG層，約含重量百分比為2. 3% 硼以及2. 25%至2. 65%的磷。 申請專利範圍第1項所述之製造方法，進一步包
12282pi fl.ptc 第30頁 1251334 案號 92126440 修正 六、申請專利範圍 在形成該第一絕緣層圖案以後，進行一第一清潔步 驟；以及 在形成該第二絕緣層圖案以後，進行一第二清潔步 5. 如申請專利範圍 該第一清潔步驟與進行 進行一清潔步驟， (SC-1 )溶液之清潔步驟 驟、以及依序使用該氫 液之清潔步驟其中之一 6. 如申請專利範圍 括形成一間隙壁於該第 7. 如申請專利範圍 第一接觸窗開口上的該 成一結構層於該 該第一絕緣層圖 、一氧化物層、 之一的一結構層 第4項所述之製造方法，其中進行 該第二清潔步驟包括： 該步驟係選自使用一標準清潔1 、使用一氫氟酸（HF )溶液之清潔步 氟酸溶液與該標準清潔1 (SC- 1 )溶 〇 第1項所述之製造方法，進一步包 一接觸窗開口之一側壁上。 形 上以及 化矽層 層其中 姓 8. 括形成 塞上。 9. 該钱刻 第6項所述之製造方法，其中在該 側壁上形成該間隙壁的步驟包括： 第一接觸窗開口之該側壁與一底面 案上，其中該結構層包括選自一氮 以及包括氮化矽與氧化物之一組合 ；以及 刻該結構層。 如申請專利範圍第1項所述之製造方法，進一步包 一蝕刻阻擋層於該第一絕緣層圖案上與該接觸窗插 如申請專利範圍第8項所述之製造方法，其中形成 阻擋曾於該第一絕緣層圖案上與該接觸窗圖案上之
12282pi fl.ptc 第31頁 1251334 案號 92126440 修正 六、申請專利範圍 步驟包括： 形成該姓刻阻擔層的一結構層係選自一氮化$夕層、一 氧化物層、以及包括氮化矽與氧化物之一組合層其中之 10 括： 移 11 除該钱 假 酸溶液 假 氟溶液 假 磷酸溶 播層。 12 形成一 形 與氧化 13 如申請專利範圍第9項所述之製造方法，進一步包 除該蝕刻阻擋層。 ，其中移 使用一磷 使用一含 續使用該 該蝕刻阻 其中 .如申請專利範圍第1 0項所述之製造方法 刻阻擋層的步驟包括： 以 以 如該钱刻阻擔層包括該氮化石夕層的話 的一濕蝕刻步驟來移除該蝕刻阻擋層 如該#刻阻播層包括該氧化物層的話 的一濕蝕刻步驟來移除該蝕刻阻擋層； 如該蝕刻阻擋層包括該組合層的話，以接 液以及該含氟溶液的一濕蝕刻步驟來移除 •如申請專利範圍第1項所述之製造方法 保護層包括： 成選自一氮化矽層、一氧化鋁層、以及包括氮化矽 在呂之一組合層其中之一的一結構層。 如申請專利範圍第1 2項所述之製造方法，其中部 分移除該保護層，包括： 假如該保護層包括該氮化矽層的話，以使用一磷酸溶 液的一濕蝕刻步驟來移除該保護層；
12282pi fl .ptc 第32頁 1251334 案號 92126440 修正 六、申請專利範圍 假如該保護層包括該氧化鋁層的話，以使用一含氟溶 液的一濕蝕刻步驟來移除該保護層； 假如該保護層包括該組合層的話，以接續使用該罐酸 溶液以及該含氟溶液的一濕蝕刻步驟來移除該保護層。 1 4 .如申請專利範圍第1項所述之製造方法，其中形成 該第二絕緣層圖案包括用一乾蝕刻步驟與一濕蝕刻步驟其 中之一的步驟來形成該第二絕緣層圖案。 1 5 ·如申請專利範圍第3項所述之製造方法，其中該第 二絕緣層圖案會被使用一含氟溶液的一濕蝕刻步驟給移 除。 1 6.如申請專利範圍第1項所述之製造方法，進一步包 括： 形成具有一第三蝕刻速度的一第三絕緣層於該第二絕 緣層圖案，其中該第三蝕刻速度小於該第二蝕刻速度；以 及 形成具有一第三接觸窗開口的一第三絕緣層圖案暴露 出一部份之該第二絕緣層圖案，其中該第二接觸窗開口係 透過蝕刻該第三絕緣層來形成，其中因為第三蝕刻速度與 該第二蝕刻速度之間的蝕刻速度差異，該第三接觸窗開口 的一臨界尺寸小於該第二接觸窗開口的一臨界尺寸。 1 7.如申請專利範圍第1 6項所述之製造方法，其中該 第三絕緣層包括一TEOS層。 1 8 .如申請專利範圍第1 6項所述之製造方法，其中形 成該第三絕緣層圖案的步驟包括用一乾蝕刻步驟與一濕蝕
12282pi fl.ptc 第33頁 1251334 案號 92126440 修正 六、申請專利範圍 刻步驟其中之一的一步驟來形成該第三絕緣層圖案。 1 9 .如申請專利範圍第1 7項所述之製造方法，進一步 包括： 移除該第三絕緣層圖案。 2 0 .如申請專利範圍第1 9項所述之製造方法，其中移 除該第三絕緣層圖案的步驟包括： 以使用一含氟溶液的一濕蝕刻步驟來移除該第三絕緣 層圖案。 21. —種半導體元件之電容下電極，包括： 一接觸窗插塞，形成於該基底上； 一節點，形成於該接觸窗插塞上；以及 一保護層圖案，形成於該接觸窗插塞附近，其中該接 觸窗插塞會與該節點電性連接，而該保護層圖案可以避免 該接觸窗插塞與一相鄰的接觸窗插塞之間的一電性連接。 2 2 .如申請專利範圍第2 1項所述之電容下電極，其中 該保護層圖案包括選自一氮化石夕層、一氧化紹層、以及包 括氮化石夕與氧化紹之一組合層其中之一的一結構層。 2 3 .如申請專利範圍第2 1項所述之電容下電極，其中 該節點為一柱狀。 24.如申請專利範圍第21項所述之電容下電極，其中 該節點包括一上節點與一下節點，且其中該下節點的一臨 界尺寸會大於該上節點的一臨界尺寸。
12282pifl.ptc 第34頁 1251334 案號 92126440 六、指定代表圖 伍、（一）、本案代表圖為··第—7D ―圖 一修正 、本案代表圖之元件代表符號簡單說明： 7 0基底Ga閘極電極72隔離層 74a閘極氧化矽層圖案74b多晶矽屉m 7 4c石夕化鎢層圖案76蓋層圖案78/ θ案 8 0 源極/>及極區8 2 塾層8 2 a 第—'塾·隙璧 82b 弟二塾層84 第一内層介塾層 8 8 位元線8 6 位元線插塞9 0 氧化抑制居 92第二内層介電層94蓋層96接觸窗^ 口 98 間隙壁1 〇 0 接觸窗插塞1 0 2 蝕刻阻擒層 104 鑄造層 l〇4a BPSG 層 104b PE-TEOS 層胃 106 鑄造層圖案108 保護層110 下電極 1 l〇a 上節點11 〇b 下節點
12282pifl.ptc 第5頁
TW092126440A 2003-01-06 2003-09-25 Bottom electrode of capacitor of semiconductor device and method of forming the same TWI251334B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2003-0000533A KR100506816B1 (ko) 2003-01-06 2003-01-06 반도체 장치 커패시터의 하부 전극 및 이를 형성하기 위한방법

Publications (2)

Publication Number Publication Date
TW200412664A TW200412664A (en) 2004-07-16
TWI251334B true TWI251334B (en) 2006-03-11

Family

ID=31713195

Family Applications (1)

Application Number Title Priority Date Filing Date
TW092126440A TWI251334B (en) 2003-01-06 2003-09-25 Bottom electrode of capacitor of semiconductor device and method of forming the same

Country Status (7)

Country Link
US (2) US6930014B2 (zh)
JP (1) JP2004214679A (zh)
KR (1) KR100506816B1 (zh)
CN (1) CN100380594C (zh)
DE (2) DE10347462A1 (zh)
GB (1) GB2399944B (zh)
TW (1) TWI251334B (zh)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100558005B1 (ko) * 2003-11-17 2006-03-06 삼성전자주식회사 적어도 하나의 스토리지 노드를 갖는 반도체 장치들 및 그제조 방법들
KR100541682B1 (ko) * 2004-03-10 2006-01-10 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성방법
KR100672816B1 (ko) * 2004-03-16 2007-01-22 삼성전자주식회사 반도체 메모리 장치의 캐패시터 형성방법
JP4308691B2 (ja) * 2004-03-19 2009-08-05 富士通マイクロエレクトロニクス株式会社 半導体基板および半導体基板の製造方法
KR100580117B1 (ko) * 2004-09-03 2006-05-12 에스티마이크로일렉트로닉스 엔.브이. 반도체 메모리 소자의 소자 분리막 형성방법
US7220642B2 (en) * 2004-11-12 2007-05-22 Spansion Llc Protection of active layers of memory cells during processing of other elements
KR100668833B1 (ko) * 2004-12-17 2007-01-16 주식회사 하이닉스반도체 반도체소자의 캐패시터 제조방법
TWI281231B (en) 2004-12-20 2007-05-11 Hynix Semiconductor Inc Method for forming storage node of capacitor in semiconductor device
JP4596323B2 (ja) * 2005-09-20 2010-12-08 富士フイルム株式会社 スペーサ付カバーガラスの洗浄方法
KR100829597B1 (ko) * 2006-11-10 2008-05-14 삼성전자주식회사 반도체 장치의 세정 방법 및 제조 방법
KR100875164B1 (ko) * 2007-06-26 2008-12-22 주식회사 동부하이텍 웨이퍼의 세정 방법
KR100949880B1 (ko) * 2007-10-31 2010-03-26 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR101557871B1 (ko) * 2009-03-26 2015-10-06 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR101728135B1 (ko) * 2010-06-11 2017-04-18 삼성전자 주식회사 반도체 소자의 제조방법
WO2016092420A1 (en) 2014-12-08 2016-06-16 Koninklijke Philips N.V. Devices, systems, and methods for vessel assessment and intervention recommendation
WO2016092398A1 (en) 2014-12-08 2016-06-16 Koninklijke Philips N.V. Device and method to recommend diagnostic procedure based on co-registered angiographic image and physiological information measured by intravascular device
US9627215B1 (en) * 2015-09-25 2017-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for interconnection
WO2018004651A1 (en) * 2016-07-01 2018-01-04 Intel Corporation Capacitor including multilayer dielectric stack
US9793105B1 (en) * 2016-08-02 2017-10-17 United Microelectronics Corporation Fabricating method of fin field effect transistor (FinFET)
US10083863B1 (en) 2017-05-30 2018-09-25 Taiwan Semiconductor Manufacturing Co., Ltd. Contact structure for semiconductor device
CN109326596B (zh) * 2017-08-01 2022-05-03 联华电子股份有限公司 具有电容连接垫的半导体结构与电容连接垫的制作方法
KR102443047B1 (ko) * 2017-11-16 2022-09-14 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 방법 및 그에 의해 제조된 장치
KR20210050630A (ko) * 2019-10-28 2021-05-10 삼성전자주식회사 반도체 메모리 소자
CN113130380B (zh) * 2019-12-30 2024-01-26 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2956482B2 (ja) * 1994-07-29 1999-10-04 日本電気株式会社 半導体記憶装置及びその製造方法
US5943582A (en) 1997-05-05 1999-08-24 Taiwan Semiconductor Manufacturing Co. Ltd. Method for forming DRAM stacked capacitor
US6080620A (en) 1998-06-03 2000-06-27 Vanguard International Semiconductor Corporation Method for fabricating interconnection and capacitors of a DRAM using a simple geometry active area, self-aligned etching, and polysilicon plugs
KR100312027B1 (ko) 1998-06-26 2002-01-17 박종섭 반도체메모리소자의캐패시터형성방법
US6228736B1 (en) 1998-08-07 2001-05-08 Taiwan Semiconductor Manufacturing Company Modified method for forming cylinder-shaped capacitors for dynamic random access memory (DRAM)
US6235639B1 (en) 1998-11-25 2001-05-22 Micron Technology, Inc. Method of making straight wall containers and the resultant containers
US6215187B1 (en) * 1999-06-11 2001-04-10 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and manufacturing method thereof
JP2001057413A (ja) 1999-06-11 2001-02-27 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR100322536B1 (ko) * 1999-06-29 2002-03-18 윤종용 에치 백을 이용한 다결정 실리콘 컨택 플러그 형성방법 및 이를 이용한 반도체 소자의 제조방법
JP2001060673A (ja) * 1999-08-23 2001-03-06 Matsushita Electronics Industry Corp 半導体記憶容量素子およびその製造方法
US6350646B1 (en) * 2000-01-18 2002-02-26 United Microelectronics Corp. Method for reducing thermal budget in node contact application
JP3953715B2 (ja) * 2000-07-31 2007-08-08 富士通株式会社 半導体装置及びその製造方法
US6383868B1 (en) * 2000-08-31 2002-05-07 Micron Technology, Inc. Methods for forming contact and container structures, and integrated circuit devices therefrom
KR100388682B1 (ko) 2001-03-03 2003-06-25 삼성전자주식회사 반도체 메모리 장치의 스토리지 전극층 및 그 형성방법
US6624018B1 (en) * 2001-04-23 2003-09-23 Taiwan Semiconductor Manufacturing Company Method of fabricating a DRAM device featuring alternate fin type capacitor structures
KR100408742B1 (ko) * 2001-05-10 2003-12-11 삼성전자주식회사 집적회로소자의 캐패시터 및 그 제조방법
KR100434496B1 (ko) 2001-12-11 2004-06-05 삼성전자주식회사 단일 실린더 스택형 커패시터 및 이중 몰드를 이용한 제조방법
KR100433848B1 (ko) 2001-12-21 2004-06-04 주식회사 하이닉스반도체 전하저장전극 형성 방법
KR20030059357A (ko) 2001-12-29 2003-07-10 주식회사 하이닉스반도체 반도체 메모리 소자의 캐패시터 제조방법
US6548853B1 (en) * 2002-02-13 2003-04-15 Samsung Electronics Co., Ltd. Cylindrical capacitors having a stepped sidewall and methods for fabricating the same

Also Published As

Publication number Publication date
US20040129967A1 (en) 2004-07-08
GB2399944B (en) 2005-06-08
JP2004214679A (ja) 2004-07-29
TW200412664A (en) 2004-07-16
CN1518066A (zh) 2004-08-04
US6930014B2 (en) 2005-08-16
US20050263814A1 (en) 2005-12-01
CN100380594C (zh) 2008-04-09
GB2399944A (en) 2004-09-29
GB0400088D0 (en) 2004-02-04
DE10362148B4 (de) 2010-01-14
KR100506816B1 (ko) 2005-08-09
DE10347462A1 (de) 2004-07-22
KR20040063205A (ko) 2004-07-14

Similar Documents

Publication Publication Date Title
TWI251334B (en) Bottom electrode of capacitor of semiconductor device and method of forming the same
TWI247356B (en) Semiconductor device and method of manufacturing the same
TWI287270B (en) Semiconductor constructions and transistors, and methods of forming semiconductor constructions and transistors
TW529165B (en) Semiconductor memory device and method for manufacturing the same
CN102339832B (zh) 半导体器件的柱型电容器及其制造方法
TWI320973B (en) Methods of forming metal-insulator-metal (mim) capacitors with passivation layers on dielectric layers and devices so formed
TW201203486A (en) Semiconductor device and method for manufacturing the same
TWI351755B (en) Semiconductor device with contact stabilization be
TW200414307A (en) Semiconductor device and method of manufacturing the same
TW201007889A (en) Methods of forming a plurality of capacitors
TW200805565A (en) Semiconductor device having a contact structure with a contact spacer and method of fabricating the same
TW432691B (en) Method for forming a DRAM capacitor and capacitor made thereby
TWI276214B (en) Semiconductor device having fuse and capacitor at the same level and method of fabricating the same
JP2002009149A (ja) 半導体装置およびその製造方法
KR20030080234A (ko) 트렌치 커패시터 및 그 제조 방법
US7473954B2 (en) Bitline of semiconductor device having stud type capping layer and method for fabricating the same
TWI227950B (en) Metal-insulator-metal (MIM) capacitor and method for fabricating the same
JP2004207426A (ja) 半導体装置
TWI291231B (en) Semiconductor device having a capacitor and method of fabricating same
US7224015B1 (en) Method for making a stack of capacitors, in particular for dynamic random access memory [DRAM]
JP2004349424A (ja) 半導体装置
TW200405551A (en) Semiconductor device
JP2004363396A (ja) 半導体装置およびその製造方法
US6853026B2 (en) Semiconductor device
US6297121B1 (en) Fabrication method for capacitors in integrated circuits with a self-aligned contact structure

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees