JP2001060673A

JP2001060673A - 半導体記憶容量素子およびその製造方法

Info

Publication number: JP2001060673A
Application number: JP11235326A
Authority: JP
Inventors: Katsuyoshi Kamihisa; 勝義上久
Original assignee: Matsushita Electronics Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1999-08-23
Filing date: 1999-08-23
Publication date: 2001-03-06

Abstract

(57)【要約】【課題】粗面化した筒状のストレージノードは、その
厚みが薄くなると外壁と内壁の粗面形状が安定しなくな
るので、外壁と内壁の各粗面形状の大きさを個別に制御
できるように自由度をもたせて、安定した容量値を得る
ことができるようにする。【解決手段】ストレージノード４２の外壁４３と内壁
４４との間に位置する箇所に粗面化の障壁となる薄い酸
化膜３８ｂを設けている。この酸化膜３８ｂは、ＳiＯ
ｘという組成式で表され、抵抗率が１ｍΩ・ｃｍ程度の
導電性の材料であり、容量の電極の内部に形成しても絶
縁による支障が生じることはない。また、この酸化膜３
８ｂは、ストレージノード４２を粗面化する際のシリコ
ン原子の移動の障壁となるため、外壁４２の部分と内壁
４４の部分とは、それぞれ独立してその膜厚と不純物濃
度で粗面形状を制御することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶容量素
子、特に、記憶容量値を確保するためのストレージノー
ドの構造、およびその製造方法に関する。

【０００２】

【従来の技術】半導体素子は、加工精度の微細化や高集
積化によって、その性能と機能を向上させている。素子
寸法の微細化は、膜厚方向の微細化が必要になるが、こ
れに伴って、素子の電気的特性や信頼性を損なうことに
もなる。

【０００３】特に、半導体記憶容量素子に関しては、微
細化とともに、記憶素子のストレージノードの表面積が
小さくなって電気容量値が少なくなるため、所要の電気
容量値を確保するために、ストレージノードの形状を筒
状にしたり、ストレージノードの表面を粗面化して表面
積を大きくするなどの対策が講じられている。

【０００４】このような半導体記憶容量素子におけるス
トレージノードの従来の製造方法について、図１９ない
し図２６に示す工程順断面図に基づいて説明する。

【０００５】図１９に示すように、シリコンよりなる基
板１０１の上に全面にわたって絶縁性酸化膜１０２、多
結晶シリコン膜１０３、ＴＥＯＳ酸化膜１０４を順次堆
積した後、ＴＥＯＳ酸化膜１０４の上のＦＥＴのゲート
電極領域となるべき箇所にフォトリソグラフィーを用い
て所定のパターンに転写された第１のレジストパターン
１０５を形成する。

【０００６】次に、図２０に示すように、ＴＥＯＳ酸化
膜１０４及び多結晶シリコン膜１０３に対して連続して
エッチングを行なって、ゲート電極１０６及びキャップ
ＴＥＯＳ１０７、ゲート絶縁膜１０８を形成する。その
後、第１のレジストパターン１０５を除去し、基板１０
１全面にわたってＴＥＯＳ酸化膜１０９を堆積する。

【０００７】次に、図２１に示すように、ＣＭＰにより
ＴＥＯＳ酸化膜１０９を平坦にし、全面にＳｉ₃Ｎ₄より
なる絶縁膜１１０を堆積し、基板１０１とのコンタクト
ホールとなるべき領域にフォトリソグラフィーを用いて
所定のパターンに転写された第２のレジストパターン１
１２を形成する。

【０００８】次に、図２２に示すように、絶縁膜１１０
及びＴＥＯＳ酸化膜１０９に対して連続してエッチング
を行い、コンタクトホール１１２を形成する。その後、
第２のレジストパターン１１２を除去し、全面に２ｅ２
０／ｃｍ３のリンがドープされた多結晶シリコン１１３
を堆積する。

【０００９】次に、図２３に示すように、多結晶シリコ
ン１１３をエッチバックして多結晶シリコンプラグ１１
４を形成した後、全面にＢＰＳＧ酸化膜１１５を形成す
る。続いて、ストレージノードの筒領域以外の部分に所
定のパターンに転写された第３のレジストパターン１１
６を形成する。

【００１０】次に、図２４に示すように、ＢＰＳＧ酸化
膜１１５をエッチングをしてストレージノードの筒状部
分となるべき凹部を形成してから、レジストパターン１
１６を除く。続いて、全面に２ｅ２０のリンがドープさ
れたアモルファスシリコン膜１１７を堆積し、次に、こ
のアモルファスシリコン膜１１７の全面にレジスト１１
８を塗布する。

【００１１】ここで、ＢＰＳＧ酸化膜１１５上に位置す
るアモルファスシリコン膜を１１７ａとし、ＢＰＳＧ酸
化膜１１５をエッチングしてできた凹部に堆積したアモ
ルファスシリコン膜を１１７ｂとする。また、アモルフ
ァスシリコン膜１１７ｂの内部に位置するレジストを１
１８ｂとし、それ以外のレジストを１１８ａとする。

【００１２】次に、図２５に示すように、全面エッチバ
ックを行い、レジスト１１８ａとアモルファスシリコン
膜１１７ａとをエッチングする。このとき、アモルファ
スシリコン膜１１７ｂは、その上にあるレジスト１１８
ｂによってエッチングされずに残る。次に、凹部内のレ
ジスト１１８ｂを除去し、ＢＰＳＧ酸化膜１１５をＨＦ
液によって除去して、アモルファスシリコン膜からなる
筒状のストレージノード１１９を形成する。

【００１３】次に、図２６に示すように、この筒状のス
トレージノード１１９を粗面化して、粗面化したストレ
ージノード１２２を形成する。これにより、ストレージ
ノード１２２の表面積が増加し、容量値を増加させるこ
とができる。

【００１４】

【発明が解決しようとする課題】しかしながら、前記従
来の構成では、微細化が進むにつれ、図２５に示したア
モルファスシリコン膜からなるストレージノード１１９
の膜厚Ｄが１００ｎｍ以下になると、次の工程で粗面化
する場合のシリコン原子の量が少なくなり、その結果、
図２６に示す粗面化後のストレージノード１２２の外壁
１２２ａと内壁１２２ｂの形状が異なるようになる。

【００１５】このことを、さらに図２７に基づいて説明
する。

【００１６】図２７は、図２６の粗面化したストレージ
ノード１２２の一部を拡大したものである。

【００１７】ここで、ストレージノード１１９の膜厚が
薄くなると、粗面化する際に、外壁１２２ａの粗面化が
先に進むと、内壁１２２ｂの粗面化できるシリコン原子
が減少し、十分に粗面化ができない。つまり、外壁１２
２ａで十分な粗面形状を得ても、内壁１２２ｂの粗面化
が不十分になる。これとは逆に、粗面化する際に、内壁
１２２ｂの粗面化が先に進むと、外壁１２２ａの粗面化
できるシリコン原子が減少し、十分に粗面化ができな
い。つまり、内壁１２２ｂで十分な粗面形状を得ても、
外壁１２２ａの粗面化が不十分になる。その結果、所望
の表面積を得ることができなくなり、安定な容量値を得
ることができないという課題をを有していた。

【００１８】本発明は、微細化によってストレージノー
ドの膜厚が薄くなっても、ストレージノードの外壁と内
壁の各粗面形状の大きさを独立して制御できるようにし
て、粗面化の場合の自由度を高め、安定した容量値が得
られるようにすることを課題とする。

【００１９】

【課題を解決するための手段】このために、本発明で
は、次のようにしている。

【００２０】本発明の半導体記憶容量素子は、半導体基
板の上面から突出して筒状のストレージノードが形成さ
れており、このストレージノードは、その内壁と外壁が
それぞれ粗面化されるとともに、内壁と外壁とで挟まれ
る中心部分には、電気的に導電性をもち半導体材料が粗
面化するときの障壁となる膜を有している。

【００２１】また、本発明の半導体記憶容量素子の製造
方法では、半導体基板上に、第１の絶縁膜を堆積する工
程と、前記第１の絶縁膜上に全面にわたって第２の絶縁
膜を形成する工程と、前記第２の絶縁膜の上におけるス
トレージノード形成領域以外にマスクパターンを形成し
た後、該マスクパターンを用いて前記第１及び第２の絶
縁膜に対して一連のエッチングを行うことにより筒状の
ストレージノードを形成するための凹部を形成する工程
と、前記ストレージノードを形成するための凹部と前記
第２の絶縁膜上全面に第１のアモルファスシリコン膜を
堆積する工程と、前記第１のアモルファスシリコン膜上
に均一な第３の酸化膜を形成する工程と、前記第３の酸
化膜上に第２のアモルファスシリコン膜を堆積する工程
と、前記第１及び第２のアモルファスシリコン膜と第３
の酸化膜のうち前記凹部に形成された部分以外を除去す
る工程と、前記第２の酸化膜を除去して筒状の第１のア
モルファスシリコン膜及び第３の酸化膜及び第２のアモ
ルファスシリコン膜を形成する工程と、第１及び第２の
アモルファスシリコン膜を粗面化してストレージノード
として形成する工程とを備えている。

【００２２】

【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。

【００２３】請求項１記載の半導体記憶容量素子は、半
導体基板と、この半導体基板の上面から突出して筒状に
形成されたストレージノードとを備えており、このスト
レージノードは、その内壁と外壁がそれぞれ粗面化され
るとともに、内壁と外壁とで挟まれる中心部分には、電
気的に導電性をもち半導体材料が粗面化するときの障壁
となる膜を有する。

【００２４】請求項２記載の半導体記憶容量素子は、請
求項１記載の構成において、前記ストレージノードの中
の障壁となる膜の組成式が、ＳｉＯｘＮｙで表されるこ
とを特徴としている。

【００２５】請求項３記載の半導体記憶容量素子は、請
求項１または請求項２記載の構成において、前記ストレ
ージノードの中の障壁となる膜の膜厚が０．５ｎｍから
５ｎｍの範囲に設定されていることを特徴としている。

【００２６】請求項４記載の半導体記憶容量素子の製造
方法は、半導体基板上に、第１の絶縁膜を堆積する工程
と、前記第１の絶縁膜上に全面にわたって第２の絶縁膜
を形成する工程と、前記第２の絶縁膜の上におけるスト
レージノード形成領域以外にマスクパターンを形成した
後、該マスクパターンを用いて前記第１及び第２の絶縁
膜に対して一連のエッチングを行うことにより筒状のス
トレージノードを形成するための凹部を形成する工程
と、前記ストレージノードを形成するための凹部と前記
第２の絶縁膜上全面に第１のアモルファスシリコン膜を
堆積する工程と、前記第１のアモルファスシリコン膜上
に均一な第３の酸化膜を形成する工程と、前記第３の酸
化膜上に第２のアモルファスシリコン膜を堆積する工程
と、前記第１及び第２のアモルファスシリコン膜と第３
の酸化膜のうち前記凹部に形成された部分以外を除去す
る工程と、前記第２の酸化膜を除去して筒状の第１のア
モルファスシリコン膜及び第３の酸化膜及び第２のアモ
ルファスシリコン膜を形成する工程と、第１及び第２の
アモルファスシリコン膜を粗面化してストレージノード
として形成する工程とを備えている。

【００２７】請求項５記載の半導体記憶容量素子の製造
方法は、請求項４記載の構成において、前記第１のアモ
ルファスシリコン膜の膜厚と、第２のアモルファスシリ
コン膜の膜厚とが略同一の厚さになるように堆積するこ
とを特徴としている。

【００２８】請求項６記載の半導体記憶容量素子の製造
方法は、製造方法４記載の構成において、前記第１のア
モルファスシリコン膜の膜厚と、第２のアモルファスシ
リコン膜の膜厚とが異なる厚さになるように堆積するこ
とを特徴としている。

【００２９】請求項７記載の半導体記憶容量素子の製造
方法は、請求項４ないし請求項６のいずれかに記載の構
成において、前記第３の酸化膜を、第１のアモルファス
シリコン膜に対する化学洗浄法によって形成することを
特徴としている。

【００３０】請求項８記載の半導体記憶容量素子の製造
方法は、請求項７記載の構成において、第１のアモルフ
ァスシリコン膜に対する化学洗浄法は、Ｈ₂Ｏ₂を含む水
溶液か、またはＯ₃を含む水溶液で形成することを特徴
としている。

【００３１】請求項９記載の半導体記憶容量素子の製造
方法は、請求項４ないし請求項６のいずれかに前記の構
成において、第３の酸化膜を、請求項７記載の化学洗浄
法に代えて、ＣＶＤ法により堆積し、同一装置内で第１
のアモルファスシリコン膜、第３の酸化膜、第２のアモ
ルファスシリコン膜を連続して形成することを特徴とし
ている。

【００３２】請求項１０記載の半導体記憶容量素子の製
造方法は、請求項９記載の構成において、前記ＣＶＤ法
による前記第３の酸化膜の堆積は、ＳｉＨ₄またはＳｉ₂
Ｈ₆等のシリコンを供給するガスと、Ｎ₂Ｏ、ＮＯ、
Ｏ₂、Ｏ₃、Ｈ₂Ｏ等の酸素を供給するガスとの反応を用
いることを特徴としている。

【００３３】請求項１１記載の半導体記憶容量素子の製
造方法は、請求項４ないし請求項６のいずれかに記載の
構成において、前記第３の酸化膜３を、請求項７記載の
化学洗浄法に代えて第１のアモルファスシリコン膜を酸
化することで形成することを特徴としている。

【００３４】請求項１２記載の半導体記憶容量素子の製
造方法は、請求項１１記載の構成において、第１のアモ
ルファスシリコン膜の酸化は、Ｎ₂Ｏ、ＮＯ、Ｏ₂、
Ｏ₃、Ｈ₂Ｏ等の酸素を供給するガスによる反応で行うこ
とを特徴としている。

【００３５】請求項１３記載の半導体記憶容量素子の製
造方法は、請求項４ないし請求項１２のいずれかに記載
の構成において、前記第３の酸化膜を形成する前に、予
めＨＦを含む水溶液で第１のアモルファスシリコン膜上
に形成されている不均一な自然酸化膜を除去することを
特徴としている。

【００３６】請求項１４記載の半導体記憶容量素子の製
造方法は、請求項４ないし請求項１３のいずれかに記載
の構成において、前記第１、第２のアモルファスシリコ
ン膜は、共に不純物濃度が１ｅ１５ｃｍ^-3〜２ｅ２０ｃ
ｍ^-3の範囲に設定されており、かつ、第１、第２のアモ
ルファスシリコン膜を粗面化してストレージノードを得
た後に、不純物をドーピングすることを特徴としてい
る。

【００３７】請求項１５記載の半導体記憶容量素子の製
造方法は、請求項１４記載の構成において、前記ストレ
ージノードの形成後の不純物のドーピングは、気相によ
り行うことを特徴としている。

【００３８】請求項１６記載の半導体記憶容量素子の製
造方法は、請求項４ないし請求項１３のいずれかに記載
の構成において、前記第１、第２のアモルファスシリコ
ン膜を不純物をドーピングせずに形成することを特徴と
している。

【００３９】以下、本発明の具体的な実施の形態につい
て、説明する。

【００４０】（実施の形態１）本発明の実施の形態１に
ついて、図面を参照しながら説明する。

【００４１】図１は本発明の実施の形態１に係る半導体
記憶装置のストレージノードの部分の構成を示す断面図
である。

【００４２】図１において、符号４２は筒状のストレー
ジノードである。このストレージノード４２は、シリコ
ンよりなる基板２１上にリンをドープした多結晶シリコ
ンプラグ３４が設けられ、この多結晶シリコンプラグ３
４の上に形成されている。

【００４３】このストレージノード４２は、粗面化され
た多結晶シリコンからなる外壁４３と、粗面化された多
結晶シリコンからなる内壁４４と、両壁４３，４４の間
に介在された粗面化を抑制するための酸化膜３８ｂとで
構成されている。そして、外壁４３と内壁４４とは、共
にリン濃度が１．５ｅ２０ｃｍ−３に制御されている。

【００４４】また、酸化膜３８ｂは、ＳｉＯｘという組
成式で表され、ｘ＝１に制御されていいて、その厚さが
２ｎｍ程度になっている。この酸化膜３８ｂは、電気的
な絶縁性はなく、抵抗率が１ｍΩ・ｃｍと導電性の材料
であり、容量の電極の内部に使用した場合、絶縁による
支障が生じることはない。また、このような酸化膜３８
ｂを持つことで、ストレージノード４２の外壁４３と内
壁４３の粗面形状を制御することが可能となり、電極と
して安定した表面積を確保することができ、安定した容
量値を確保することが可能になる。

【００４５】なお、２６は多結晶シリコンからなるＦＥ
Ｔゲート電極、２８はゲート電極２６と基板２１を絶縁
するゲート絶縁膜、２９はゲート電極２６、多結晶シリ
コンプラグ３４、およびストレージノード４２を絶縁す
る酸化膜である。

【００４６】次に、図１に示した半導体記憶容量素子の
ストレージノードの製造方法について、図２ないし図９
までの工程順に示す断面図に基づいて説明する。

【００４７】まず、図２に示すように、シリコンよりな
る基板２１の上に全面にわたって絶縁性酸化膜２２、多
結晶シリコン膜２３、第１のＴＥＯＳ酸化膜２４を順次
堆積した後、第１のＴＥＯＳ酸化膜２４の上のＦＥＴの
ゲート電極領域となるべき箇所にフォトリソグラフィー
を用いて所定のパターンに転写された第１のレジストパ
ターン２５を形成する。

【００４８】次に、図３に示すように、第１のＴＥＯＳ
酸化膜２４及び多結晶シリコン膜２３に対して連続して
エッチングを行なって、ゲート電極２６及びキャップＴ
ＥＯＳ２７、ゲート絶縁膜２８を形成する。その後、第
１のレジストパターン２５を除去し、基板２１全面にわ
たって第２のＴＥＯＳ酸化膜２９を堆積する。

【００４９】次に、図４に示すように、ＣＭＰにより第
２のＴＥＯＳ酸化膜２９を平坦にした後、全面にＳｉ₃
Ｎ₄よりなる絶縁膜３０を堆積し、基板２１とのコンタ
クトホールとなるべき領域にフォトリソグラフィーを用
いて所定のパターンに転写された第２のレジストパター
ン３２を形成する。

【００５０】次に、図５に示すように、Ｓｉ₃Ｎ₄よりな
る絶縁膜３０及び第２のＴＥＯＳ酸化膜２９に対して連
続してエッチングを行い、コンタクトホール３２を形成
する。その後、第２のレジストパターン３２を除去して
から、全面に２ｅ２０／ｃｍ３のリンがドープされた多
結晶シリコン３３を堆積する。

【００５１】次に、図６に示すように、多結晶シリコン
３３をエッチバックして多結晶シリコンプラグ３４を形
成し、全面にＢＰＳＧ酸化膜３５を形成する。その後、
ストレージノードとなるべき領域以外の部分に所定のパ
ターンに転写された第３のレジストパターン３６を形成
する。

【００５２】次に、図７に示すように、ＢＰＳＧ酸化膜
３５をエッチングをしてストレージノードの筒状部分と
なるべき凹部を形成してから、第３のレジストパターン
３６を除去する。

【００５３】引き続いて、筒状のストレージノードの外
壁部分となる第１のアモルファスシリコン膜３７を２０
ｎｍ〜５０ｎｍ（ここでは、４０ｎｍ）を堆積する。こ
の場合の第１のアモルファスシリコン膜３７のリン濃度
は１ｅ２０ｃｍ^-3〜４ｅ２０ｃｍ^-3（ここでは、１．５
ｅ２０ｃｍ^-3）に制御される。

【００５４】その後、５０℃の２ｗ％のＮＨ₄ＯＨと２
ｗ％のＨ₂Ｏ₂の混合液で洗浄してから、前記第１のアモ
ルファスシリコン膜３７の表面を酸化して０．２ｎｍ〜
３ｎｍ(ここでは２ｎｍ)厚さの均一な酸化膜３８を全面
に形成する。この酸化膜３８の膜厚は、ＮＨ₄ＯＨとＨ₂
Ｏ₂の混合液の濃度、温度及び酸化時間によって調整す
る。なお、酸化膜３８を形成する前に、１ｗｔ％のＨＦ
洗浄を行って第１のアモルファスシリコン膜３７の表面
に形成された不均一な自然酸化膜を除去してもよい。

【００５５】さらに続いて、酸化膜３８の全面にわたっ
て第２のアモルファスシリコン膜３９を、第１のアモル
ファスシリコン膜３７と同じ厚さ、つまりここでは４０
ｎｍ堆積する。この場合の第２のアモルファスシリコン
膜３９のリン濃度は１ｅ２０ｃｍ^-3〜４ｅ２０ｃｍ
^-3（ここでは、１．５ｅ２０ｃｍ^-3）に制御される。

【００５６】その後、この第２のアモルファスシリコン
膜３９の全面に第４のレジスト４０を塗布する。

【００５７】上記のリンをドープした第１、第２アモル
ファスシリコン膜３７，３９の堆積方法の一例を示す。

【００５８】成膜装置縦型ＬＰＣＶＤガスＳｉＨ４：１０００ｓｃｃｍ、１％ＰＨ
３／Ｎ２：４０ｓｃｃｍ、Ｎ２：３００ｓｃｃｍ温度５００℃ 圧力２００Ｐａここで、前記ＢＰＳＧ酸化膜３５の上に堆積した第１の
アモルファスシリコン膜を３７ａ、この第１のアモルフ
ァスシリコン膜３７ａの上に形成された酸化膜を３８
ａ、この酸化膜３８ａの上に堆積した第２のアモルファ
スシリコン膜を３９ａ、この第２のアモルファスシリコ
ン３９ａの上側に位置する第４レジストを４０ａとす
る。また、ＢＰＳＧ酸化膜３５をエッチングしてできた
凹部の内側に堆積した第１のアモルファスシリコン膜を
３７ｂ、この第１のアモルファスシリコン膜３７ｂの上
側に形成された酸化膜を３８ｂ、この酸化膜３８ｂの上
側に堆積した第２のアモルファスシリコン膜を３９ｂ、
この第２のアモルファスシリコン膜３９ｂの上側に位置
する第４のレジストを４０ｂとする。

【００５９】次に、図８に示すように、全面エッチバッ
クを行い、レジスト４０ａと筒状となる部分以外の第２
のアモルファスシリコン膜３９ａ、酸化膜３８ａ、第１
のアモルファスシリコン膜３７ａをエッチングする。こ
のとき、筒状部分になる第１のアモルファスシリコン３
７ｂ、酸化膜３８ｂ、および第２のアモルファスシリコ
ン膜３９ｂは、いずれも凹部内にある第４のレジスト４
０ｂによってエッチングされずに残る。

【００６０】次に、凹部内にある第４のレジスト４０ｂ
を除去し、さらに、ＢＰＳＧ酸化膜３５をＨＦ液によっ
て除去することで、筒状のストレージノード４１を形成
する。

【００６１】この場合のストレージノード４１は、ここ
では全体が円筒状をしていて、第１のアモルファスシリ
コン膜３７ｂ、酸化膜３８ｂ、および第２のアモルファ
スシリコン膜３９ｂからなる。そして、このストレージ
ノード４１は、基板２１の上面に対する角度が６０〜１
２０度の範囲で上方に突出したものとなっている。

【００６２】次に、図９に示すように、共に同じ厚さを
有する第１、第２の各アモルファスシリコン膜３７ｂ，
３９ｂを共に粗面化することで、粗面化したストレージ
ノード４２を形成する。

【００６３】ここで、第１、第２の各アモルファスシリ
コン膜３７ｂ，３９ｂを粗面化するには、たとえば方法
を採用することができる。

【００６４】各アモルファスシリコン３７ｂ，３９ｂの
表面に形成した不均一な自然酸化膜を１％のＨＦ水によ
って除去し、続いて、５８０℃に制御された高真空装置
反応室に搬送し、アモルファスシリコン膜３７ｂ，３９
ｂの表面を圧力が０．５Ｐａに制御されたＳｉＨ４ガス
雰囲気に１〜２分間おく。その後、ｉｎ−ｓｉｔｕで
０．１Ｐａ以下の高真空アニールを施すことにより、ア
モルファスシリコン膜３７ｂ，３９ｂが粗面化した多結
晶シリコン４３，４４へと変わる。

【００６５】したがって、このストレージノード４２
は、第１のアモルファスシリコン膜３７ｂを粗面化して
できた多結晶シリコンの外壁４３と、第２のアモルファ
スシリコン膜３９ｂを粗面化してできた多結晶シリコン
の内壁４４との間に、酸化膜３８bが介在された構成と
なっている。

【００６６】この酸化膜３８bは、電気的には絶縁性は
なく、抵抗率が１００ｍΩ・ｃｍ以下であり、半導体容
量の電極として問題は生じない。

【００６７】また、この酸化膜３８ｂは、第１、第２の
各アモルファスシリコン膜３７ｂ，３９ｂをいずれも粗
面化する際のシリコン原子の移動の障壁となる。このた
め、多結晶シリコンの外壁４３は、第１のアモルファス
シリコン膜３７ｂの膜厚と不純物濃度で粗面形状が決定
される。同様に、多結晶シリコンの内壁４４は、第２の
アモルファスシリコン膜３９ｂの膜厚と不純物濃度で粗
面形状が決定される。つまり、多結晶シリコンの外壁４
３と内壁４４とは、相互の影響を受けることなく、それ
ぞれ独立して粗面形状が決定される。

【００６８】したがって、図８に示す状態において、酸
化膜３８ｂを挟む第１、第２の各アモルファスシリコン
膜３７ｂ，３９ｂが同じ厚さになるように予め形成して
おけば、各アモルファスシリコン膜３７ｂ，３９ｂによ
って粗面化して得られる多結晶シリコンの外壁４３と内
壁４４とは、共に同じ大きさの粗面形状となり、ストレ
ージノード４２の表面積が安定する。従って、安定した
容量値を供給することが可能となる。

【００６９】（実施の形態２）以下、本発明の実施の形
態２について、図面を参照しながら説明する。

【００７０】上記の実施の形態１では、ストレージノー
ド４２の外壁４３と内壁４４を形成するための第１、第
２のストレージノード３７ｂ，３９ｂを略同一にしてい
るが、この実施の形態２では、ストレージノードの外壁
と内壁とを形成するためのアモルファスシリコン膜の膜
厚を異ならせるようにしている。

【００７１】以下、本発明の実施の形態２に係る半導体
記憶容量素子の製造方法について、図１０ないし図１７
までの工程順に示す断面図に基づいて説明する。

【００７２】まず、図１０に示すように、シリコンより
なる基板５１の上に全面にわたって絶縁性酸化膜５２、
多結晶シリコン膜５３、第１のＴＥＯＳ酸化膜５４を順
次堆積した後、第１のＴＥＯＳ酸化膜５４の上のＦＥＴ
のゲート電極領域となるべき箇所にフォトリソグラフィ
ーを用いて所定のパターンに転写された第１のレジスト
パターン５５を形成する。

【００７３】次に、図１１に示すように、第１のＴＥＯ
Ｓ酸化膜５４及び多結晶シリコン膜５３に対して連続し
てエッチングを行なって、ゲート電極５６及びキャップ
ＴＥＯＳ５７、ゲート絶縁膜５８を形成する。その後、
第１のレジストパターン５５を除去し、基板５１全面に
わたって第２のＴＥＯＳ酸化膜５９を堆積する。

【００７４】次に、図１２に示すように、ＣＭＰにより
第２のＴＥＯＳ酸化膜５９を平坦にし、全面にＳｉ₃Ｎ₄
よりなる絶縁膜６０を堆積し、基板５１とのコンタクト
ホールとなるべき領域にフォトリソグラフィーを用いて
所定のパターンに転写された第２のレジストパターン６
１を形成する。

【００７５】次に、図１３に示すように、Ｓｉ₃Ｎ₄より
なる絶縁膜６０及び第２のＴＥＯＳ酸化膜５９に対して
連続してエッチングを行い、コンタクトホール６２を形
成する。その後、第２のレジストパターン６１を除去し
てから、全面に２ｅ２０／ｃｍ３のリンがドープされた
多結晶シリコン６３を堆積する。

【００７６】次に、図１４に示すように、多結晶シリコ
ン６３をエッチバックして多結晶シリコンプラグ６４を
形成し、全面にＢＰＳＧ酸化膜６５を形成する。その
後、ストレージノードの領域以外の部分に所定のパター
ンに転写された第３のレジストパターン６６を形成す
る。

【００７７】次に、図１５に示すように、ＢＰＳＧ酸化
膜６５をエッチングをして、ストレージノードの筒状部
分となるべき凹部を形成し、第３のレジストパターン６
６を除去する。

【００７８】引き続いて、筒状のストレージノードの外
壁部分となる第１のアモルファスシリコン膜６７を４０
ｎｍ〜７０ｎｍ（ここでは、５０ｎｍ）を堆積する。こ
の場合の第１のアモルファスシリコン膜６７のリン濃度
は、１ｅ２０ｃｍ^-3〜４ｅ２０ｃｍ^-3（ここでは、１．
５ｅ２０ｃｍ^-3）に制御される。

【００７９】その後、５０℃の２ｗ％のＮＨ₄ＯＨと２
ｗ％のＨ₂Ｏ₂との混合液で洗浄してから、第１のアモル
ファスシリコン膜６７の表面を酸化して０．２ｎｍ〜３
ｎｍ(ここでは２ｎｍ)厚さの均一な酸化膜６８を全面に
形成する。この酸化膜６８の膜厚は、ＮＨ₄ＯＨとＨ₂Ｏ
₂の混合液の濃度、温度及び酸化時間によって調整す
る。なお、酸化膜６８を形成する前に、１ｗｔ％のＨＦ
洗浄を行って第１のアモルファスシリコン膜６７の表面
に形成された不均一な自然酸化膜を除去してもよい。

【００８０】さらに続いて、酸化膜６８の全面にわたっ
て第２のアモルファスシリコン膜６９を、第１のアモル
ファスシリコン膜６７よりも薄くなるように１０ｎｍ〜
４０ｎｍ（ここでは２０ｎｍ）堆積する。この場合の第
２のアモルファスシリコン膜６９のリン濃度は１ｅ２０
ｃｍ^-3〜４ｅ２０ｃｍ^-3（ここでは、１．５ｅ２０ｃｍ
^-3）に制御される。

【００８１】その後、この第２のアモルファスシリコン
膜６９の全面に第４のレジスト７０を塗布する。

【００８２】ここで、ＢＰＳＧ酸化膜６５の上に堆積し
た第１のアモルファスシリコン膜６７を６７ａ、第１の
アモルファスシリコン膜６７ａの上に形成された酸化膜
６８を６８ａ、酸化膜６８ａの上に堆積した第２のアモ
ルファスシリコン６９を６９ａ、第２のアモルファスシ
リコン６９ａの上に位置する第４レジスト７０を７０ａ
とする。また、ＢＰＳＧ酸化膜６５をエッチングしてで
きた凹部の内側に堆積した第１のアモルファスシリコン
膜を６７ｂ、この第１のアモルファスシリコン膜６７ｂ
の上側に形成された酸化膜を６８ｂ、この酸化膜６８ｂ
の上側に堆積した第２のアモルファスシリコンを６９
ｂ、この第２のアモルファスシリコン６９ｂの上側に位
置する第４のレジストを７０ｂとする。

【００８３】次に、図１６に示すように、全面エッチバ
ックを行い、レジスト７０ａと筒状となる部分以外の第
２のアモルファスシリコン膜６９ａ、酸化膜６８ａ、お
よび第１のアモルファスシリコン６７ａをエッチングす
る。このとき、筒状部分になる第１のアモルファスシリ
コン６７ｂ、酸化膜６８ｂ、および第２のアモルファス
シリコン６９ｂは、いずれも凹部内にある第４のレジス
ト７０ｂによってエッチングされずに残る。

【００８４】次に、凹部内にある第４のレジスト７０ｂ
を除去し、さらに、ＢＰＳＧ酸化膜６５をＨＦ液によっ
て除去することで、筒状のストレージノード７１を形成
する。したがって、このストレージノード７１は、第１
のアモルファスシリコン膜６７ｂ、酸化膜６８ｂ、およ
び第２のアモルファスシリコン膜６９ｂからなる。

【００８５】次に、図１７に示すように、第１のアモル
ファスシリコン膜６７ｂおよび第２のアモルファスシリ
コン膜６９ｂを共に粗面化して、粗面化したストレージ
ノード７２を形成する。

【００８６】したがって、このストレージノード７２
は、第１のアモルファスシリコン６７ｂを粗面化してで
きた多結晶シリコンの外壁７３と、第２のアモルファス
シリコン６９ｂを粗面化してできた多結晶シリコンの内
壁７４との間に、酸化膜６８ｂが介在された構成となっ
ている。

【００８７】この酸化膜６８ｂは、電気的には絶縁性は
なく、抵抗率が１００ｍΩ・ｃｍ以下であり、半導体容
量の電極として問題は生じない。

【００８８】また、この酸化膜６８ｂは、第１、第２の
各アモルファスシリコン膜６７ｂ，６９ｂをいずれも粗
面化する際のシリコン原子の移動の障壁となる。このた
め、多結晶シリコンの外壁７３は、第１のアモルファス
シリコン膜６７bの膜厚と不純物濃度で粗面形状が決定
される。同様に、多結晶シリコンの内壁７４は、第２の
アモルファスシリコン膜６９bの膜厚と不純物濃度で粗
面形状が決定される。つまり、この実施の形態２の場合
も、多結晶シリコンの外壁４３と内壁４４とは、相互の
影響を受けることなく、それぞれ独立して粗面形状が決
定される。

【００８９】したがって、図１６の状態において、酸化
膜６８ｂを挟む第１のアモルファスシリコン膜６７ｂの
膜厚よりも第２のアモルファスシリコン膜６９ｂの膜厚
が小さくなるように予め形成しておけば、各アモルファ
スシリコン膜３７ｂ，３９ｂを粗面化した場合には、多
結晶シリコンの外壁４３の粗面形状よりも、多結晶シリ
コンの内壁４４の粗面形状の方が小さくなり、粗面化し
た場合に、内壁４４どうしが過剰に接触して空間部が無
くなるなどの不都合を無くすことができる。

【００９０】（実施の形態３）以下、本発明の実施の形
態３について説明する。

【００９１】上記の実施の形態２では、ストレージノー
ド７２の外壁７３と内壁７４を粗面形成する場合に、そ
のための第１アモルファスシリコン膜６７ｂの膜厚より
も、第２アモルファスシリコン膜６９ｂの方を薄く設定
しているが、この実施の形態３では、その逆に、第１ア
モルファスシリコン膜６７ｂの膜厚よりも、第２アモル
ファスシリコン膜６９ｂの方を厚くなるように設定して
いる。

【００９２】すなわち、この実施の形態３では、図１５
に示した工程において、第１のアモルファスシリコン膜
６７のリン濃度を１ｅ２０ｃｍ^-3〜４ｅ２０ｃｍ^-3（こ
こでは１．５ｅ２０ｃｍ^-3）に制御しつつ、膜厚１０ｎ
ｍ〜４０ｎｍ（ここでは２０ｎｍ）の厚さに堆積する。

【００９３】その後、５０℃の２ｗ％のＮＨ₄ＯＨと２
ｗ％のＨ₂Ｏ₂の混合液で洗浄して第１のアモルファスシ
リコン膜６７の表面を酸化して０．２ｎｍ〜３ｎｍ（こ
こでは２ｎｍ）の均一な酸化膜６８を全面に形成する。

【００９４】次に、第２のアモルファスシリコン膜６９
をリン濃度を１ｅ２０ｃｍ^-3〜４ｅ２０ｃｍ^-3(ここで
は１．５ｅ２０ｃｍ^-3）に制御しつつ、第１のアモルフ
ァスシリコン膜６７より厚い４０ｎｍ〜７０ｎｍ（ここ
では５０ｎｍ）の厚さに堆積する。

【００９５】このようにすれば、粗面化して得られるス
トレージノード７２は、図１８に示すような形状とな
る。すなわち、各アモルファスシリコン膜３７ｂ，３９
ｂを粗面化した場合には、多結晶シリコンの内壁７４の
粗面形状よりも、多結晶シリコンの外壁７３の粗面形状
の方が小さくなる。

【００９６】(その他の変形例)上記の各実施の形態１〜
３について、次のような各種の変形例が考えられる。 (１) ストレージノード４２，７２の中の障壁となる酸
化膜３８ｂ，６８ｂは、膜厚を２ｎｍ、組成式をＳｉＯ
ｘで表したときのｘを１としたが、膜厚を０．２ｎｍか
ら５ｎｍの範囲に、またｘ＝０．３〜２の範囲であって
も、その抵抗率が１００ｍΩ・ｃｍ以下であれば、同様
の効果が得られる。

【００９７】(２) ストレージノード４２，７２の中の
障壁となる膜３８ｂ，６８ｂの組成式は、ＳｉＯｘで表
されるものに限らず、窒素元素を含有したＳｉＯｘＮｙ
で表されるものであってもよい。

【００９８】(３) 上記の各実施の形態１〜３では、酸
化膜３８，６８を形成する工程において、ＮＨ₄ＯＨと
Ｈ₂Ｏ₂の混合液で洗浄して第１のアモルファスシリコン
膜３７，６７の表面を酸化するという化学的処理を行っ
ているが、これに代えて、ＣＡＶ法によって、同一装置
内で酸化膜３８，６８を堆積して形成することも可能で
ある。

【００９９】ここで、酸化膜３８，６８は、たとえば、
第１のアモルファスシリコン膜３７，６７の堆積温度の
５００℃でＳｉＨ₄ガスとＮ₂Ｏガスを混合して形成す
る。ここで、ＳｉＨ₄とＮ₂Ｏの流量比を変えることで酸
化膜の組成比ＳｉＯｘにおいて、ｘ＝０．５〜１．５の
範囲で変動する。たとえば、ｘ＝１になる条件は、堆積
温度が５００℃の時、ＳｉＨ₄＝１００ｓｃｃｍ、Ｎ₂Ｏ
＝４００ｓｃｃｍである。

【０１００】このようにすれば、第１のアモルファスシ
リコン３７，６７から酸化膜３８，６８の形成を経て第
２のアモルファスシリコン３９，６９を形成するまで
を、すべて同一の装置内で連続して処理することができ
るため、工程の単純化を図り、かつ、工程単価を低くす
ることができる。

【０１０１】さらに、このＣＶＤ法では、ＳｉＨ₄ガス
とＮ₂Ｏガスを用いる他に、ＳｉＨ₄やＳｉ₂Ｈ₆等のシリ
コンを供給するガスと、Ｎ₂Ｏ、ＮＯ、Ｏ₂、Ｏ₃、Ｈ₂Ｏ
等の酸素を供給するガスとを用いて酸化膜３８，６８を
形成することが可能である。(４) また、酸化膜３８，
６８は、上記の化学的処理やＣＶＤ法による形成に代え
て、第１のアモルファスシリコン３７，６７の成膜温度
の５１０℃以下の同じ温度に設定した上で、圧力２ｋＰ
ａでＯ₂ガスで酸化することにより形成することも可能
である。

【０１０２】このようにすれば、ＣＶＤ法の場合と同様
に、第１のアモルファスシリコン３７，６７から酸化膜
３８，６８の形成を経て第２のアモルファスシリコン３
９，６９を形成するまでを、すべて同一の装置内で連続
して処理することができるため、工程の単純化を図り、
かつ、工程単価を低くすることができる。

【０１０３】さらに、この酸化法では、Ｏガスを用いる
他に、たとえば、Ｎ₂ＯやＮＯ、Ｏ₃、Ｈ₂Ｏなど他の酸
素を含むガスを使用することも可能である。

【０１０４】また、酸化膜３８，６８を形成する場合の
酸化温度は、第１のアモルファスシリコン膜３７，６７
が結晶化しない５１０℃以下の温度であればよく、ま
た、反応圧力は大気圧下での酸化でも可能である。

【０１０５】（５）上記の各実施の形態１〜３では、
第１，第２のアモルファスシリコン膜３７，３９、また
は６７，６９の不純物(リン)濃度を１ｅ２０ｃｍ^-3〜４
ｅ２０ｃｍ^-3の範囲としているが、粗面化を抑止する不
純物のリンの影響を低減するために、これよりもリン濃
度を低くして、たとえば１ｅ１５ｃｍ^-3〜２ｅ２０ｃｍ
^-3の範囲、たとえば、１ｅ１９ｃｍ^-3に設定してもよ
い。

【０１０６】そして、このように不純物であるリン濃度
を低くした場合には、ストレージノード４２，７２に導
電性をもたせるために、不純物としてのリンをドープす
る。このストレージノード４２，７２の形成後にリンを
ドープするには、たとえば、ストレージノード４２，７
２の表面に不均一に形成されている自然酸化膜を１％Ｈ
Ｆ液で除去し、続いて７５０℃に制御された減圧装置反
応室に搬送し、圧力が５０ｋＰａに制御された水素ガス
を３ｓｌｍ、１％のＰＨ₃ガスを３００ｓｃｃｍ雰囲気
に３〜５分間おくことにより、多結晶シリコンであるス
トレージノード４２，７２内部に１〜８ｅ２０ｃｍ^-3の
リンをドープする。

【０１０７】なお、粗面形状を有するストレージノード
４２，７２を形成後に不純物のドープをするため、その
前には不純物をドーピングしていない第１、第２の各ア
モルファスシリコン膜３７，３９または６７，６９を形
成してもよい。

【０１０８】また、粗面形状に形成した後に不純物をド
ーピングするためのガスとしては、ＰＨ₃の他に、Ａｓ
Ｈ₃、Ｂ₂Ｈ₆などのように、他の不純物を含むガスでド
ーピングしても、同様の効果が得られる。さらに、粗面
形状後の不純物のドーピングには、気相法やイオン注入
法を用いることができる。

【０１０９】(６) 上記の各実施の形態１〜３において
は、ストレージノード４２，７２を円筒形状を前提とし
ているが、これに限らず、楕円形状など他の筒状のスト
レージノードであれば同様の効果が得られる。

【０１１０】(７) 上記の各実施の形態１〜３におい
て、ストレージノード４２，７２と基板２１，５１のコ
ンタクトに多結晶シリコンプラグ３４，６４を用いた
が、これに限らず、ストレージノード４２，７２と基板
２１，５１とを電気的に導通させることが可能な部材よ
りなる他の導電材料を用いたり、基板２１，５１上に直
接ストレージノード４２，７２を形成してもよい。

【０１１１】(８) 上記の各実施の形態１〜３におい
て、ゲート電極２６，５６の絶縁に酸化膜２８，５８や
酸化膜２９，５９を用いたが、基板２１，５１、多結晶
シリコンプラグ３４，６４、ストレージノード４２，７
２、ゲート電極２６，５６を互いに電気的に絶縁するこ
とが可能な他の絶縁膜を用いることが可能である。

【０１１２】(９) 上記の各実施の形態１〜３におい
て、他の素子のＦＥＴゲート電極２６，５６を多結晶シ
リコンとしたが、金属やシリサイドなどの他の部材であ
っても、またソース電極やドレイン電極や抵抗素子など
他の素子であってもよい。

【０１１３】(１０) 上記の各実施の形態１〜３におい
て、ストレージノード４２，７２のシリコン膜に対する
不純物にリンを用いたが、これに限らず、砒素、硼素又
はアンチモンなど他の不純物を用いることが可能であ
る。

【０１１４】(１１) 上記の各実施の形態１〜３におい
て、基板２１，５１にシリコンを用いたが、ＳｉＧｅな
ど他の半導体基板を用いることが可能である。

【０１１５】(１２) 上記の実施の形態１〜３におい
て、円筒形状を形成するのに第４のレジスト４０，７０
を塗布してエッチバックを行って形成しているが、ＣＭ
Ｐなどの方法で第１のアモルファスシリコン３７ａ，６
７ａ、酸化膜３８ａ，６８ａ、第２のアモルファスシリ
コン３９ａ，６９ａを除去する方法を用いても同様の効
果が得られる。

【０１１６】(１３) 上記の実施の形態１〜３におい
て、円筒形状を作るのに使用したＢＰＳＧ膜３５は、Ｓ
ｉ₃Ｎ₄膜３０，６０とのエッチング選択比が大きいＴＥ
ＯＳ酸化膜やＳｉＨ₄ガスとＮ₂Ｏガスで堆積するＣＶＤ
酸化膜等、他の酸化膜を用いても同様の効果を得られ
る。

【０１１７】(１４) 上記の実施の形態１〜３におい
て、ＢＰＳＧ膜３５，６５を除去するのに１％のＨＦ液
を使用しているが、Ｓｉ₃Ｎ₄膜３０とＢＰＳＧ膜３５と
の選択比が高く、かつアモルファスシリコンとＢＰＳＧ
膜３５との選択比が高いＨＦ液であれば、０．５％〜４
０％のＨＦ液や、０．５％〜４０％のＨＦとＮＨ₄Ｆの
混合液等のＨＦが含んだ洗浄液でＢＰＳＧ膜３５，６５
を除去する方法を用いても同様の効果が得られる。

【０１１８】(１５) 上記の実施の形態１〜３におい
て、ＢＰＳＧ膜３５，６５を除去するのに１％のＨＦ液
を使用しているが、Ｓｉ₃Ｎ₄膜３０，６０とＢＰＳＧ膜
３５，６５との選択比が高く、かつアモルファスシリコ
ンとＢＰＳＧ膜３５，６５との選択比が高い窒素ガスで
希釈した１０〜６０％の無水フッ化水素を含んだ混合ガ
スでＢＰＳＧ膜３５，６５を除去する方法を用いても同
様の効果が得られる。

【０１１９】(１６) 上記の実施の形態１〜３におい
て、窒素ガスで希釈した１０〜６０％の無水フッ化水素
を含んだ混合ガスでＢＰＳＧ膜３５，６５を除去する場
合、Ｓｉ ₃Ｎ₄膜３０，６０の代わりに、ＢＰＳＧ膜３
５，６５に対し選択比が大きいＴＥＯＳ膜などの不純物
をドーピングしていない酸化膜を用いても同様の効果が
得られる。

【０１２０】

【発明の効果】本発明によれば、次の効果を奏する。

【０１２１】(１) 本発明に係わる半導体記憶装置は、
ストレージノードの筒の壁の内部に粗面化の時に障壁と
なる膜を有しているため、その外壁と内壁の粗面化がそ
れぞれ影響を受けることなく独立して行うことができ
る。したがって、外壁と内壁の粗面化を均一に行うこと
が可能となり、十分に安定した表面積を得ることがで
き、安定した容量値を確保することが可能となる。

【０１２２】(２) 本発明に係わる半導体記憶容量素子
の製造方法は、ストレージノードを得るために粗面化さ
れるアモルファスシリコンは、粗面化の時に障壁となる
膜を挟んで配置されているために、互いに干渉せずに独
立して粗面化でき、したがって、ストレージノードの外
壁と内壁の粗面形状を均一にしたり、粗面形状を互いに
異ならせたりするなど、粗面化の際の自由度が高くな
る。しかも、酸化膜は、電気的には導電性のある材質の
ため、電極として悪影響を及ぼすことはなく、また、電
極の多数キャリアを十分確保することができる。

【０１２３】(３) 本発明に係わる半導体記憶容量素子
の製造方法は、ＣＶＤ法や酸化を利用すれば、第１のア
モルファスシリコンと第３の酸化膜と第２のアモルファ
スシリコンとを連続して形成することができるため、工
程を単純化させ、かつ、製造コストを削減できる。

【０１２４】(４) 本発明に係わる半導体記憶容量素子
の製造方法は、粗面化されるアモルファスシリコンは、
粗面化を阻害する不純物濃度を１ｅ１５ｃｍ^-3〜２ｅ２
０ｃｍ ^-3程度に低く抑えるか、あるいは不純物をドーピ
ングしないようにすることで、不純物がある場合よりも
粗面化が進んで表面積を大きくすることができる。しか
も、粗面形状に形成した後に不純物をドーピングするた
め、電極の多数キャリアを十分確保することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１における半導体記憶装
置のストレージノードの部分の構成を示す断面図

【図２】本発明の実施の形態１における半導体記憶容
量素子の製造方法における製造手順を説明するための断
面図

【図３】図２の工程に続く製造手順を説明するための
断面図

【図４】図３の工程に続く製造手順を説明するための
断面図

【図５】図４の工程に続く製造手順を説明するための
断面図

【図６】図５の工程に続く製造手順を説明するための
断面図

【図７】図６の工程に続く製造手順を説明するための
断面図

【図８】図７の工程に続く製造手順を説明するための
断面図

【図９】図８の工程に続く製造手順を説明するための
断面図

【図１０】本発明の実施の形態２における半導体記憶
容量素子の製造方法における製造手順を説明するための
断面図

【図１１】図１０の工程に続く製造手順を説明するた
めの断面図

【図１２】図１１の工程に続く製造手順を説明するた
めの断面図

【図１３】図１２の工程に続く製造手順を説明するた
めの断面図

【図１４】図１３の工程に続く製造手順を説明するた
めの断面図

【図１５】図１４の工程に続く製造手順を説明するた
めの断面図

【図１６】図１５の工程に続く製造手順を説明するた
めの断面図

【図１７】図１６の工程に続く製造手順を説明するた
めの断面図

【図１８】本発明の実施の形態３における半導体記憶
容量素子の製造方法における製造手順を説明するための
断面図

【図１９】従来において、半導体記憶容量素子の製造
方法における製造手順を説明するための断面図

【図２０】図１９の工程に続く製造手順を説明するた
めの断面図

【図２１】図２０の工程に続く製造手順を説明するた
めの断面図

【図２２】図２１の工程に続く製造手順を説明するた
めの断面図

【図２３】図２２の工程に続く製造手順を説明するた
めの断面図

【図２４】図２３の工程に続く製造手順を説明するた
めの断面図

【図２５】図２４の工程に続く製造手順を説明するた
めの断面図

【図２６】図２５の工程に続く製造手順を説明するた
めの断面図

【図２７】図２６のストレージノード部分を拡大して
示す断面図

【符号の説明】２１，５１基板２６，５６ゲート電極２８，５８ゲート絶縁膜３０，６０絶縁膜３４，６４多結晶シリコンプラグ３７，６７第１のアモルファスシリコン３８，６８酸化膜３８ａ，６８ａ円筒部分以外の酸化膜３８ｂ，６８ｂ円筒部分の酸化膜３９，６９第２のアモルファスシリコン４２，７２ストレージノード４３，７３ストレージノードの外壁４４，７４ストレージノードの内壁

Claims

【特許請求の範囲】

【請求項１】半導体基板の上面から突出して筒状のス
トレージノードが形成されており、このストレージノー
ドは、その内壁と外壁がそれぞれ粗面化されるととも
に、内壁と外壁とで挟まれる中心部分には、電気的に導
電性をもち半導体材料が粗面化するときの障壁となる膜
を有することを特徴とする半導体記憶容量素子。
【請求項２】前記ストレージノードの中の障壁となる
膜の組成式が、ＳｉＯｘＮｙで表されることを特徴とす
る請求項１記載の半導体記憶容量素子。
【請求項３】前記ストレージノードの中の障壁となる
膜の膜厚が０．５ｎｍから５ｎｍの範囲に設定されてい
ることを特徴とする請求項１または請求項２記載の半導
体記憶容量素子。
【請求項４】半導体基板上に、第１の絶縁膜を堆積す
る工程と、前記第１の絶縁膜上に全面にわたって第２の絶縁膜を形
成する工程と、前記第２の絶縁膜の上におけるストレージノード形成領
域以外にマスクパターンを形成した後、該マスクパター
ンを用いて前記第１及び第２の絶縁膜に対して一連のエ
ッチングを行うことにより筒状のストレージノードを形
成するための凹部を形成する工程と、前記ストレージノードを形成するための凹部と前記第２
の絶縁膜上全面に第１のアモルファスシリコン膜を堆積
する工程と、前記第１のアモルファスシリコン膜上に均一な第３の酸
化膜を形成する工程と、前記第３の酸化膜上に第２のアモルファスシリコン膜を
堆積する工程と、前記第１及び第２のアモルファスシリコン膜と第３の酸
化膜のうち前記凹部に形成された部分以外を除去する工
程と、前記第２の酸化膜を除去して筒状の第１のアモルファス
シリコン膜及び第３の酸化膜及び第２のアモルファスシ
リコン膜を形成する工程と、第１及び第２のアモルファスシリコン膜を粗面化してス
トレージノードとして形成する工程と、を備えていることを特徴とする半導体記憶容量素子の製
造方法。
【請求項５】前記第１のアモルファスシリコン膜の膜
厚と、第２のアモルファスシリコン膜の膜厚とが略同一
の厚さになるように堆積することを特徴とする請求項４
記載の半導体記憶容量素子の製造方法。
【請求項６】前記第１のアモルファスシリコン膜の膜
厚と、第２のアモルファスシリコン膜の膜厚とが異なる
厚さになるように堆積することを特徴とする請求項４記
載の半導体記憶容量素子の製造方法。
【請求項７】前記第３の酸化膜を、第１のアモルファ
スシリコン膜に対する化学洗浄法によって形成すること
を特徴とする請求項４ないし請求項６のいずれかに記載
の半導体記憶容量素子の製造方法。
【請求項８】第１のアモルファスシリコン膜に対する
化学洗浄法は、Ｈ₂Ｏ₂を含む水溶液か、またはＯ₃を含
む水溶液で形成することを特徴とする請求項７記載の半
導体記憶容量素子の製造方法。
【請求項９】前記第３の酸化膜を、請求項７記載の化
学洗浄法に代えて、ＣＶＤ法により堆積し、同一装置内
で第１のアモルファスシリコン膜、第３の酸化膜、第２
のアモルファスシリコン膜を連続して形成することを特
徴とする請求項４ないし請求項６のいずれかに記載の半
導体記憶容量素子の製造方法。
【請求項１０】前記ＣＶＤ法による前記第３の酸化膜
の堆積は、ＳｉＨ₄またはＳｉ₂Ｈ₆等のシリコンを供給
するガスと、Ｎ₂Ｏ、ＮＯ、Ｏ₂、Ｏ₃、Ｈ₂Ｏ等の酸素を
供給するガスとの反応を用いることを特徴とする請求項
９記載の半導体記憶容量素子の製造方法。
【請求項１１】前記第３の酸化膜３を、請求項７記載
の化学洗浄法に代えて第１のアモルファスシリコン膜を
酸化することで形成することを特徴とする請求項４ない
し請求項６のいずれかに記載の半導体記憶容量素子の製
造方法。
【請求項１２】第１のアモルファスシリコン膜の酸化
は、Ｎ₂Ｏ、ＮＯ、Ｏ₂、Ｏ₃、Ｈ₂Ｏ等の酸素を供給する
ガスによる反応で行うことを特徴とする請求項１１記載
の半導体記憶容量素子の製造方法。
【請求項１３】前記第３の酸化膜を形成する前に、予
めＨＦを含む水溶液で第１のアモルファスシリコン膜上
に形成されている不均一な自然酸化膜を除去することを
特徴とする請求項４ないし請求項１２のいずれかに記載
の半導体記憶容量素子の製造方法。
【請求項１４】前記第１、第２のアモルファスシリコ
ン膜は、共に不純物濃度が１ｅ１５ｃｍ^-3〜２ｅ２０ｃ
ｍ^-3の範囲に設定されており、かつ、第１、第２のアモ
ルファスシリコン膜を粗面化してストレージノードを得
た後に、不純物をドーピングすることを特徴とする請求
項４ないし請求項１３のいずれかに記載の半導体記憶容
量素子の製造方法。
【請求項１５】前記ストレージノードの形成後の不純
物のドーピングは、気相により行うことを特徴とする請
求項１４記載の半導体記憶容量素子の製造方法。
【請求項１６】前記第１、第２のアモルファスシリコ
ン膜を不純物をドーピングせずに形成することを特徴と
する請求項４ないし請求項１３のいずれかに記載の半導
体記憶容量素子の製造方法。