TWI248083B - Memory device - Google Patents

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TWI248083B
TWI248083B TW093120076A TW93120076A TWI248083B TW I248083 B TWI248083 B TW I248083B TW 093120076 A TW093120076 A TW 093120076A TW 93120076 A TW93120076 A TW 93120076A TW I248083 B TWI248083 B TW I248083B
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Minoru Ishida
Katsuhisa Aratani
Akira Kouchiyama
Tomohito Tsushima
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Description

1248083 九、發明說明： 【發明所屬之技術領域】 本發明係關於記憶裝置。 【先前技術】 近年來熟知一種記憶元件，其係藉由在相對之如兩個電 極間施加電壓，在一方之電極表面，或内部使金屬物質離 子化，使如此生成之離子在相對之電極方向上擴散，使兩 個電極間之電阻值成為與施加電壓前之電阻值不同，藉由 此種電阻值之變化，可記錄二值以上之資訊（參照專利文獻 1)。 圖12顯示此種記憶元件之具體構造。另外，圖12係記憶 元件之放大剖面圖。 A憶元件3 5之構造如在與兩個電極（第一電極3丨及第二 電極32)之間夾著電極間材料層33。 此種構造之纪憶元件3 5如使用離子導體作為電極間材料 層33，進一步藉由在兩個電極31，32之其中一方之電極（如 第-電極31)中包含離子擴散於離子導體中之金屬，在記憶 元件35之兩個電極31，32間施加電壓時，供給電荷至電極 間材料層33 ’並藉由電極31中所含之金屬在包含離子導體 ^電極間材料層33巾離子擴散，離子導财之電阻或電容 等電性特性變化，而可進行資訊之記錄動作。 另外，圖12係顯示在第一電極3丨及第二電極32之間僅夾 著電極間材料層（離子導體）33構造之記憶元件35，不過，亦 可構成如在第一電極及第二電極之間夾著電極間材料層 92946.doc 1248083 (離子導體）與障壁層之記憶元件，唯圖上並未顯示。 其次，具體說明此種記憶元件之資訊記錄動作。 另外，係使記憶元件之電阻值自高狀態變成低狀態之記 錄動作定義為資訊之「寫入」，使記憶元件之電阻值自低 狀態變成高狀態之記錄動作定義為資訊之「抹除」。 此外’未寫人資訊狀態之記憶元件之電阻值係在高電阻 之狀態。 首先’於寫入資訊時，如將臨限值以上之電壓施加於記 憶元件35之如第一電極3丨上。 如此將臨限值以上之電壓施加於第一電極31上時，首 先，第一電極31内所含之電化學活性之金屬，作為陽離子 而擴散至電極間材料層33中。而後，擴散至電極間材料層 33中之陽離子自第二電極32取得電子而析出，而形成電性 析出物（電子傳導路徑）。藉此，第一電極31及第二電極U 間之電極間材料層33之電阻值成為低電阻狀態。亦即，成 為於記憶元件3 0内寫入有資訊之狀態。 另外，抹除寫入之資訊時，係將形成於前述電極間材料 層33中之電性析出物溶解之電壓施加於第二電極32。此種 包壓靶加於第二電極32時，形成於電極間材料層33中之電 性析出物溶解而消失，第一電極31及第二電極32間之電極 間材料層33之電阻值恢復成原來之高電阻狀態。亦即，抹 除寫入記憶元件35之資訊。 兄憶元件35藉由此種電阻值之變化來進行資訊之記錄 作。 口、’喝 92946.doc 1248083 專利文獻1 ··特表2002-536840號公報 發明所欲解決之問題 再者，使用上述記憶元件如構成記憶裝置時，可能產生 如下所示之問題。 首先，連同圖13說明一般記憶裝置（wDRAM)之構造，而 後具體說明可能產生問題之原因。 如圖13所不，一般之記憶裝置（wDRAM)41之數個記憶胞 42係排列於打方向（縱方向）與列方向（橫方向”而形成記憶 胞陣列43。各記憶胞42内分別設有記憶元件45。 在此種C憶裝置41中，為求自記憶胞陣列43中選擇任意 之記憶胞42，而於記憶元件45内進行資訊之記錄及讀取， 如設有自記憶胞陣列43中選擇任意行用之位元線B，及選擇 任意列用之字元線W。 此外，設有··主動元件（存取電晶體）46，其係包含控制 對記憶元件45之存取之如M0S型電晶體；及電源線料，其 係供給電源電壓及接地電壓至記憶元件45。 另外，位元線B亦係如於記憶元件45内記錄資訊，以及讀 取所圮錄之貧訊時之所謂資訊線（資料線），字元線w亦係如 使存取電晶體46形成接通狀態或斷開狀態用之所謂控制 線。 而後，此種構造之記憶裝置41係構成如在連接於存取電 晶體46之閘極G之字元線w上施加控制電壓，僅於存取電晶 體46處於接通狀態時，於記憶元件45内記錄資訊。 如對5己fe元件45記錄資訊時，係藉由通過存取電晶體 92946.doc 1248083 來控制，而對記憶元件45供給電壓及電流等。 此時，使用數個構造如圖12所示之記憶元件”，構成此 種記憶裝置41 ’並與上述同樣地在任意之記憶元件35内進 行資訊之記錄動作時，記憶胞42中，與記憶元件乃同時設 置之存取電晶體4 6變大。 亦即，圖12所示之記憶元件35寫入資訊後之電阻值成為 低電阻值，而約為200 Ω，此外，抹除寫入之資訊時之施 加於記憶元件35之電壓臨限值成為數百111¥(如約2〇〇 300 mV)(參照前述專利文獻1)。 因此，於記憶裝置41中，在此種條件下，在任意之記憶 胞42之記憶元件35内進行抹除動作時，為求在記憶元件35 内施加臨限值（200 mV)以上之電壓，須通過存取電晶體仏 而供給1.0 mA以上之電流至記憶元件35。 此時，依據以不同年代顯示一般電晶體之各種特性之 ITRS(半導體國際技術發展圖（Internati〇nai TeehnQiQgy Roadmap for semiconductors)之發展圖，如自 2〇〇1 年至 2〇〇6 年之間，半導體裝置之設計法則縮小，係自丨3 〇 代進行 至70 nm代，不過使用之電源電壓一定，而大致為1〇 v， 電流能力亦是一定’每通道寬1 μιη約為600 μΑ。 因此，於記憶裝置41中，如使用電源電壓為丨·2 ν，設計 法則為130 nm代之電晶體（MOS型電晶體）作為存取電晶體 46時’於抹除寫入之資訊時，為求通過存取電晶體供給 1 mA以上之電流至記憶元件35，須自ITRS之發展圖，將通 道寬約1.7 μπι之電晶體設於各記憶胞42内。 92946.doc 1248083 此種情況下，記憶胞42之面積读夬私1 上 檟k大於如以相同設計法則 所設計之DRAM之記憶胞。 另外，本發明人於上述專利文獻1所揭示之電極間材料層 33之剖面積大小為直徑4 _之記憶元件35,與作為比較例 之如電極間材料層之剖面積大小為〇5㈣之記憶元件内， 使用比上述專利文獻1所揭示之電㈣之以方法，可在短 時間寫入資訊之電壓脈衝之寫入方法，分別寫入資訊，來 凋查資sfL寫入後之記憶元件之電阻值狀態。 而後，如此使用電壓脈衝之寫入方法，具體地調查如在 施加電Μ為1.0 V，寫人時間為⑽職以條件下，寫入資 訊後之記憶元件之電阻值狀態結果，寫入後之記憶元件之 電阻值’不論在任何記憶元件中均為2.G kQ 〇亦即本發明 人叙現寫入 > 讯後之記憶元件之電阻值與電極間材料層之 剖面積無關。 因此，即使如以上述專利文獻丨所揭示之記憶元件之構 造，且在所揭示之寫入條件下，進一步在比所揭示之電極 間材料層之剖面大小為直徑4 時更微細化之記憶元件内 寫入貝Λ，如以上所述，由於寫入後之記憶元件之電阻值 ^電極間材料層之剖面積無關，因此寫入後之記憶元件之 % Ρ值仍然與上述專利文獻1所揭示之直徑4 之記憶元 件之電阻值（200 Q)等值。 此外’上述專利文獻1中揭示有一種剖面積顯著小之電子 傳^路彳雙’作為如藉由寫入資訊而形成之電子傳導路徑。 k a明本發明人所發現之寫入資訊後之記憶元件之電阻 92946.doc !248083 值與電極間材料層之剖面積無關；此外，即使以上數專利 文獻1所揭示之記憶元件之構造，且在所揭示之寫入條件， 下，進一步在所揭示之電極間材料層之剖面大小比直徑 4 μιη時更微細化之記憶元件内寫入資訊，電阻值仍然: 2 Ο Ο Ω之說法正確。 如此，即使將記憶裝置41予以微細化，寫入資訊之記憶 το件35之電阻值仍然為低電阻值而為2〇〇 Q，因此如上所 述，為求通過存取電晶體46而供給i mA以上之電流至記憶 凡件35，須在各記憶胞42内設置大的存取電晶體。 4 在此種情況下，亦如前述，記憶胞42之面積遠大於如以 相同設計法則所設計之DRAM之記憶胞。 如以上所述，在圮憶裝置41中，寫入資訊後之記憶元件 35之電阻值低時，需要供給大電流量，寫入之資訊不易抹 除。 另外，為求容易抹除寫入之資訊，可考慮提高寫入資訊 後之記憶元件3 5之電阻值。 但是，寫入後之記憶元件35之電阻值高時，可能造成寫 入資訊之讀取動作遲緩。 這發生在藉由記憶元件35之電阻值之變化來進行資訊之 記錄動作時之全部記憶裝置中。 以下，連同圖14所示之讀取電路構造與實際讀取動作， 來說明如此讀取資訊時所需時間延長之原因。 另外，圖14所不之讀取電路，如在圖丨3所示之記憶裝置 41中，如後述地，係需要讀取寫入記憶元件35之資訊係資 92946.doc -11 - 1248083 汛00’’或資訊"01”時之最小限度之電路構造。 讀取電路60之構造如經由配線連接··設於入口附近之控 制用之電晶體（切換電晶體）61，611 ;將流經位元線B之電 流（胞電流）予以電流電壓變化用之負載電路62，621 ;與檢 測寫入各記憶胞42，421之記憶元件35，351之資訊用之感 測放大器63等。 另外，没於圖中右側之記憶胞421，於讀取寫入設於圖中 左側之記憶胞42之記憶元件35内之資訊時，成為比較流入 位元線B之胞電流狀態用之所謂參考胞。 其他部分與圖13所示之記憶|置41_ ,因此在對應之 部分註記相同符號。 此時，如進行資訊之寫入時，藉由控制寫入之條件，將 記憶元件35構成可作出電阻變化之中途階段之低電阻狀 態〇 ‘丨思兀仵3 5之電阻值如 处吓，未進行寫 ^ fjau 八 ，丄 V/ V/ IV \ / 7 而藉由控制寫入之條件，作出如5〇ki}、2()kQ、之 低電阻狀態。 而後將100 kD之兄憶元件35作為資訊”〇〇„保持狀離， 此時之電阻值作為Rmhigh,15()⑶之記憶元件35料資 机”01”保持狀態，此時之電阻值作為Rml0wi;將2〇⑽之 記憶元件35作為資訊” 10”保持狀態，此時之電阻
Rm:0W2 ’將10 ki}之記憶元件35作為資訊”u”保持狀態， 此時之電阻值作為Rmlow3。 〜 如此，可作出電阻轡^卜 夂化之中途階段之低電阻狀態構造之 92946.doc -12- 1248083 記憶元件35，可以1個記憶元件35保持2位元之資訊。 此時，考慮資訊”〇〇"之保持狀態，亦即記憶元件35在高 電阻狀態Rmhigh時之讀取動作。 如在項取電路60中，自電源線44通過記憶元件35而流入 位元線B之電流（胞電流），自感測放大器〇檢測出「極小」 或為「零」。 因此，藉由進行讀取動作，流經位元線B之電流視為「極 小」或「零」時，如上所述，判斷記憶元件35之電阻值處 於高電阻狀態。 如此，讀取保持資訊”〇〇”狀態比較簡單，不太可能錯誤 讀成如保持資訊”00”以外之資訊。 另外，如圮憶tl件35中，在保持資訊”〇1 ”狀態（亦即記憶 元件35之電阻值自高電阻狀態變成低電阻之狀態）時，於讀 取4保持之貝讯時，係判定自電源線44通過記憶元件Μ而 /瓜入位元線B之電流（胞電流）之大小較前述之保持資訊”〇〇，， 狀態大或小。 或疋為求比較對照，係判定是否與如自寫入有資訊，，〇工，，
之參考胞421之電源線44通過記憶元件351而流入位元線B 之電流（胞電流）之大小相等。 而後，為求正確進行判定，須等待一段時間來檢測流入 位7L線B之電流變化’或是如在負載電路中將該電流予 以電流電壓轉換時之電壓變化。 此牯，記憶70件35雖係電阻低於如保持資訊，，〇〇”之狀 態’但是其電阻值之絕對值大時，$易迅速進行其檢測。 92946.doc -13- 1248083 此因 流變小 慢，結 亦即 大。 電阻值大時，通過記憶㈣35而流人位^仙之電 將附隨於位元線B之寄生電容予以充電之速度緩 造成位元線B之電位變化延遲變大。 係因為時間常數大，且位之電位變化之延遲 此外’考慮將電阻進-步低於如資訊"G1”保持狀能之狀 態作為資訊"1〇"(二進制）之保持狀態，將電阻比其進一步低 之狀態作為資訊"u"(二進制）之保持狀態，而可記錄比二值 多之資訊之記憶裝置時，電阻在最高狀態下，亦即保持資 汛00日守，不太可能錯誤讀成保持資訊，，〇〇”以外之狀態，另 外’電阻在第二高狀態下，亦即保持資訊"〇ι"時，自位元 線之電位變化之延遲點最不易迅速判斷資訊。 如此，記憶裝置41中，於寫入資訊後之記憶元件35之電 阻值高時，讀取寫人記憶元件35内之資訊時所需時間變長。 有鑑於上述說明，本發明之目的在提供—種防止記錄資 訊後之記憶it件之電阻值過低，而可輕易進行資訊之記錄 動作之記憶裝置。 此外，本發明提供一種防止記錄資訊後之記憶元件之電 阻值過咼，而可快速進行資訊之記錄動作之記憶裝置。 【發明内容】 本發明之記憶裝置之構造係配置數個記憶胞，該記憶胞 具有··記憶兀件；及主動元件，其係包含控制對記憶元件 存取之MOS型電晶體；藉由施加電壓於記憶元件，記憶元 件之電阻值改變，來記錄資訊，且將記憶元件之電阻值自 92946.doc -14- 1248083 向狀態變成低狀態之記錄動作定義為資訊之寫入，將記憶 元件之電阻值自低狀態變成高狀態之記錄動作定義為資訊 之抹除時，於抹除寫入後之資訊時，係將施加於記憶胞之 電壓設為Ve，將施加於主動元件之閘極之電壓設為Vg，將 抹除資訊時所需之最低限度電壓設為Vt，主動元件在接通 狀態下，對於主動元件之源極·沒極間之電壓V，以函數 U(Vg，V)}來表示流入主動元件之汲極電流時，寫入資訊後 之記憶元件之電阻值R係滿足R ^ Vt/{I(Vg，Ve — Vt)}之關 係。 採用上述本發明之記憶裝置時，由於在抹除寫入後之資 訊時，係將施加於記憶胞之電壓設為Ve，將施加於主動元 件之閘極之電壓設為Vg，將抹除資訊時所需之最低限度電 壓設為Vt，主動元件在接通狀態下，對於主動元件之源極· 没極間之電壓V，以函數{I(Vg，V)}來表示流入主動元件之 汲極電流時，寫入資訊後之記憶元件之電阻值R係滿足R ^ Vt/{I(Vg，Ve—Vt)}之關係，因此可防止寫入資訊後之記憶 元件之電阻值過低。 藉此，於抹除寫入之資訊時，無須通過主動元件供給大 電流量至記憶元件。 此外’本發明之記憶裝置之構造係配置數個記憶胞，該 記憶胞具有：記憶元件；及主動元件，其係包含控制對記 憶元件存取之MOS型電晶體；藉由施加電壓於記憶元件， 記憶元件之電阻值改變，來記錄資訊，且將記憶元件之電 阻值自高狀態變成低狀態之記錄動作定義為資訊之寫入， 92946.doc • 15 - 1248083 將記憶元件之電阻值自低狀態變成高狀態之記錄動作定義 為貝汛之抹除時，寫入資訊後之記憶元件之電阻值r係滿足 1·7 kQ之關係。 採用上述本發明之記憶裝置，由於寫入資訊後之記憶元 件之電阻值R係滿足Rg17kQ之關係，因此可防止寫入資 訊後之記憶元件之電阻值過低。 藉此’於抹除寫入之資訊時，無須通過主動元件供給大 電流量至記憶元件。 此外’本發明之記憶裝置之構造係配置數個記憶胞，該 記憶胞具有：記憶元件；及主動元件，其係包含控制對記 憶元件存取之M〇S型電晶體；藉由施加電壓於記憶元件， 5己憶元件之電阻值改變，來記錄資訊，且將記憶元件之電 阻值自高狀態變成低狀態之記錄動作定義為資訊之寫入， 而進"ί亍資訊之寫入時’係將施加於記憶胞之電壓設為Vw 〔V〕，將施加電壓至記憶胞之時間設為Tw〔sec〕，於抹 除寫入之資訊時，係將施加於記憶胞之電壓設為Ve〔 V〕， 將施加於主動元件之閘極之電壓設為Vg〔 V〕，將抹除資 訊時所需之最低限度電壓設為Vt〔 V〕，主動元件在接通狀 態下，對於主動元件之源極·汲極間之電壓V，以函數{i(Vg， V)}來表示流入主動元件之汲極電流時，係滿足1〇Λ{ _ 0.275 · log(Tw)+ 3.175—0.15 · (Vw)} ^ Vt/{I(Vg5 Ve — Vt)} 之關係。 採用上述本發明之記憶裝置時，由於寫入資訊時，係將 施加於記憶胞之電壓設為Vw〔 V〕，將施加電壓至記憶胞 92946.doc -16- 1248083 之時間設為Tw〔 sec〕，於抹除寫入之資訊時，係將施加於 記憶胞之電壓設為Ve〔 V〕，將施加於主動元件之閘極之 電壓設為Vg〔V〕，將抹除資訊時所需之最低限度電壓設 為Vt〔 V〕，主動元件在接通狀態下，對於主動元件之源極· 汲極間之電壓V，以函數{I(Vg，V)}來表示流入主動元件之 沒極笔流日守，係滿足 1〇λ{ _ 0.275· log(Tw)+3.175 — 0 15 · (Vw)}^Vt/{I(Vg，Ve—Vt)}之關係，因此，可規定寫入資 訊時施加於記憶胞内之電壓Vw，及施加電壓Vw至記憶胞之 時間Tw等，避免寫入資訊後之記憶元件之電阻值過低。 此外，於抹除寫入之資訊時，無須通過主動元件供給大 電流量至記憶元件。 此外，本發明之記憶裝置之構造係配置數個記憶胞，該 記憶胞具有：記憶元件；及主動元件，其係包含控制對記 憶兀件存取之MOS型電晶體；藉由施加電壓於記憶元件， 記憶元件之電阻值改變，來記錄資訊，且將記憶元件之電 阻值自高狀態變成低狀態之記錄動作定義為資訊之寫入， 將記憶元件之電阻值自低狀態變成高狀態之記錄動作定義 為資訊之抹除時，於進行資訊之寫人時，係將施加於記憶 胞之電壓設為Vw〔V〕，將施加電壓至記憶胞之時間設為 TW〔咖〕時，係滿足 10Λ卜 〇 275 · 1〇g(Tw)+ 3175_ 〇 15 · (Vw)} g Vt/1700之關係。 採用上述本發明之記憶裝置時，由於寫人資訊時，係將 施加於記憶胞之電壓設為Vw〔v〕，將施加電壓至記憶胞 之時間設為Tw〔sec〕日夺，係滿足1〇八{_〇 275 · ι〇§㈣+ 92946.doc -17- 1248083 3.175-0.15 · (Vw)} 2 1700之關係，因此，可規定寫入資訊 時施加於記憶胞内之電壓vw ’或施加電壓Vw至記憶胞之時 間Tw等，避免寫入資訊後之記憶元件之電阻值低於 1700(1.7 ΙίΩ )。 此外，於抹除寫入之資訊時，無須通過主動元件供給大 電流量至記憶元件。 此外，本發明之§己憶裝置之構造係配置數個記憶胞，該 記憶胞具有：記憶元件；及主動元件，其係包含控制對記 憶元件存取之MOS型電晶體；藉由施加電壓於記憶元件， 記憶元件之電阻值改變，來記錄資訊，並具有自記憶元件 讀取資訊時使用之負載電路，且將記憶元件之電阻值自高 狀態變成低狀態之記錄動作定義為資訊之寫入’將記憶元 件之電阻值自低狀態變成高狀態之記錄動作定義為資訊之 抹除時，冑寫入資訊後之記憶元件之電阻值設為R，將負載 電路之電阻值設為Rl0時，係滿足R+ R1〇$ 25〇 kQ之關係。 採用上述本發明之記憶裝置時，由於將寫人資訊後之記 憶7G件之電阻值設為R，將負載電路之電阻值設為Rl〇時， 係滿足R+RloUOkQ之關係、，因此寫入資訊後之記憶元 件之電阻值不致過高。藉此可抑制讀取時之延遲。 此外，本發明之記憶裝置之構造係配置數個記憶胞，該 記憶胞具有：記憶元件；及主動元件，其係包含控制對記 憶元件存取之刪型電晶體；藉由施加電壓於記憶元件， 記憶元件之電阻值改變，來記錄資訊，且將記憶元件之電 阻值自高狀態變成低狀態之記錄動作定義為資訊之寫入， 92946.doc -18- 1248083 之記錄動作定義
將記憶元件之電阻值自低狀態變成高狀態 為資訊之抹除時， 125 kQ之關係。 採用上述本發明之記憶裝置時，由於寫 由於寫入資訊後之記憶
3己憶胞具有：記憶元件；及主動元件， 1双徊C憶胞，該 其係包含控制對記 憶元件存取之MOS型電晶體；藉由施加電壓於記憶元件 記憶元件之電阻值改變，來記錄資訊， 且將記憶元件之電 阻值自高狀態變成低狀態之記錄動作定義為資訊之寫入， 將記憶元件之電阻值自低狀態變成高狀態之記錄動作定義 為資訊之抹除時，於進行資訊之寫入時，係將施加於記憶 胞之電壓設為Vw〔V〕，將施加電壓至記憶胞之時間設為 Tw〔 sec〕時，係滿足1(^{_ 0.275 · 1〇g(Tw)+3 175_〇 15 · (Vw)}$ 125000之關係。 採用上述本發明之記憶裝置時，由於寫入資訊時，係將 施加於記憶胞之電壓設為Vw〔 V〕，將施加電壓至記憶胞 之時間設為 Tw〔 sec〕時，係滿足 1〇a{ — 〇·275 · l〇g(；Tw) + 3.175~〇.15.(¥\¥)}$ 125000之關係，因此，可規定寫入 資訊時施加於記憶胞内之電壓Vw，或施加電壓Vw至記惊胞 之時間Tw等，使寫入資訊後之記憶元件之電阻值僅高於 125000(125 kD )。 此外，可避免寫入資訊後之記憶元件之電阻值過高，抑 92946.doc -19- 1248083 制讀取時之延遲。 此外，本發明之記憶裝置之構造係配置數個記憶胞，該 記憶胞具有：記憶元件；及主動元件，其係包含控制對記 憶元件存取之M0S型電晶體；藉由施加電壓於記憶元件， 記憶元件之電阻值改變，來記錄資訊，且將記憶元件之電 阻值自高狀態變成低狀態之記錄動作定義為資訊之寫入， 將記憶元件之電阻值自低狀態變成高狀態之記錄動作定義 為資訊之抹除時，係構成於進行資訊之寫入時，施加於記 憶元件之前述電壓高於施加於未進行記憶胞以外之昇壓之 周邊電路之電源電壓或是主動元件之標準動作電壓。 採用上述本發明之記憶裝置時，由於進行資訊之寫入 時，施加於記憶元件之前述電壓高於施加於未進行記憶胞 以外之昇壓之周邊電路之電源電壓或是主動元件之標準動 作電壓，因此如再寫人資訊時，可縮短達到目標電阻值所 需之時間。 此外’上述構造之記憶裝置中，於寫人資訊時，將施加 於記憶胞之電壓設為Vw，將主動元件之最大額定電壓 v〇2，主動元件在接通狀態下，主動元件之源極•没極間電 Μ為Vo2時，將流人主動元件之没極電流設㈣⑽時，在寫 入資訊後之記憶元件之電阻值R係滿足r ^ (Vw — V〇2)/IV()2之關係情況下，除上述之作用外，如在寫入資訊 時，施加於記憶元件之電壓高於施加於未進行記憶胞以外 之昇壓之周邊電路之電源電壓或主動元件之標準動作電壓 時’可防止如主動元件及記憶元件，甚至連接於此等之配 92946.doc -20- 1248083 線等之破壞。 此外，上述構造中，進-步形成記憶胞之主動元件之閘 極長大於記憶胞以外之主動元件之閘極長時，如與記憶胞 之主動元件之閘極長比記憶胞以外之主動元件之閘極長短 時，或是與記憶胞以外之主動元件之閘極長相等時比較， 可提高主動元件之最大額定電壓。 此外’上述構造之記憶裝置中，於寫人資訊時，將施加 於記憶胞之電壓設為Vw，w主動元件之標準㈣電壓設為 V〇3，主動元件在接通狀態下，主動元件之源極•汲極間電 壓為V〇3時，將流入主動元件之汲極電流設為”〇3時，在寫 入資訊後之記憶元件之電阻值R係滿足R ^ (Vw _ V/3)/IVo3之關係情況下，除上述之作用外，如在寫入資訊 ¥，施加於記憶元件之電壓高於施加於未進行記憶胞以外 之昇壓之周邊電路之電源電壓或主動元件之標準動作電壓 時，可防止如主動元件及記憶元件，甚至連接於此等之配 線等之破壞。 此外進步可使主動元件以設計該主動元件時決定之 軚準動作電壓動作，可抑制如反覆使用主動元件時產生之 主動元件之特性惡化。 此外，上述構造中，於寫入資訊時，將施加於記憶胞之 電壓設為Vw，將施加電壓至記憶胞之時間設為丁…〔v〕， 於寫入貪訊時，將施加於記憶胞之電壓設為Vw〔 V〕，將 主動元件之最大額定電壓設為v〇2〔v〕，主動元件在接通 狀悲下，主動元件之源極·汲極間電壓為v〇2〔 V〕時，將 92946.doc -21· 1248083 流入主動元件之汲極電流設為Ιν〇2〔 A〕時，在滿足1〇八{_ 0.275 · log(Tw)+3.175-0.15 · (Vw)} ^ (yw- Vo2)/IVo2^ 關係If况下，除上述之作用外，如在寫入資訊時，施加於 β己憶70件之電壓高於施加於未進行記憶胞以外之昇壓之周 邊包路之電源電壓或主動元件之標準動作電壓時，包含於 寫入資Λ %知加於記憶胞之電壓vw及施加電壓Vw至記憶 胞之時間Tw等條件，可防止主動元件及記憶元件，甚至連 接於此等之配線等之破壞。 外，上述構造中，於寫入資訊時，將施加於記憶胞之 包壓σ又為Vw ’將施加電壓至記憶胞之時間設為Tw〔 V〕， 於寫入資汛時，將施加於記憶胞之電壓設為Vw〔 v〕，將 主動元件之最大額定電壓設為v〇3〔v〕，主動元件在接通 狀怨下，主動元件之源極·汲極間電壓為v〇3〔 V〕時，將 流入主動元件之汲極電流設為ΐν〇3〔 A〕時，在滿足10八{_ 0.275 · l〇g(Tw)+ 3·175_ 〇 15 · (Vw)} ^ (Vw_ v〇3)/iv〇k 關係情況下，除上述之作用外，如在寫入資訊時，施加於 。己隐元件之電壓咼於施加於未進行記憶胞以外之昇壓之周 邊電路之電源電壓或主動元件之標準動作電壓時，包含於 寫入資訊時施加於記憶胞之電壓Vw及施加電壓Vw至記憶 胞之時間Tw等條件，可防止主動元件及記憶元件，甚至連 接於此寺之配線等之破壞。 此外，進一步可使主動元件以設計該主動元件時決定之 標準動作電壓動作，可抑制如反覆使用主動元件時產生之 主動元件之特性惡化。 92946.doc -22- 1248083 【實施方式】 首先，使用圖1來說明本發明之記憶裝置一種實施形態。 圖1顯示記憶裝置之電路圖（平面圖）。 記憶裝置1之數個記憶胞2分別配置於位元線3與字元線 w之兩條配線之父點附近，而構成記憶胞陣列3。 圖1中顯示以特定間隔在縱方向上配置4條位元線B(B J， B2 ’ B3，B4)，並在橫方向配置4條字元線W(W1，W2，W3， W4)之情況。因此，藉由縱4><横4，構成配置“個記憶胞2。 在位元線之一端，亦即在記憶胞陣列3之外侧設有感測放 大器及行位址解碼器等周邊電路，在字元線之一端，亦即 在記憶胞陣列3之外側，設有列位址解碼器等周邊電路。其 中，4係電源線，在該電源線4之一端設有電源。 設有行位址解碼器及列位址解碼器，係為求自記憶胞陣 列3中選擇成為資訊之記錄（寫入及抹除）及讀取對象之任意 忑it胞2，设有感測放大器，係為求讀取記錄於各記憶胞2 之記憶元件5内之資訊。 位元線如兼具自記憶胞陣列3中選擇任意行（縱軸）之功 能，以及於任意之記憶胞2内寫入或讀取資訊時之所謂資訊 線（資料線）之功能，字元線如兼具自記憶胞陣列3中選擇任 意行（橫軸）之功能，以及使控制對記憶胞2存取之後述之如 存取電晶體處於接通狀態或斷開狀態之所謂控制線之° 能。 其次，使用圖2說明構成記憶胞陣列之記憶胞之構造。 另外，圖2係構成圖1所示之記憶裝置之記憶胞陣列之數 92946.doc -23- 1248083 個記憶胞中，配置於位元線B4與字元線臀4之交點附近之記 憶胞2之放大平面圖。 記憶胞2如由記憶元件5與主動元件6構成。 主動元件6如使用包含MOS型電晶體之存取電晶體。 圮憶元件5如圖3所示，如構成在兩個電極（如第一電極^ 及第二電極12)之間夾著電極間材料層13。 第一電極11係以堆疊：包含氧化還原反應活性種（red〇x 活性種）之層（所謂氧化還原反應活性種層）111;及包含一般 半導體裝置使用之電極材料之層（所謂電極材料層）112之兩 層構造而構成。 氧化還原反應活性種層111如由銀構成，電極材料層U2 如由鈦鎢（Tiw)構成。 電極間材料層13如由鍺銻錄（GeSbTe)構成。此外，電極 間材料層13如以40 nm之膜厚形成。 電極間材料層13藉由供給電荷，第一電極u中所含之氧 化還原反應活性種之銀被氧化而成為陽離子，在與第一電 極π相對之第二電極12方向上擴散至電極間材料層13中， 並自第二電極12取得電子而析出，在第一電極丨丨與第二電 極12之間形成電子傳導路徑，第一電極11與第二電極12之 間成為低電阻值狀態。 另外，藉由在與其相反方向上施加電壓，形成有電子傳 路徑之氧化還原反應活性種之銀洗提，第一電極11與第 二電極12間之電子傳導路徑消失，第一電極u與第二電極 12之間成為高電阻值狀態。 92946.doc -24- 1248083 如此，藉由改變施加於第一電極u與第二電極12之電壓 方向，可使電阻值在高狀態與低狀態間反覆變化。藉此， 構成可猎由第一電極u與第二電極12間之電阻值狀態來記 錄資訊。
另外，在初期狀態，因電極間材料層13中未形成電子傳 導路徑，所以第一電極丨丨與第二電極12之間成為高電阻值 狀態。而記憶元件5之電阻值亦隨著第一電極u與第二電極 12間之電阻值之狀態同樣地在高狀態與低狀態之間變化。 此外，第二電極12係由一般半導體裝置使用之電極材 料如鈦鎢（TiW)構成。第二電極12係以一般半導體裝置使 用之膜厚來形成，如以⑽nm之膜厚形成。 另外’圖1及圖2中，如存取電晶體6之閘極係經由配線而 連接於子S線W。此外，源極及沒極之_方係、經由配線而 連接於位it線B，另-方則經由配線而連接於記憶元件^之
如第一電極"。記憶元件5之第二電極12係經由配線而連接 於電源線4。 其％ ’祝明在如此構造之記憶裝置中’自記憶胞陣列中 k擇任思之5己憶㉟，並於該記憶㉟《記憶元件中記錄（寫入 及抹除）資訊時之動作。 首先’說明自記憶胞陣列3選擇任意記憶胞2之前的動作。 另外’任意之記传妝及 ^ 胞係以配置於位元線B4與字元線W4 之交點附近之記憶胞2為對象作說明。 此外，係將使記憶元件丨之電 記錄動作定義為資訊之「寫入 阻值自高狀態變成低狀態之 ，使記憶元件1之電阻值自 92946.doc -25- 1248083 低狀態變成高狀態之記錄動作定義為資訊之「抹除 行說明。 ^首先，於記憶胞陣列3中選擇連接有成為資訊寫入對象之 。己隐胞2之仃’亚在對應於該行之位元線如上施加寫入資訊 用之電壓。 、 此時，在其他位元線⑺丨〜⑴）上不施加上述寫入資訊用之 電壓。 其次，於記憶胞陣列3中選擇連接有成為資訊寫入對象之 記憶胞2之列，並在對應於該列之字元線界4上施加存取電 晶體6成為接通狀態，並對記憶胞2之記憶元件5寫入資訊之 控制電壓。 、^ 此時，由於在未對應於列之其他字元線（W1〜W3)上未施 加上述之控制電壓，因此存取電晶體6保持在斷開狀態。 藉此，防止在未經選擇之記憶胞2内寫入不需要之資訊， 而僅在選擇之記憶胞2内施加所需之寫入用電壓，來進行資 訊之寫入。 繼續說明在如此選出之任意記憶胞2t，於記憶元件5内 圯錄（寫入及抹除）及讀取資訊時之記錄動作。 如寫入資訊時，如上所述，寫入用之電壓（正電壓）係自 位元線B4經由配線而施加於第一電極丨i。 藉此，如第一電極11之氧化還原反應活性種層iu中所含 之銀離子化’在第：電極12之方向上擴散至電極間材料層 π中，並自第二電極12取得電子而析出，而在第一電極η 與第二電極12之間形成電子傳導路徑，第一電極11與第二 92946.doc -26- 1248083 電極12之間成為低電阻值狀態。藉此，由於記憶元件5之電 阻值亦降低，因此係進行資訊之寫入。 此外，如抹除資訊時，係經由連接於第二電極12之配線， 在第一 4極12上加加與寫入時相反極性之抹除用電壓。 藉此，藉由析出至電極間材料層13中而形成電子傳導路 徑之銀再度離子化洗提，上述電子傳導路徑消失。藉此， 第一電極11與第二電極12間之電阻值恢復成原來高的狀 態，由於記憶元件5亦成為高電阻值，因此係進行資訊之抹 除。 此時，於進行此種記錄動作之上述記憶裝置丨中，寫入資 訊後之記憶元件5之電阻值如過低時，於抹除寫入之資訊 時，如前所述，須通過存取電晶體6而供給大電流量至記憶 元件5。 〜 如此，為求供給大電流量至記憶元件5，若各記憶胞2内 不具通道寬大之大面積存取電晶體6，則不易抹除所記錄之 資訊。此因用作存取電晶體6之M〇s型電晶體，可流入通道 之電流量係與通道寬成正比。 因此，本實施形態中，為求避免寫入資訊後之記憶元件5 之電阻值過低，係規定寫入資訊後之記憶元件5之電阻值。 另外’規疋寫入資说後之記憶元件5之電阻值時，於半導 體製私中，係使用可藉由曝光而形成圖案之最小尺寸之存 取電晶體6,在可供給該存取電晶體6之電流範圍内，規定 寫入後之§己憶元件5之電阻值，來抹除寫入記憶元件5内之 資訊。 92946.doc ^ 27 · 1248083 首先，連同圖4來說明規定寫入資訊後之記憶元件之電阻 值R，如電阻值R之下限值尺1〇”之一種實施形態。 具體而言，寫入資訊後之記憶元件5之電阻值，係施加最 低限度之抹除用電壓，來求出可抹除寫入後資訊之電阻值。 圖4之圖4A顯示對於串聯記憶元件5與存取電晶體6之記 憶胞2施加抹除用之Ve，於存取電晶體6之閘極〇上施加使 存取電晶體6處於接通狀態用之電壓v〇n(閘極電壓Vg)，而 將位兀線B予以接地之狀態，圖4B顯示該圖4八所示之狀態 之記憶元件5與存取電晶體6之負載特性。 “ 此時，圖4B之縱軸顯示流入存取電晶體6及記憶元件5之 電流（A) ’橫軸顯示施加於存取電晶體6及記憶元件5之電壓 (V)。 此外，圖4B中之實線顯示存取電晶體6為接通狀態時之電 流電壓特性，點線顯示寫入資訊後之記憶元件5之電阻值之 負載特性。此外，以Vt表示抹除資訊時所需之最低限度之 電壓（雖限值電壓）。再者，點〇表示圖4A之點〇之動作點。 此外在將存取電晶體6形成接通狀態用之閘極電壓
Von(Vg)施加於存取電晶體6之閘極G之狀態下，對於施加 於存取电晶體6之源極s、汲極D間之電壓（源極•没極間電 [)V以函數〇(Vg，V)}表示流入存取電晶體6之汲極電流 時，流入存取電晶體6之汲極電流係#I(Vg，ve_vt)來表 示。 此^ ’在將存取電晶體6形成接通狀態用之閘極電壓 Von(Vg)施加於存取電晶體6之閘極G之狀態下，如為求抹 92946.doc •28- 1248083 除寫入之貧訊，而在記憶胞2内施加電壓Ve時，夹著點〇， 而在記憶元件5侧施加電壓vt，並在存取電晶體6上施加電 壓 Ve - Vt。 而後，依據圖4A，點線與實線之交點〇之電阻值尺的負載 特性係以如下所示之公式（1)來表示。 (1) R= Vt/{I(Vg3 Ve- Vt)} 此時，欲求出寫入資訊後之記憶元件5之電阻值汉之下限 值Rlow，如上所述，須將抹除寫入之資訊時所需之最低限 度之電壓Vt以上之電壓施加於記憶元件5。 因此，本實施形態中，寫入資訊後之記憶元件5之電阻值 R(電阻值R之下限值Rl〇w)係以如下之公式（2)來表示。 (2) Vt/{I(Vg3 Ve- Vt)} 本貝形悲之§己憶裝置1由於係將寫入資訊後之記憶元 件5之電阻值R(電阻值R之下限值Ri〇w)規定成係滿足公式 (2)之關係，因此，藉由規定各條件（Ve，Vt，Vg，^(vg，Ve 一 Vt)} 4 ) ’係滿足該公式（2)所示之關係來進行記錄動作， 記憶元件5之電阻值R不致過低。 藉此，於抹除寫入之資訊時，無須通過存取電晶體6供給 大電流量至記憶元件5。 另外，以公式（2)規定之電阻值R，如圖i、圖2及圖4A所 示’係顯示將存取電晶體6配置於接地電壓側（位元線），將 記憶元件5配置於電源電壓側（電源線4)之所謂源極接地型 之電路的情況，不過與此種構造相反，而如後述之圖9所示 之將存取電晶體6配置於電源電壓側（電源線4)，將記憶元件 92946.doc -29- 1248083 5配置於接地電壓側（位元線）之所謂汲極接地型之電路的情 況亦同樣地，可藉由公式（2)來規定電阻值R。 其次，連同圖5來說明本發明之記憶裝置之其他實施形 態。 具體而言，係從ITRS(半導體國際技術發展圖）所示之電 晶體之電流能力來規定寫入資訊後之記憶元件之電阻值 R(電阻值R之下限值Rlow)之情況。 亦即，在用作存取電晶體6之電晶體（MOS型電晶體）中， 如隨著閘極長之微細化，而欲促使通道寬微細化，由於抑 制電晶體之窄通道效果困難等原因，而未進行如閘極長之 微細化程度。 如在設計法則130 nm代之電晶體中，即使係最小設計法 則之電晶體，通道寬仍約200 nm。可知此種電晶體之電流 能力與ITRS之發展圖所示之電晶體之電流能力大致一致， 作為半導體裝置係標準能力之電晶體。 此外，依據ITRS之發展圖之公佈，如在2001年至2006年 之間，即使設計法則之縮小係自130 nm代而進行至70 nm 代，電晶體之電流能力仍然保持與電源電壓為1.2 V，設計 法則為130 nm代之電晶體之電流能力大致相等之電流能 力。（如前所述，該電流能力於每通道寬1 μιη約為600 μΑ) 因此，本實施形態中係假設在圖1所示之記憶裝置1中， 存取電晶體6為電源電壓1.2 V，設計法則130 nm代，而該 代使用最小之通道寬（200 nm)之電晶體（MOS型電晶體），來 規定寫入資訊後之記憶元件5之電阻值R(電阻值R之下限值 92946.doc -30- 1248083
Rlow) 〇 圖5之圖5A顯示對於串聯記憶元件5與存取電晶體6之記 憶胞2施加抹除用之Ve，於存取電晶體6之閘極G上施加使 存取電晶體6處於接通狀態用之電壓Von(閘極電壓Vg)，而 將位元線B予以接地之狀態，圖5B顯示該圖5A所示之狀態 之記憶元件5與存取電晶體6之負載特性。 此時，在將存取電晶體6形成接通狀態用之閘極電壓 Von(Vg)施加於存取電晶體6之閘極G之狀態下，如為求抹 除寫入之資訊，而在記憶胞2内施加電壓Ve( 1.2 V)時，夾著 點Ο，而在記憶元件5側施加電壓Vt(0.2 V)，並在存取電晶 體6上施加電壓Ve—Vt(1.0 V)。 此外，在存取電晶體6之源極S及汲極D間施加1.0 V之源 極•汲極間電壓Ve—Vt時，120 μΑ之汲極電流I(Vg，Ve—Vt) 流入存取電晶體6内。 另外，流入存取電晶體6之12 0 μ A之汲極電流如上所述， 於電流能力約600 μΑ時，係表示存取電晶體6使用通道寬為 0.2 μηι(200 nm)之電晶體時流入之沒極電流。 將此等值代入上述公式（2)，求出寫入資訊後之記憶元件 之電阻值R(電阻值R之下限值Rlow)時，係由以下所示之公 式（3)來表示。
(3) 1.7 kQ 亦即，公式（3)係表示本實施形態之記憶裝置1中，存取 電晶體6係假設使用電源電壓1.2 V，設計法則130 nm代之 電晶體（MOS型電晶體）作為存取電晶體6時，寫入資訊後之 92946.doc -31- 1248083 記憶元件5之電阻值R須為1·7 kD以上。 採用本實施形態之記憶裝置1時，使用電源電壓i2 v， 設計法則130 nm代之電晶體（MOS型電晶體）於存取電晶體 時’由於係規定寫入資訊後之記憶元件之電阻值尺滿足公式 (3)所示之關係，因此寫入資訊後之記憶元件之電阻值r不 致過低。 藉此，如抹除寫入之資訊時，無須通過存取電晶體6供給 大電流量至記憶元件5。
另外，以公式（3)規定之電阻值R，如圖丨、圖2與圖5八所 示，係顯示將存取電晶體6配置於接地電壓側（位元線），將 記憶元件5配置於電源電壓側（電源線句之所謂源極接地型 之電路的情況’不過與此種構造相反，將存取電晶體6配置 於電源電壓側(電源線4)，將記憶元件配置於接地電壓側(B 線）之後遠圖9所不之所謂汲極接地型之電路的情況亦同樣 地，可藉由公式（3)來規定電阻值R。 其-人’連同圖6來說明本發明之記憶裝置之另外實施形 態。 、 /、妝而σ係攸寫入貧訊時施加於記憶胞2之電壓Vw， 及施加電壓Vw至記憶胞2之時間^等來規定寫入資訊後之 記憶兀件5之電阻敍（電阻值&之下限值幻㈣)之情況。 此時’圖6之縱軸顯子宜 次^ ^ _ ，、寫入貝汛後之記憶元件之電阻值 R，棱轴顯示施加電廢V 「Λ Ί W〔V〕至記憶胞2之時間Tw〔sec〕。 此外，施加於記憶胞2之兩厭v r、 之包& Vw〔 V〕，假定耐用之最高 電壓為3 V，進一步亦齄—， …、不 及2 V之情況。圖中之實線顯 92946.doc -32- 1248083 示3 V，點線顯示2 V，單點虛線顯示丨v。 從圖6可知寫入資訊時，施加於記憶胞2之電壓vw〔 v〕 之施加時間Tw〔 sec〕延長時，寫入資訊後之記憶元件5之 ’ 電阻值R降低。
從此種關係求出寫入資訊後之記憶元件$之電阻值R (電阻值R之下限值Rl〇w)時，係由以下所示之公式（4)來表 示〇 (4) R= 10^(- 0.275 - log(Tw)+ 3.175- 0.15 · (Vw)} _ 此時，如以上所述，係由以下所示之公式（2)來表示寫入 資訊後之記憶元件5之電阻值r。 (2) Vt/{I(Vg5 Ve-yt)} 另外，Ve，Vt，（Ve - Vt)，Vg, {I(Vg，Ve — vt)}之具體說明 係如上述，因此省略其重複說明。 因此，本實施形態為求可包含寫入資訊時施加於記憶胞2 之電壓Vw〔V〕及施加電壓Vw〔v〕至記憶胞2之時間π 〔sec〕等來規定寫入資訊後之記憶元件5之電阻值尺（電阻籲 值R之下限值Rlow)，係由以下所示之公式（5)來表示電阻值 R(電阻值R之下限值Rl0w)。 (5) R=10^{- 0.275 . log(Tw)+3.175-0.15. (Vw)}^ Vt/{l(Vg，Ve- Vt)} 亦即，如除施加電壓¥诃至記憶胞2之時間了评外，已知全 · 部條件（Vw，vt，Vg，{I(Vg，Ve_Vt)})之具體值時，藉由=· 该值代入公式（5)内’即可求出上述時間Tw，來滿足避免寫 入貝矾後之記憶元件5之電阻值R過低之關係。 92946.doc -33- 1248083 此外，如除施加於記憶胞2之電壓Vw外，已知全部條件 (Tw’ Vt，Vg，WVg，Ve—Vt)))之具體值時，藉由將該值代’ 入公式（5)内，即可求出上述電壓Vw，來滿足避免寫入資訊-後之記憶元件5之電阻值R過低之關係。 採用本實施形態之記憶裝置1時，由於係滿足公式（5)所 示之關係來規定寫入資訊後之記憶元件5之電阻值R(電阻 值R之下限值幻〇幻，因此比上述滿足公式（1)來規定電阻值 R(電阻值r之下限值幻0〜之實施形態，及滿足公式p)所示籲 之關係來規定之實施形態，可進一步於寫入資訊時包含施 加於記憶胞2之電壓Vw及施加於記憶胞2之電壓Vw之施加 4間Tw，來規定寫入資訊後之記憶元件5之電阻值汉（電阻 值R之下限值Rlow)。 此外，即使寫入資訊時施加於記憶胞2之電壓Vw及施加 於記憶胞2之電壓Vw之施加時間Twt，僅知道其中一方（如
Vw)之具體值時，仍可自公式（5)求出另一方（如丁⑼之具體 值來滿足避免寫入資訊後之記憶元件5之電阻值R過低之 _ 條件。 此外’與上述實施形態時同樣地，於抹除寫入之資訊時， 無須通過存取電晶體6供給大電流量至記憶元件5。 另外，以公式（5)規定之電阻值R，如圖i及圖2所示，係 · 顯示將存取電晶體6配置於接地電壓側（位元線），將記憶元 · 件5配置於電源電壓側（電源線4)之所謂源極接地型之電路 的情況，不過與此種構造相反，將存取電晶體6配置於電源 電壓側（電源線4)，將記憶元件配置於接地電壓側（位元線） 92946.doc -34- Ϊ248083 之後述圖9所示之所謂汲極接地型之電路的情況亦同樣 地’可藉由公式（5)來規定電阻值R。 其次，說明本發明之記憶裝置之另外實施例。 具體而言，係自ITRS所示之電晶體之電流能力，與寫入 資訊時施加於記憶胞之電壓Vw〔 V〕，及施加該電壓Vw〔 v〕 之時間Tw〔 sec〕，來規定寫入資訊後之記憶元件之電阻值 R(電阻值R之下限值Rl〇 w)之情況。 上述之實施形態係在圖1所示之記憶裝置1中，假定使用 電源電壓1 ·2 V，設計法則130 nm代之電晶體（MOS型電晶體） 作為存取電晶體6時，寫入資訊後之記憶元件5之電阻值R 如公式（3)所示來表示。 (3) 1.7 k〇 另外’上述之實施形態於圖6所示之寫入資訊時，施加於 舌己憶胞2之電壓Vw〔 V〕之施加時間Tw〔 sec〕延長時，因 寫入資訊後之記憶元件5之電阻值降低之關係，寫入資訊後 之記憶元件5之電阻值R如公式所示來表示。 (4) R=10A{—0.275 · log(Tw)+ 3.175—0.15 · (Vw)} 因此’本實施形態為求可包含ITRS所示之電晶體之電流 月b力’與寫入資訊時施加於記憶胞之電壓vw〔 v〕及施加 該電壓vw〔 v〕之時間Tw〔sec〕來規定寫入資訊後之記憶 元件之電阻值R(電阻值尺之下限值Rl〇w)，係由以下所示之 公式（6)來表示電阻值^電阻值R之下限值R1〇w)。 (6) R= 10Λ{- 0.275 · l〇g(Tw)+ 3.175- 0.15 · (Vw)}^ 17000 92946.doc •35- 1248083 亦即，公式（6)表示本實施形態之記憶裝置丨中，存取電 晶體6假设使用電源電壓1，2V ’設計法則13 0 nm代之電晶體 (MOS型電晶體）時，寫入資訊後之記憶元件5之電阻值r(電 阻值R之下限值Rl〇w)須為17000(1.7 kD)以上。 而後，在此種構造之記憶裝置1中，藉由規定各條件（Tw 及Vw)之值，來進行資訊之記錄動作，使寫入資訊後之記憶 元件5之電阻值之下限值R(Rl〇w)為l7〇〇〇(1.7kQ)以上，寫 入資訊後之記憶元件5之電阻值R不致進一步低於 17000(1.7 1(Ω )。 其次，說明滿足此種公式（6)之具體實施例。 如寫入資訊時，施加於記憶胞2之電壓Tw為2 V時，自公 式（6)求出施加於記憶胞2之電壓Tw之施加時間tw為5 j msec以下。 亦即，於前述構造之記憶裝置1中，寫入資訊時，施加2V 之電壓Vw至記憶胞2時，為求避免寫入資訊後之記憶元件5 之龟阻值R低於17 0 0 0 (1 · 7 k Ω ) ’須使施加於記憶胞2之電壓 Vw之施加時間Tw為51 msec以下。 此外，寫入資訊時，施加於記憶胞2之電壓Tw為3 V時， 自公式（6)求出施加於記憶胞2之電壓Vw之施加時間tw為 14 msec以下。 亦即，於前述構造之記憶裝置1中，寫入資訊時，施加3V 之電壓Vw至記憶胞2時，為求避免寫入資訊後之記憶元件$ 之電阻值R低於17000(1.7 kQ )，須使施加於記憶胞2之電舞 Vw之施加時間Tw為14 msec以下。 92946.doc -36- 1248083 以上係說明在駭有施加於記憶胞2之電壓vw之具體值 (2 V或3 V)情況下，求出施加於記憶胞2之電壓*之施加時 間Tw’ $過如在規定有施加於記憶胞2之電壓*之施加時 間Tw之具體值情況^亦可求出施加料憶胞2之電壓vw。 此外’以上係顯示施加於記憶胞2之電廢v_2 乂或3 v 之情況，不過只要電壓Vw係在施加於記憶元件㈣使電阻 值產生變化’且不致破壞記憶元件5及存取電晶體6之電壓 時，並不限定於2 V或3 V。 採用本實施形態之記憶褒置18夺，由於係規定寫入資訊後 之記憶元件5之電阻值R(電阻值汉之下限值幻〇力成滿足公 式（6)所示之關係’因此’與上述之規定電阻值尺（電阻值汉 之下限值Rlow)成滿足公式（5)所示之關係之實施形態同樣 地，可包含寫入資訊時施加於記憶元件5之電壓Vw及施加 於記憶胞2之電壓Vw之施加時間丁评等來規定電阻值^電阻 值R之下限值Rlow)。 此外，即使僅知道寫入資訊時之施加於記憶胞2之電壓 Vw& ^加於記憶胞2之電壓Vw之施加時間tw中之其中一 方（如Vw)的具體值時，仍可在寫入資訊後之記憶元件5之電 阻值R不致低於17000(1.7 kQ)情況下，自公式（6)求出另_ 方（如Tw)之具體值。 此外，與上述實施形態之情況同樣地，在抹除寫入之資 訊時，無須通過存取電晶體6供給大電流量至記憶元件5。 另外，以公式（5)規定之電阻值r，如圖1及圖2所示，係 顯示將存取電晶體6配置於接地電壓側（位元線），將記憮元 92946.doc -37- !248〇83 件5配置於電源電壓側（電源線4)之所謂源極接地型之電路 之^況，不過與此種構造相反地，將存取電晶體6配置於電 源電壓側（位元線），將記憶元件5配置於接地電壓側（電源線 4)之後述圖9所示之所謂汲極接地型之電路之情況亦同樣 地可藉由公式（5)來規定電阻值R。 以上係說明規定寫入資訊後之記憶元件5之電阻值尺，亦 即電阻值R之下限值Rl〇w之實施形態。 , 再者，圖6顯示寫入資訊時施加於記憶胞2之電壓之施 加枯間Tw，與寫入資訊後之記憶元件5之電阻值汉之關係， 不過從圖6可知寫入資訊後之記憶元件5之電阻值r達到目 標電阻值所需之時間（亦即電壓Vw之施加時間Tw)係取決 於電壓Vw之大小。 彳、 亦即σ己錄資訊時，藉由提高施加於記憶胞2之電壓Vw， 可在更短時間獲得目標之電阻值R。 因此，以下所示之實施形態，係藉由提高施加於記憶胞2 之電壓Vw，而在短時間使寫入資訊後之記憶元件5之電阻 值R變成目標之電阻值。 首先，為求便於瞭解本實施形態，而說明一般之記憶裝 置（如DRAM)之構造。 、 狀一般之記憶裝置（如DRAM)中，存取電晶體如使用電源電 壓1·2 V，設計法則13〇 nm代之電晶體（M〇ss電晶體）時， §己錄資訊時施加於記憶胞之電壓Vw，通常係施加與施加於 存取電晶體及感測放大器等周邊電路之電源電壓（ι·2 v)大 致相等之電壓（如1.0 V)。 92946.doc -38 - 1248083 但是，本實施形態之記憶裝置1之構造與前述一般記憶裝 置（如DRAM)時同樣地，存取電晶體6如使用電源電壓 1·2 V，設計法則130 nm代之電晶體（MOS型電晶體）時，寫 入資訊時施加於記憶胞2之電壓Vw，並非如前述之一般記 憶裝置，在記憶胞2内施加與施加於存取電晶體及感測放大 器等之周邊電路之電源電壓（1·2 v)大致相等之電壓 (如ι·ο v)，而係施加高於電源電壓（1·2 ν)之電壓（如2·〇 ν、 3·〇 V)至記憶胞2。 如此，採用本實施形態之記憶裝置丨，於寫入資訊時，由 於係施加比施加於存取電晶體6及感測放大器等周邊電路 之包源電壓（1·2 V)高之電壓Vw(如2 V、3 V)至記憶胞2，因 此，在施加高電壓Vw之情況下，寫入資訊後之記憶元件之 電阻值R以短時間變成目標之電阻值R。亦即可以短時間寫 入資訊。 本實施形態之記憶裝置丨係構成電壓VW係施加比施加於 存取電晶體6及感測放大器等之周邊電路之電源電壓高之 電壓至記憶元件5，不過亦可構成如施加高於存取電晶體6 之標準動作電壓之電壓至記憶元件5。 Ϊ7使在此種情況下，如上所述，在施加高寫入用電壓情 、、兄一^ / 冩入賁訊後之記憶元件5之電阻值R仍於短時間變成 目標之電阻值R。 另夕胃卜，亚非如本實施形態之記憶裝置丨，藉由施加寫入用 2壓VW來進行資訊之記錄動作，而係藉由供給寫入用之 包机來進行資訊之記錄動作時，係使藉由注入其電流而上 92946.doc 1248083 昇之記憶元件5之端子電壓高於施加於記憶裝置1之位址解 碼裔及感測放大器等之周邊電路部分之電源電壓來進行。 此外’即使在此種電流情況下，仍係施加高於存取電晶 體之標準動作電壓之電壓至記憶元件5。 此外，有時係在記憶裝置（如DRAM等）之感測放大器中進 订在周邊電路之一部分閘極電極上施加高電壓用之昇屄。 此種情況下，係使施加於記憶胞2之電壓Vw高於未特別進 行昇麼之位址解碼器及感測放大器之電源電壓。 如此，在寫入資訊時，使施加於記憶胞2之電壓Vw高於 施加於存取電晶體6及感測放大器等周邊電路之電J電 壓，來寫入資訊時，可能發生記憶元件5被破壞之問題。 因此，以下所示之實施形態，如以上所述，在寫入資訊 時，使施加於記憶胞2之電壓Vw高於施加於存取電晶體6及 感測放大器等周邊電路之電源電壓時，或是高於存取電晶 體6之標準動作電料，係規定寫人資訊後之記憶元件= 電阻值，避免記憶元件5被破壞。 在說明本實施形態之前，首先使用圖7說明造成記憶元件 5破壞之原因。 圖7之圖7A顯示對於辛聯記憶元件5與存取電晶體6之記 ㈣2一，施加寫入用之Vw，於存取電晶❹之問極g上施加 最大頟疋值之私壓Vmax，而將位元線B予以接地之狀態； 圖7B顯示該圖7八所示狀態之記憶元件5與存取電晶體$之 負載特性。 此時，圖7B之縱軸顯示流入存取電晶體6及記憶元件化 92946.doc -40- 1248083 屯抓〔A〕，杈軸顯不施加於存取電晶體6及記憶元件$之電 壓〔V〕。 此外，圖中之貫線顯示存取電晶體6為接通狀態時之電流 電壓特性，點線顯示藉由寫人資訊而變成低電阻狀態之記 L 7G件5之負載4寸性，單點虛線顯示寫入資訊前之高電阻狀 態之記憶元件5之負載特性。 另外’存取電晶體6為接通狀態時之電流電壓特性顯示至 源極•沒極間電壓之最大額定值之15¥。此夕卜，圖Μ所示 之點0係顯示圖7B之點〇1或〇2之動作點。 此處所明最大額定值，係表示存取電晶體6引起穿通及寄 生雙極動作，而流入比一般所需大小之電流大之電流，以 及因如此流入大電流導致存取電晶體被破壞等，產生所需 動作以外之動作之電流大小。 士圖7中，如寫入資訊前之記憶元件之電阻值係⑽⑶ 時，於施加3.0 V之電壓Vw至記憶胞2時，流人之電流係 3 0 μ A。單點虛線顯示該狀態之負載特性。 串聯此種狀態之記憶元件5與存取電晶體6時，其動作點 以單點虛線顯示之負載特性與實線顯示之存取電晶體6之 電流電壓特性之交點01之位置來表示。 此時，成為在存取電晶體6内施加交點〇1之電壓ν〇ι，而 在記憶元件内施加（Vw— V〇1)之狀態。因此，施加寫入記 憶胞2用之電壓Vw(3.〇 V)時，係施加其大部分之電壓至記 憶元件5。 此時，繼續施加寫入用之電壓Vw(3.〇 v)時，記憶元件5 92946.doc -41 - 1248083 之電阻值降低。而記憶元件5之電阻值之負載特性亦隨之其 坡度的絕對值變大。 而後，存取電晶體6之源極•汲極間電壓到達最大額定值 (1.5 V)時之記憶胞2之動作點，係以顯示記憶元件5之負載 特性之點線與顯示存取電晶體6之電壓電流特性之實線之 交點02的位置來表示。該交點〇2之電壓v〇2與存取電晶體6 之最大額定值相等。 即使形成此種狀態，進一步繼續施加電壓Vw(3〇v)至記 憶胞2時，記憶元件5之電阻會更低。此時，係在存取電晶 體6内施加源極•汲極間電壓之最大額定值以上之電壓，存 取電晶體6及記憶元件5，甚至連接之配線及包圍此等之絕 緣膜被破壞。 因此，本實施形態係使寫入資訊後之記憶元件之電阻值尺 滿足公式（7)。 ⑺ (Vw- Vo2)/(IV〇2) 另外，如上所述，Vw表示寫入資訊時施加於記憶胞2之 電壓，V〇2表示存取電晶體6之源極•汲極間電壓之最大額 定值’（IVo2)表示在存取電晶體6接通狀態下，源極•汲極 間電壓為Vo2時流入之汲極電流。 採用本實施形態之記憶裝置丨時，由於係規定寫入資訊後 之記憶兀件之電阻值R滿足公式（7)所示之關係，因此在將 比施加於存取電晶體6及感測放大器等周邊電路之電源電 壓高之電壓施加於記憶元件5之構造，或是在將比存取電晶 體6之標準動作電壓高之電壓施加於記憶元件5之構造中， 92946.doc -42- 1248083 寫入後之記憶元件5之電阻值不致過低，而可防止在存取電 晶體ό内施加源極•汲極間電壓之最大額定值以上之電壓。* 藉此，可防止存取電晶體6及記憶元件5，甚至連接之配 線及包圍此等之絕緣膜被破壞。 此時，本實施形態亦可在構成記憶裝置各記憶胞中構 成使存取電晶體6之閘極長大於存取電晶體6以外之電晶體 之閘極長。 此種情況下，可提高存取電晶體6之源極•汲極間電壓之 最大額定值。 藉此，與存取電晶體6之閘極長比存取電晶體6以外之電 晶體之閘極長短時（亦包含相等時）比較，在存取電晶體6内 施加源極•汲極間電壓之最大額定值時之電阻值成為更低 之電阻值。 □此可擴大寫入資訊後之記憶元件5之電阻值r之容許 範圍。 ° 此外，本實施形態中，將存取電晶體6或具有與該存取電 儀| 晶體6相同閘極長之周《電路之電晶體之標準動作電屢設 為Vo3呀亦可使寫入資訊後之記憶元件5之電阻值r滿足 公式（8)。 (8) (Vw— Vo3)/(IV〇3) 另卜Vw表示寫入資訊時施加於記憶胞2之電壓， 表示存取電晶體6或是具有與存取電晶體6相同閘極長之周 ’ 邊電路之電晶體之標準動作電壓，（IV〇3)表示在存取電晶 肢6接通狀態下，源極•汲極間電壓為時流入之汲極電 92946.doc -43- 1248083 流。 採用本實施形態之記憶裝置10夺，由於係規定寫入資訊後 之記憶元件之電阻值㈣^公式⑻所示之關係，因此在將 比施加於存取電晶體6及感測放大器等周邊電路之電源電 壓高之電壓施加於記憶元件5之構造，或是將比存取電晶體 6之私準動作電壓高之電壓施加於記憶元件5之構造中，可 防止在存取電晶體6内施加源極•汲極間電壓之最大額定值 以上之電壓，並可防止存取電晶體6及記憶元件5，甚至連 接之配線及包圍此等之絕緣膜被破壞。 此外，亦可以低於設計該存取電晶體6時決定之標準動作 電壓（建曦動作電源電壓），使存取電晶體6動作，如可抑制 反覆使用存取電晶體6時之電晶體之特性惡化。 藉此，可防止電晶體之可靠性降低。 其次’說明本發明之記憶裝置之另外實施形態。 具體而言，上述之施加比施加於存取電晶體6及感測放大 器等之周邊電路之電源電壓高之電壓至記憶元件之構造， 或是施加比存取電晶體6之標準動作電壓高之電壓之實施 形態中’於寫入資訊時，係包含施加於記憶胞2之電壓Vw， 施加電壓Vw至記憶胞2之時間Tw，以及存取電體6之最大 額定電壓V〇2等之條件，來規定寫入資訊後之記憶元件5之 電阻值R。 上述公式（4)係將寫入資訊後之記憶元件5之電阻值R(電 阻值R之下限值Rl〇w)如以下所示來表示。 (4) R= 1〇Λ{- 0.275 · log(Tw) + 3.175 - 0.15 · (Vw)} 92946.doc -44- 1248083 此外，上述公式（7)係將寫入資訊後之記憶元件之電阻值 R如以下所示來表示。 (7) (Vw— Vo2)/(IV〇2) 因此，本實施形態係藉由公式（4)與公式（7)，規定寫入資 訊後之記憶元件5之電阻值R滿足以下所示之公式（9)之關 係。 (9) R= 10Λ{- 0.275 · l〇g(Tw)+ 3.175- 0.15 · (Vw)}> (Vw— Vo2)/(IV o2) 以下，說明滿足此種公式（9)之具體實施例。 如存取電晶體6之源極•汲極間電壓之最大額定值v〇2為 1 · 5 V，存取電晶體6在接通狀態下，源極•没極間電壓為 Vo2時流入之汲極電流IVo2為120 mA，寫入資訊時施加於 5己憶胞2之電壓Vw為2 V時，求出施加於記憶胞2之電壓vw 之施加時間Tw如為1.9 msec以下（Tw$ 1.9 msec)。 亦即’在上述條件下，以1·9 msec以下之時間進行寫入 時’不致在存取電晶體6内施加源極·汲極間電壓之最大額 定值以上之電壓，而不致破壞存取電晶體6。 此外，如存取電晶體6之源極•汲極間電壓之最大額定值 V〇2為1.5 V，存取電晶體6在接通狀態下，源極.汲極間電 壓為V〇2時流入之沒極電流1¥〇2為12〇誕，g人資訊時施 加於記憶胞2之電壓Vw之施加時間Tw如以1〇 ^ec(Tw$ 10 Msec)來表示。 一 亦即，在上述條件下，以1〇yec以下之時間進行寫入時， 在存取电a日體6内施加源極•汲極間電壓之最大額定值 92946.doc 1248083 以上之電壓，而不致破壞存取電晶體6。 如此，採用本實施形態之記憶裝置1時，由於係規定寫入 貧訊後之記憶元件5之電阻似毅公式（9)所示之關係，因 此可包含寫入資訊時施加於記憶元件5之電堡Vw及施加於 記憶胞2之電麼Vw之施加時間τ#，甚至存取電晶體6之 頜定電壓Vo2等之條件來規定電阻值R。 此外’與上述實施形態時同樣地’在將比施加於存取電 晶體=感測放大器等周邊電路之電源電壓高之電壓施加 :„件5之構造’或是施加比存取電晶體6之標準動作 之電[之構造中’寫入後之記憶元件$之電阻值尺不 致過低，而可防止在存取電晶體6内施加源極·汲極間電壓 之最大額定值以上之電壓。 精此，可防止存取電晶體6及記憶元件5，甚至連接之配 線及包圍此等之絕緣膜被破壞。 :外，以上係說明在規定有記錄資訊時之施加於記憶胞2 之電屋Vw，與寫入資訊後之記憶元件5之電阻敍之具體數 φ 值障况下，求出施加於記憶胞2之電壓vw之施加時間 不過^可在如規定有施加於記憶胞2之電壓之施加時間
Tw與寫入資訊後之記憶元件5之電阻值尺之具體數值情況 下’求出施加於記憶胞2之電壓Vw。 ^ 卜，本實施形態亦與前述實施形態同樣地，可在構成 。己隱1置1之各記憶胞中構成使存取電晶體ό之閘極長大於 存取甩晶體6以外之電晶體之閘極長。 此種情況下，如上述，可提高存取電晶體6之源極•汲極 92946.doc -46- 1248083 間電壓之最大額定值，與存取電晶體6之閘極長比存取 日日 體6以外之電晶體之閘極長短時（亦包含相等時）比較，在存 取電晶體6内施加源極·汲極間電壓之最大額定值時之電阻 值成為更低之電阻值。 因此’可擴大寫入資訊後之記憶元件5之電阻值r之容許 範圍。 此時’本實施形態亦可如以下所示地構成。 具體而s ’上述之施加比施加於存取電晶體6及感測放大 器等之周邊電路之電源電壓高之電壓至記憶元件之構造， 或是施加比存取電晶體6之標準動作電壓高之電壓之實施 幵/怨中’於寫入資訊時，係包含施加於記憶胞2之電壓vw， 施加電壓Vw至記憶胞2之時間Tw，以及存取電晶體6或具有 與存取電晶體6相同閘極長之周邊電路之電晶體之標準動 作電壓Vo3等之條件，來規定寫入資訊後之記憶元件5之電 阻值R。 上述公式（4)係將寫入資訊後之記憶元件5之電阻值R(電 阻值R之下限值Rl〇w)如以下所示來表示。 (4) R= 10Λ{- 0.275 · log(Tw)+3.175-0.15 · (Vw)} 此外’上述公式（8)係將寫入資訊後之記憶元件之電阻值 R如以下所示來表示。 (8) (Vw- V〇3)/(IV〇3) 因此’本實施形態係藉由公式（4)與公式（8)，規定寫入資 訊後之記憶元件5之電阻值R滿足以下所示之公式（1〇)之關 係0 92946.doc 47- 1248083 (10) R= 1〇Λ{- 0.275 · l〇g(Tw)+ 3_ 175- 0.15 · (Vw)} ^ (Vw— Vo3)/(IV〇3) 如此，採用本實施形態之記憶裝置丨時，由於係規定寫入 資訊後之記憶元件5之電阻值R滿足公式（1〇)所示之關係， 因此係包含寫入資訊時施加於記憶元件5之電壓及施加 於記憶胞2之電壓Vw之施加時間Tw，甚至存取電晶體6或是 具有與存取電晶體6相同閘極長之周邊電路之電晶體之標 準動作電壓Vo3等來規定寫入資訊後之記憶元件5之電阻值 、此外，與規疋寫入資訊後之記憶元件5之電阻值r滿足公 式（9)所示之關係之實施形態時同樣地，在將比施加於存取 之電壓施
緣膜被破壞。 電晶體6及感測放大器等周邊電路之電源電壓高 加於Z隐元件5之構造，或是施加比存取電晶體( 作電壓咼之電壓之構造中，可防止如在存取電晶《 此外，亦可以低於設計該存取電晶體6時決定之標準動作 壓’亦即建議動作電壓，使存取電晶體6動作，如可抑制 覆使用存取電晶體6時之電晶體之特性惡化。 二電壓Vw，使寫入 變成目標電阻值之 藉此，可防止電晶體之可靠性降低。 以上係α兒明藉由提高施加於記憶胞2之 貧訊後之記憶元件5之電阻值&以短時間 實施形態。 92946.doc -48 - 1248083 再者，如前所述，寫入資訊後之記憶元件之電阻值過高 日$，寫入任意之§己憶胞之記憶元件内之資訊之讀取所需時 間延長。此因記憶裝置不以所要求之動作頻率動作。 因此，以下所示之實施形態係為求防止寫入資訊後之記 隐元件之電阻值R形成讀取所需時間延長之電阻值r，而在 寫入資訊後之記憶元件5之電阻值R上設置上限值Rhigh。 另外，寫入資訊後之記憶元件5之電阻值R之上限值 Rhigh，如在δ己丨思1置1係攜帶式電子機器等民生用電子機 器中，假設與用於其内部之系統LSI共用來規定。 此時，用於攜帶式電子機器内部之系統LSI之動作頻率如 為20 MHz〜40 MHz。亦即，記憶裝置丨至少需要2〇 MHz# 上之動作頻率。 首先，以下顯示讀取一般記憶裝置（如DRAM)之記錄於任 意記憶胞2之記憶元件5内之資訊時所需之特性（讀取特性）。 另外，该碩取特性係連同圖8所示之讀取電路3〇之構造作 說明。 讀取電路30之構造如經由配線連接：設於入口附近之控 制用之電晶體（切換電晶體）31，311 ;將流入位元線之電流 (胞電流）予以電流電昼變化用之負載電路32，321 ;以及檢 測記錄於各記憶胞2,21之記憶元件5,51内之資訊用之感測 放大器33等。 另外，設於圖中右側之記憶胞21成為讀取記錄於設置在 圖中左側之記憶胞2之記憶元件5之資訊時，比較流入位元 線之胞電流狀態用之所謂參考胞。 92946.doc -49· 1248083 其他部分與圖1所示之記憶裝置1相同，因此在其對應之 部分註記相同符號。 首先，在周期時間Tc内，結束對於任意記憶胞2之存取， 自進行讀取之位元線之狀態開始變化起，至自感測放大器 33檢測其狀態結束為止之時間Tsensing所佔之比率 Rsensing表示約 50%。 此外，將流入進行讀取之位元線之電流，或是該電流以 負載電路32進行電流電壓轉換後之電位，自開始變化至成 為穩定狀態止之時間（亦即位元線之狀態變化所需時間）設 為丁full，將開始變化起至開始檢測其變化為止之時間（亦即 等待位元線之狀態進行變化之時間）設為Twait時，Twait對 Tfull之比率Rwaite表示約50%。 亦即，一般之記憶裝置中，不等待位元線之狀態變化結 束，而係以其到達穩定狀態為止之時間之50%的時間，檢 測流入位元線之電流，或是將該電流予以電流電壓變化後 之電壓。 此外，結束對任意記憶胞2之存取，自進行讀取之位元線 之狀態開始變化至檢測其狀態結束為止之時間Tsensing 中，等待上述位元線之狀態進行變化之時間Twait之比率 Rwaite2約為50%。上述時間Tsensing中，剩餘之時間Tsns 係進行檢測位元線之電流，或是將該電流予以電流電壓轉 換後之電壓之處理。 彙整此種關係，則如以下所示。 進行1周期讀取所需時間：Tc 92946.doc -50- 1248083 等待位元線之狀態變化之時間Twaite : Tc之25%，且為 Tfull之 50% 檢測位元線電流或電壓之時間Tsns : Tc之25% 此種處理以外之處理：Tc之50%(如存取進行讀取之記憶 胞2之處理，輸出讀取之資訊用之處理，將藉由讀取而電壓 變化之位元線之狀態恢復成讀取前之電位之處理等） 此時，本實施形態之記憶裝置1中，與一般記憶裝置同樣 地，至少以20 MHz之動作頻率，亦即以50 nsec之周期時間 動作時，須使佔周期時間Tc之25%之等待位元線之狀態變 化之時間Twaite為12.5 nsec以下。 此外，如以上所述，亦考慮等待位元線之狀態變化之時 間Twaite與位元線之狀態變化所需時間Tfull之50%相等 時，使其以50 nsec之周期時間動作時，須使位元線之狀態 變化所需時間Tfull為25 nsec以下。 其次，係依據此種關係，來求出讀取寫入任意記憶胞2 之記憶元件5内之資訊時產生之讀取線（位元線）之狀態變化 的時間常數。 本實施形態之記憶裝置1中，如構成圖8所示之讀取電路 30時，關於流入電流之讀取線（位元線）之電阻值Rtotal係以 如下所示之公式（11)來表示。 (11) Rtotal = Rm + Roa + Rosw + Rload 其中，Rm表示記憶胞2之記憶元件5之電阻值，Ro a表示 記憶胞2之存取電晶體6在接通狀態時之電阻值，Rosw表示 設於讀取電路30之切換電晶體31在接通狀態時之電阻值， 92946.doc -51- 1248083
Rload表示負載電路32之電阻值。 此時，如進行資汛之寫入時，藉由控制寫入之條件，將 記憶元件5構成可作出電阻變化之中途階段之低電阻狀態。 亦即，如前所述，未進行寫入之記憶元件5之電阻值如為 100 kQ，而藉由控制寫入之條件，作出如5〇 、2〇 、 10 k Ω之低電阻狀態。 而後，將100 kQ之記憶元件5作為資訊”〇〇，，保持狀態，此 時之電阻值作為Rmhigh;將50 kQ之記憶元件5作為資訊 ”〇1”保持狀態，此時之電阻值作為Rmi〇wl;將2〇 之記 憶元件5作為資訊” 1 〇”保持狀態，此時之電阻值作為 Rml〇w2 ;將1〇 kQ之記憶元件5作為資訊” u"保持狀態，此 時之電阻值作為Rml0W3。 此時，考慮資訊”00”之保持狀態，亦即記憶元件5在高電 阻狀態Rmhigh時之讀取動作時，如前所述，在讀取電路3〇 中，自電源線4通過記憶元件5而流入位元線B之電流（胞電 机）’自感測放大器33檢測出「極小」或為r零」。 口此’藉由進行讀取動作，流經位元線B之電流視為「極 J」或「零」時，判斷記億元件5之電阻值處於高電阻狀態。 女此，碩取保持資訊”〇〇"狀態比較簡單，不太可能錯誤 5貝成如保持資訊，，00，，以外之資訊。 另外，如記憶元件5中，在保持資訊”〇1”狀態（亦即記憶元 之屯阻值自高電阻狀態變成低電阻之狀態）時，於讀取 亥保持之貢訊時，係判定自電源線4通過記憶元件5而流入 几線Β之電流（胞電流）之大小較前述之保持資訊”〇〇,，狀態 92946.doc 1248083 大或小。 或是為求比較對照，係判定是否與如自寫入有資訊”〇1” 之麥考胞21之電源線4通過記憶元件51而流入位元線B之電 流（胞電流）之大小相等。 而後，為求正確進行判定，須等待—段時間來檢測流入 位70線B之私/成、交化，或是如在負載電路321中將該電流予 以電流電壓轉換時之電壓變化。 此時，如前所述，記憶元件5於保持有資訊，，01，，之低電阻 值狀態（Rmlowl)要比如保持有資訊"〇〇，，之高電阻值狀態 (Rmhigh)時讀取資訊困難。 亦即，寫入資訊後之記憶元件5之電阻值降低時讀取困 難。 如此，圯憶元件5之電阻值在Rmlow 1之狀態時，求出關 於流入電流之讀取線（位元線）之電阻值Rt〇tal時，係以如下 所示之公式（12)來表示。 (12) Rtotal= Rmlow+ Roa+ R〇sw+ Rload 另外 自任思5己丨思胞2之§己憶元件5讀取貧訊時之讀取線 (位元線）之寄生電容大小設為Cp時，該記憶胞2之時間常數 係以如下所示之公式（13)來表示。 (13) Tx = Cp · Rtotal 此時，如上所述，為求使記憶裝置1以20 MHz以上之動 作頻率，亦即以50 nsec之周期時間Tc動作，須使時間常數 丁 x(亦即上述之位元線狀態變化所需時間Tfull)為25 nsec以 下0 92946.doc -53- 1248083 因此，以公式來表示此種條件時，係以如下所示之公式 (14)來表示。 (14) Cp · Rtotal^25 nsec 此時，一般之記憶裝置（如DRAM)，其記憶胞之電容約為 20f7(femto Farad) ’另外，f買取記錄於任意記憶胞之記憶元 件内之資訊時之讀取線（如位元線）之寄生電容大小約為 100fF 〇 因此’本實施形態藉由於記憶元件5之電阻值在Rml〇wl 狀悲時’使流入電流之讀取線（位元線）之電阻值Rt〇tal滿足 如下所示之公式（15)，可以20 MHz以上之動作頻率，亦即 5 0 nsec之周期時間Tc使記憶裝置1動作。
(15) Rtotal^ 250 kQ 此時，此種公式（15)中，如公式（12)所示，構成流入電流 之讀取線（位元線）之電阻值Rtotal之4個電阻成分 (Rmlowl，Roa，R0SW，Rl〇ad)中之 R〇a&R〇sw 之值小，因 此假定為可忽略者。 因此，以20MHz以上之動作頻率，亦即以5〇nsec之周期 時間Tc可使記憶裝置1動作用之寫入資訊後之記憶元件之 電阻值R(電阻值R之上限值Rhigh)如公式（16)所示來表示。 (16) R+ Rload^ 250 k〇 此時’ R表示寫入資訊後之記憶元件5之電阻值 (Rmlowl) 〇 採用本實施形態之記憶裝置1時，藉由規定寫入資訊後之 記憶元件5之電阻值R(電阻值R之上限值Rhigh)滿足公式 92946.doc -54- 1248083 (16) 所示之關係，寫入資 1、貝Λ傻之δ己憶兀件5之電阻值尺不致 過高。 此外’由於該公式(16)係以使記憶裝置1以20 ΜΗΖ以上之 動作頻率(50 nsec之周期時間Tc)動作為前提來規定者，因 此不致發生如先前因通過記憶元件35而流入位元線B之電 流小，將附隨位元線B之寄生電容予以充電之速度遲缓，結 果位元線之電位變化更加遲緩之問題。 因此’可防止讀取資訊所需時間變長。 其次，說明本發明之記憶裝置另一種實施形態。 如圖8所示之讀取電路2〇之構造中，寫入資訊後之記憶元 件5之電阻值R(Rmlowl)與負載電路32之電阻值尺比以之大 J相同日守，因感測放大器3 3之輸入電壓為電源電壓之1 /2， 所以可將放大率設定最大。此外，因不需要使輸入電壓變 成約電源電壓之1/2之位準移位電路，所以可簡化讀取電路 3 0之構造。 因此’本實施形態之記憶裝置1係將寫入資訊後之記憶元 件5之電阻值R(電阻值R之上限值Rhigh)表示成如以下公式 (17) 所示。 (17) 125 kD (=250/2 kQ ) 此時，R與上述實施形態同樣地係表示寫入資訊後之記憶 元件5之電阻值（Rmlowl)。 採用本實施形態之記憶裝置1時，由於係規定寫入資訊後 之記憶元件5之電阻值R(電阻值R之上限值Rhigh)滿足公式 (17)所示之關係，因此與前述實施形態同樣地，寫入資訊後 92946.doc -55 - 1248083 之記憶元件5之電阻值R不致過高。 此外，由於係以使記憶裝置1以20 MHz以上之動作頻率 (50 nsec之周期時間Tc)動作為前提來規定該電阻值者，因 此不致發生如先前因通過記憶元件35而流入位元線B之電 流小，將附隨位元線B之寄生電容予以充電之速度遲緩，結 果位元線之電位變化更加遲緩之問題。 藉此’可防止讀取資訊所需時間變長。 其次’說明本發明之記憶裝置另外實施形態。 具體而言，係自寫入資訊時，施加於記憶胞2之電壓Vw 與施加電壓Vw至記憶胞2之時間Tw之關係，求出寫入資訊 後之記憶元件5之電阻值R，亦即電阻值尺之上限值Rhighi 情況。 亦即，如上所述，求出寫入資訊後之記憶元件5之電阻值 R時，係由以下所示之公式（4)來表示。 (4) R= 10^(- 0.275 · log(Tw)+3.175-0.15 · (yw)} 另外，如以上所述，寫入資訊後之記憶元件之電阻值R 係由以下所示之公式〇 7)來表示。
(17) 125 kQ 因此，本實施形態之記憶裝置丨，為求可包含寫入資訊時 施加於記憶胞2之電壓Vw〔 V〕及施加該電壓vw之時間Tw 〔sec〕，來規定寫入資訊後之記憶元件5之電阻值汉（電阻 值R之上限值Rhigh)，係由以下所示之公式（18)來表示電阻 值R(電阻值R之上限值Rhigh)。 (18) R= 1〇Λ{ - 0.275 · l〇g(Tw)+ 3.175- 0· 15 · (vw)} 92946.doc -56- 1248083
^ 125 kQ 亦即’公式（1 8)表示本實施形態之記憶裝置1中，存取電 晶體6假設使用電源電壓12 v，設計法則13〇 nm代之電晶 體（MOS型電晶體）時，寫入資訊後之記憶元件5之電阻值 R，亦即電阻值之上限值Rhigh須為125 以下。 而後’藉由在此種構造之記憶裝置i中，規定各條件（Tw 及Vw)之值’使寫入資訊後之記憶元件5之電阻值r為 125kQ以下，來進行資訊之記錄動作，寫入資訊後之記憶 元件5之電阻值R不致比125kQ更高。 其次’說明滿足此種公式（1 8)之具體實施例。 如寫入資訊時，施加於記憶胞之電壓Vw為2 V情況下， 自公式（1 8)求出施加於記憶胞2之電壓Vw之施加時間Tw為 8.3 nsec 〇 亦即，記憶裝置1中，在記憶元件5内寫入資訊時，施加 於記憶胞2之電壓Vw為2V情況下，為求使寫入資訊後之記 隐元件5之黾阻值r為12 5 k Ω以下，須使施加於記憶胞2之 電壓Vw之施加時間Tw為8.3 nsec以上。 此外，如寫入資訊時，施加於記憶胞之電壓又…為3 ¥情 況下’自公式（18)求出施加於記憶胞2之電壓Vw之施加時間 Tw為 2.4 nsec。 亦即’記憶裝置1中，在記憶元件5内寫入資訊時，施加 於記憶胞2之電壓Vw為3 V情況下，為求使寫入資訊後之兮己 憶元件5之電阻值尺為125 kQ以下，須使施加於記憶胞2之 電壓Vw之施加時間Tw為2.4 n s e c以上。 92946.doc -57- 1248083 以上係說明規定有施加於記憶胞2之電壓¥〜之具體值 (2 V或3 V)情;％下，求出施加於記憶胞2之電屡*之施加時 門Tw +過亦可考慮如在規定有施力口於記憶胞2之電麼* 之知加^間Tw之具體值情況下，纟出施加於記憶胞2之電 壓Vw 〇 此外，以上施加於記憶胞2之電壓Vw係顯示為2 ¥或3 V 之障況，不過只要電壓VW係在施加於記憶元件5時在電阻 值上產生變化，且不致破壞記憶元件5及存取電晶體6之電 壓時，並不限定於2 V或3 V。 採用本實施形態之記憶裝置1時，由於係規定寫入資訊後 之纪憶元件5之電阻值R，亦即電阻值之上限值Rhigh成滿足 公式（1 8)所示之關係，因此，可包含寫入資訊時施加於記憶 元件5之電壓Vw及施加於記憶胞2之電壓Vw之施加時間Tw 等來規定寫入資訊後之記憶元件5之電阻值R之上限值 Rhigh 〇 此外，即使僅知道寫入資訊時之施加於記憶胞2之電壓 Vw及施加於記憶胞2之電壓Vw之施加時間Tw中之其中一 方（如Vw)的具體值時，仍可自公式（18)求出另一方（如Tw) 之具體值，來滿足寫入資訊後之記憶元件5之電阻值R不致 高於125 kQ之條件。 此外，與上述實施形態之情況同樣地，由於係以使記憶 裝置1以20 MHz以上之動作頻率（50 nsec之周期時間Tc)動 作為前提來規定該公式（18)表示之電阻值R者，因此不致發 生如先前因通過記憶元件3 5而流入位元線B之電流小，將附 92946.doc -58- 1248083
Ik位元線B之寄生電容予以充電之速度遲緩，結果位元線之 電位變化更加遲緩之問題。 藉此，可防止讀取資訊所需時間變長。 另外，以上係說明在規定有記錄資訊時之施加於記憶胞 之電C Vw，與寫入資訊後之記憶元件之電阻值R之具體數 值情況下’求出施加於記憶胞之電壓Vw之施加時間Tw，不 過’亦可在如規定有施加於記憶胞之電壓VW之施加時間 Tw ’與寫入資訊後之記憶元件之電阻值尺之具體數值情況 下’求出施加於記憶胞之電壓Vw。 以上係說明規定寫入資訊後之記憶元件5之電阻值r之上 限值Rhigh之實施形態。 上述實施形態中，記憶裝置之記憶胞陣列之構造係以圖i 所示構造之之記憶裝置1為例作說明，不過記憶胞陣列之構 造並不限定於圖1所示之構造。 如圖9所示，記憶胞2同樣是存取電晶體6之閘極G係經由 配線而連接於字元線W，不過亦可構成記憶元件5係經由配 線而連接於位元線B，存取電晶體6係經由配線而連接於電 源線4之記憶胞陣列3。 此外，如圖10所示，記憶胞2同樣是存取電晶體6之閘極g 係經由配線而連接於字元線W，記憶元件5係經由配線而連 接於電源線4，不過亦可構成電源線係與位元線b平行連接 之記憶胞陣列3。 此外’上述貫加形恶中’記憶元件5如圖3所示，係以將 電極間材料13形成兩層構造為例作說明，不過如圖丨丨a或圖 92946.doc -59- 1248083 11B所示’亦可將電極間材㈣形成單層構造' ~如圖11A所不構造之記憶元件5係構成第一電極 11與第二 f極Μ著電極㈣料層13,並構成氧化還原反應活性種 (redox活性種）14在第—龍此内部固溶或分散。 外其他構造與圖3所示時相同’因此在對應之部分註記相同 符號，而省略重複說明。 此外，目所示構造之記憶元件5係構成如在兩個電極 (如第一電極11與第二電極12)之間夾著電極間材料層13。 該電極間材料層13如形成··氧化還原反應活性種（red〇x 活性種）14固溶或分散之電極間材料層131 ;及代如乂活性種 14未被固浴或分散之電極間材料層132之兩層構造。 其他構造與圖3所示時相同，因此在對應之部分註記相同 符號，而省略重複說明。 另外，上述記錄動作係說明在位元線上施加寫入用之電 壓，而在電源線4上施加比寫入用電壓低之電壓（接地電壓） 之情況，不過亦可使記錄動作與此種情況相反。亦即，亦 可在電源線4上施加寫入用電壓，而在位元線上施加比寫入 用電壓低之接地電壓。 此外’上述貫施形態係說明在任意記憶胞2之記憶元件5 内寫入資訊之情況，不過亦可藉由設計施加於各記憶胞2 之電壓，而同時在數個記憶胞2内寫入資訊。 此外，上述實施形態係說明在施加電壓而在記憶胞2之記 憶元件5内寫入資訊情況下，來控制主動元件（存取電晶體）6 等，不過依使用之元件及主動元件之種類，亦可考慮供給 92946.doc -60- 1248083 電流，而在記憶胞2之記憶元件5内寫入資訊之情況。此種 情況下，藉由控制主動元件（存取電晶體）6等亦可獲得相同 效果。 此外’上述實施形態係說明讀取寫入記憶胞2之記憶元件 5内之資訊時，係使用圖8所示之讀取電路3 〇來讀取資訊， 除此之外’亦可考慮數種讀取寫入記憶胞2之記憶元件5内 之資訊之方法。如與資訊之寫入動作同樣地進入記憶胞2 之記憶元件5内，施加比在記憶胞2之記憶元件5内寫入資訊 時之電壓低之電壓來進行。 另外，本發明並不限定於上述之實施形態，在不脫離本 發明要旨之範圍内可取得其他各種構造。 發明之效果 採用本發明之記憶裝置時，由於係規定寫入資訊後之記 憶元件之電阻值，因此可防止寫入資訊後之記憶元件之電 阻值過低或過高。 藉此，無須擴大主動元件，即可輕易抹除寫入之資訊。 此外，可防止讀取如寫入任意記憶胞之記憶元件内之資 訊所需時間，亦即可防止讀取時間之延遲，可以必要之動 作頻率來使記憶裝置動作。 因此可防止圮憶胞之構造變大，及記憶裝置大型化， 而可提供可抑制製造成本之記憶裝置。 此外，可提供如提高積體度之記憶裝置。 此外，採用本發明之記憶裝置時，可縮短如記憶元件及 主動元件等不被破壞，而寫入資訊後之記憶元件之電阻值 92946.doc -61 - 1248083 達到目標電阻值所需之時間。 因此可知:供資訊之記錄動作高速化之記憶裝置。 【圖式簡單說明】 圖1係顯示本發明之記憶裝置之記憶胞陣列之電路構造 之平面圖。 圖2係顯示構成圖1之記憶胞陣列之記憶胞之電路構造之 放大平面圖。 圖3係設於圖2之記憶胞内之記憶元件之放大剖面圖。 圖4A係顯示記憶胞之狀態之放大平面圖。 圖4B係顯示圖4八所示狀態之記憶元件及存取電晶體之 電阻值之負載特性圖。 圖5A係顯示記憶胞之狀態之放大平面圖。 圖5B係顯示圖化所示狀態之記憶元件及存取電晶體之 電阻值之負載特性圖。 圖6係顯示電阻值與施加時間之關係圖。 圖7A係顯示記憶胞之狀態之放大平面圖。 _係_示圖7A所示狀態之記憶元件及存取電晶 電阻值之負载特性圖。 圖8係顯示記憶裝置之讀取電路之構造圖。 圖係.、、、頁不圖i之記憶裝置之記憶胞陣列之其他 之平面圖（之_)。 偁化 θ Τ ”、員不圖1之記憶裝置之記憶胞陣列之其他電路構 造之平面圖（之二）。 圖11Α Β係顯示圖3之記憶元件之其他構造之放大剖面 92946.doc -62 - 1248083 圖。 圖12係顯示先前之記憶元件構造之放大剖面圖。 圖13係顯示先前之記憶裝置之記憶胞陣列之電路構造之 平面圖。 圖14係顯示記憶裝置之讀取電路之構造圖。 【主要元件符號說明】 1 記憶裝置 2 記憶胞 3 記憶胞陣列 4 電源線 5 記憶元件 6 主動元件（存取電晶體） 11 第一電極 12 第二電極 13 電極間材料層 14 陽離子 30 讀取電路 31 切換電晶體 32 負載電路 33 感測放大器 111 氧化還原反應活性種層 112 電極材料層 92946.doc -63·

Claims (1)

1248083 十、申請專利範圍： •種《己隐t置，其特徵為：其構造係配置數個記憶胞， 該：憶胞具有··記憶元件；及主動元件，其係包：控制 對前述記憶元件存取之MOS型電晶體； 藉由施加電壓於前述記憶元件，前述記憶元件之電阻 值改變，來記錄資訊， 且將前述記憶元件之電阻值自高狀態變成低狀態之記 錄動作定義為資訊之寫人，將前述記憶元件之電阻值自 低狀態變成高狀態之記錄動作定義為資訊之抹除時， 於抹除前述寫入後之資訊時，係將施加於前述記憶胞 之電壓設為Ve，將施加於前述主動元件之閘極之電壓設 為Vg， 將抹除前述資訊時所需之最低限度電壓設為Vt， 前述主動元件在接通狀態下，對於前述主動元件之源 極·汲極間之電壓V，以函數{I(Vg，v)}來表示流入前述 主動元件之汲極電流時， 寫入别述資訊後之前述記憶元件之電阻值R係滿足 R^Vt/{I(Vg，Ve—Vt)}之關係。 2· 一種記憶裝置，其特徵為：其構造係配置數個記憶胞， 該記憶胞具有：記憶元件；及主動元件，其係包含控制 對前述記憶元件存取之MOS型電晶體； 藉由施加電壓於前述記憶元件，前述記憶元件之電阻 值改變，來記錄資訊， 且將前述記憶元件之電阻值自高狀態變成低狀態之記 92946.doc 1248083 錄動作疋義為資訊之寫入，將前述記憶元件之電阻值自 低狀態變成高狀態之記錄動作定義為資訊之抹除時， 寫入4述資訊後之前述記憶元件之電阻值R係滿足 R — 1 · 7 k Ώ之關係。 3· 一種記憶裝置，其特徵為其構造係配置數個記憶胞，該 記憶胞具有··記憶元件；及主動元件，其係包含控制對 前述記憶元件存取之MOS型電晶體； 藉由施加電壓於前述記憶元件，前述記憶元件之電阻 值改變，來記錄資訊， 且將前述記憶元件之電阻值自高狀態變成低狀態之記 錄動作疋義為資訊之寫入，將前述記憶元件之電阻值自 低狀怨變成南狀態之記錄動作定義為資訊之抹除時， 而進行4述資之寫入時，係將施加於前述記憶胞之 電壓設為Vw〔 V〕， 將施加前述電壓至前述記憶胞之時間設為Tw〔 sec〕， 於抹除前述寫入之資訊時，係將施加於前述記憶胞之 電壓设為Ve〔 V〕，將施加於前述主動元件之閘極之電壓 設為Vg〔 V〕， 將抹除前述資訊時所需之最低限度電壓設為vt〔 v〕， 前述主動元件在接通狀態下，對於前述主動元件之源 極·汲極間之電壓V，以函數{I(Vg，v)}來表示流入前述 主動元件之汲極電流時，係滿足 10Λ{ - 0.275 · log(Tw) + 3.175 - 0.15 · (Vw)} - Vt/{I(Vg， Ve — Vt)}之關係。 92946.doc 1248083 4. 一種記憶裝置’其特徵為：其構造係配置數個記憶胞， 該記憶胞具有：記憶元件；及主動元件，其係包含控制 對前述記憶元件存取之MOS型電晶體； 藉由施加電壓於前述記憶元件，前述記憶元件之電阻 值改變，來記錄資訊， 且將前述記憶元件之電阻值自高狀態變成低狀態之記 錄動作疋義為資訊之寫入，將前述記憶元件之電阻值自 低狀怨變成咼狀態之記錄動作定義為資訊之抹除時， 於進行前述資訊之寫入時，係將施加於前述記憶胞之 電壓設為Vw〔 V〕， 將施加前述電壓至前述記憶胞之時間設為Tw〔 sec〕 時，係滿足 10Λ{- 0.275 · l〇g(Tw) + 3.175- 0.15 · (Vw)} - 1700之 關係。 5 · 一種記憶裝置，其特徵為··其構造係配置數個記憶胞， 5亥5己憶胞具有·記憶元件；及主動元件，其係包含控制 對前述記憶元件存取之MOS型電晶體； 藉由施加電壓於前述記憶元件，前述記憶元件之電阻 值改變，來纪錄資訊，並具有自前述記憶元件讀取前述 資訊時使用之負載電路， 且將前述記憶元件之電阻值自高狀態變成低狀態之記 錄動作定義為資訊之寫入，將前述記憶元件之電阻值自 低狀態變成高狀態之記錄動作定義為資訊之抹除時， 將寫入前述資訊後之前述記憶元件之電阻值設為r， 92946.doc 1248083 將前述負載電路之電阻值設為Rl〇時，係滿足 R+ Rlog 250 kQ 之關係。 6 . —種5己f思裝置’其特徵為：其構造係配置數個記憶胞， 該記憶胞具有：記憶元件；及主動元件，其係包含控制 對前述記憶元件存取之MOS型電晶體； 藉由施加電壓於前述記憶元件，前述記憶元件之電阻 值改變，來記錄資訊， 且將前述記憶元件之電阻值自高狀態變成低狀態之記 錄動作疋義為資訊之寫入，將前述記憶元件之電阻值自 低狀悲變成馬狀態之記錄動作定義為資訊之抹除時， 寫入前述資訊後之前述記憶元件之電阻值R係滿足 R $ 12 5 k Ω之關係。 7. 種°己隐衣置，其特徵為··其構造係配置數個記憶胞， 該記憶胞具有：記憶元件；及主動元件，其係包含控制 對前述記憶元件存取之MOS型電晶體； 藉由施加電壓於前述記憶元件，前述記憶元件之電阻 值改變，來記錄資訊， 且將前述記憶元件之電阻值自高狀態變成低狀態之記 錄動作定義為資訊之寫入，將前述記憶元件之電阻值自 低狀態變成高狀態之記錄動作定義為資訊之抹除時， 於進行前述資訊之寫入時，係將施加於前述記憶胞之 電壓設為Vw〔 V〕， 將施加前述電壓至前述記憶胞之時間設為Tw〔 we〕 時，係滿足 92946.doc 1248083 10Λ{— 0.275 · l〇g(Tw)+3.175 之關係。 -0.15 (Vw)}^ 125000 8· —種記憶裝置，其特徵為··其構造係配置數個記憶胞， 該記憶胞具有··記憶元件；及主動元件，其係包含控制 對前述記憶元件存取之M〇s型電晶體； 藉由施加電壓於前述記憶元件，前述記憶元件之電阻 值改變，來記錄資訊， 且將前述記憶元件之電阻值自高狀態變成低狀態之記 錄動作疋義為貧訊之寫入，將前述記憶元件之電阻值自 低狀態變成高狀態之記錄動作定義為資訊之抹除時， 於進行前述資訊之寫入時，施加於前述記憶元件之前 述電壓係高於施加於未進行前述記憶胞以外之昇壓之周 邊弘路之電源、電慶或是前述主動元件之標準動作電壓。 9·如請求項8之記憶裝置，其中於寫入前述資訊時，將施加 於前述記憶胞之電壓設為Vw， 將蚰述主動元件之最大額定電壓設為， 月'述主動元件在接通狀態下，前述主動元件之源極· 没極間電壓為Vo2時，將流入前述主動元件之汲極電流設 為IVo2時， 寫入月】述貝Λ後之前述記憶元件之電阻值r係滿足 u(vw〜ν〇2)/Ιν〇2之關係。 1〇.如請求項9之記憶裝置，其中形成前述記憶胞之前述主動 疋件之閑極長大於前述記憶胞以外之主動元件之閘極 長0 92946.doc 1248083 月求項8之記憶裝置，其中於寫入前述資訊時，將施加 於W述記憶胞之電壓設為Vw， 將前述主動元件之標準動作電壓設為V 〇 3， 丽述主動元件在接通狀態下，前述主動元件之源極· /及極間包壓為v〇3時，將流入前述主動元件之汲極電流設 為IV〇3時， 在寫入前述資訊後之前述記憶元件之電阻值反係滿足 R^(Vw~Vo3)/IVo3之關係。 12 · 士明求項8之記憶裝置，其中於寫入前述資訊時，將施加 於前述記憶胞之電壓設為Vw〔 V〕， 將施加前述電壓至前述記憶胞之時間設為Tw〔 sec〕， 於寫入前述資訊時，將施加於前述記憶胞之電壓設為 Vw [ V )， 將前述主動元件之最大額定電壓設為Vo2〔 V〕， 前述主動元件在接通狀態下，前述主動元件之源極· 汲極間電壓為V〇2〔 V〕時，將流入前述主動元件之汲極 電流設為IVo2〔 A〕時，係滿足 1〇λ{~ 0.275 · log(Tw)+3.175-0.15 · (Vw)}^(yw_ Vo2)/IV〇2之關係。 I 13·如請求項12之記憶裝置，其中形成前述記憶胞之前述主 動兀件之閘極長大於前述記憶胞以外之主動元件之閘極 長。 14.如請求項8之記憶裝置，其中於寫入前述資訊時，將雜加 於前述記憶胞之電壓設為Vw〔 V〕， 92946.doc -6 - 1248083 將施加前述電壓至前述記憶胞之時間設為Tw〔 sec〕， 於寫入前述資訊時，將施加於前述記憶胞之電壓設為 Vw〔 V〕， 將前述主動元件之標準動作電壓設為V〇3〔 V〕， 前述主動元件在接通狀態下，前述主動元件之源極· 汲極間電壓為V〇3〔 V〕時，將流入前述主動元件之汲極 電流設為IVo3〔 A〕時，係滿足 10八卜 0.275 · log(Tw)+3.175-0.15 · (Vw)}^(Vw- Vo3)/IVo3之關係。 92946.doc
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