KR101107646B1 - 기억장치 - Google Patents

Abstract

정보의 기록입력이 행해진 후의 기억소자의 저항값이, 필요 이상으로 낮은 값으로 되는 것을 방지하고, 정보의 기록입력을 용이하게 행할 수 있는 기억장치를 제공한다.

기억소자(5)와, 기억소자(5)로의 액세스를 제어하는 MOS형 트랜지스터로 이루어지는 능동소자(6)를 가지는 기억 셀(2)이 복수 배치되고, 기억소자(5)에 전압이 인가되는 것에 의해, 기억소자(5)의 저항값이 변화하여 정보의 기록이 행해지는 구성의 기억장치로서, 기억소자(5)의 저항값이 낮은 상태에서 높은 상태로 변화되는 기록동작을 정보의 소거라고 정의했을 때, 기록입력이 행해진 정보의 소거를 행할 때에 기억 셀(2)에 인가되는 전압을 Ve 로 하고, 능동소자(6)의 게이트에 인가되는 전압을 Vg 로 하고, 정보의 소거를 행할 때에 필요로 되는 최저한의 전압을 Vt 로 하며, 능동소자(6)가 온 상태에서 능동소자(6)의 소스ㆍ드레인 사이의 전압 V 에 대해서, 능동소자(6)에 흐르는 드레인 전류를 함수{I(Vg, V)}로 나타낸다고 한다면, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값(R)은 R≥Vt/{I(Vg, Ve-Vt)}의 관계를 만족시키도록 한다.

Description

기억장치{MEMORY DEVICE}

도 1은 본 발명의 기억장치의 기억 셀 어레이의 회로 구성을 도시하는 평면도.

도 2는 도 1의 기억 셀 어레이를 구성하는 기억 셀의 회로 구성을 도시하는 확대평면도.

도 3은 도 2의 기억 셀에 설치된 기억소자의 확대단면도.

도 4의 A는 기억 셀의 상태를 나타내는 확대평면도이고, 도 4의 B는 도 4의 A에 도시하는 상태에서의 기억소자 및 액세스 트랜지스터의 저항값의 부하특성을 나타내는 그래프.

도 5의 A는 기억 셀의 상태를 도시하는 확대평면도이고, 도 5의 B는 도 5의 A에 도시하는 상태에서의 기억소자 및 액세스 트랜지스터의 저항값의 부하특성을 도시하는 그래프.

도 6은 저항값과 인가 시간의 관계를 도시하는 그래프.

도 7의 A는 기억 셀의 상태를 도시하는 확대평면도이고, 도 7의 B는 도 7의 A의 상태에서의 기억소자 및 액세스 트랜지스터의 저항값의 부하특성을 도시하는 그래프.

도 8은 기억장치의 판독출력 회로의 구성을 도시하는 도면.

도 9는 도 1의 기억장치의 기억 셀 어레이의 다른 회로 구성을 도시하는 평면도(제 1도).

도 10은 도 1의 기억장치의 기억 셀 어레이의 다른 회로 구성을 도시하는 평면도(제 2도).

도 11의 A, B는 도 3의 기억소자의 다른 구성을 도시하는 확대단면도.

도 12는 종래의 기억소자의 구성을 도시하는 확대단면도.

도 13은 종래의 기억장치의 기억 셀 어레이의 회로 구성을 도시하는 평면도.

도 14는, 기억장치의 판독출력 회로의 구성을 도시하는 도면.

<도면의 주요 부분에 대한 부호의 설명>

1: 기억장치 2 : 기억 셀

3 : 기억 셀 어레이 4 : 전원선

5 : 기억소자 6 : 능동소자(액세스 트랜지스터)

11 : 제 1전극 111: 리독스 활성종층

112 : 전극재료층 12 : 제 2전극

13 : 전극간 재료층 14 : 양이온

30 : 판독출력 회로 31: 스위칭 트랜지스터

32 : 부하 회로 33 : 센스 앰프

본 발명은 기억장치에 관한 것이다.

근래, 대향하는 예를 들면 2개의 전극 사이에 전압을 인가하고, 한쪽의 전극 표면, 혹은 내부에서 금속 물질을 이온화시키고, 이와 같이 해서 생성된 이온을 대향하는 전극 방향으로 확산시키는 것으로, 2개의 전극 사이의 저항값이 전압을 인가하기 이전의 저항값과는 다른 저항값으로 되도록 하고, 이와 같은 저항값의 변화에 따라 2값 이상의 정보의 기록을 행할 수 있도록 한 기억소자가 알려져 있다(특허문헌 1 참조).

이와 같은 기억소자의 구체적인 구성을 도 12에 도시한다. 또, 도 12는 기억소자의 확대단면도이다.

기억소자(35)는 예를 들면 2개의 전극{제 1전극(31) 및 제 2전극(32)}과의 사이에 전극간 재료층(33)이 협지된 구성이다.

이와 같은 구성의 기억소자(35)에서는, 예를 들면 전극간 재료층(33)으로서 이온도전체를 이용하고, 더욱이 2개의 전극(31, 32)의 어느 한 쪽 전극{예를 들면 제 1전극(31)}에 이온도전체 중에 이온으로서 확산되는 금속을 포함시키는 것에 의해, 기억소자(35)의 2개의 전극(31, 32) 사이에 전압을 인가했을 경우에, 전극간 재료층(33)에 전하가 공급되고, 전극(31) 중에 포함되는 금속이 이온도전체로 이루어지는 전극간 재료층(33) 중에 이온으로서 확산되는 것에 의해, 이온도전체 중의 저항 혹은 캐패시턴스 등의 전기특성이 변화되어, 정보의 기록동작을 행할 수가 있다.

또, 도 12에서는 제 1전극(31) 및 제 2전극(32) 사이에, 전극간 재료층(이온 도전체)(33)만이 협지된 구성의 기억소자(35)를 도시하였지만, 도시하지 않지만, 예를 들면 제 1 전극 및 제 2 전극 사이에 전극간 재료층(이온도전체)과 배리어층이 협지된 구성의 기억소자도 있다.

다음에, 이와 같은 기억소자에서의 정보의 기록동작을 구체적으로 설명한다.

또, 기억소자의 저항값을 높은 상태에서 낮은 상태로 변화시키는 기록동작을 정보의 「기록입력」이라고 정의하고, 기억소자의 저항값을 낮은 상태에서 높은 상태로 변화시키는 기록동작을 정보의 「소거」라고 정의한다.

또한, 정보의 기록입력이 행해지고 있지 않은 상태의 기억소자의 저항값은 고(高)저항인 상태로 되어 있는 것으로 한다.

먼저, 정보의 기록입력을 행할 때에는, 예를 들면 임의의 임계값 이상의 전압을 기억소자(35)의 예를 들면 제 1 전극(31)에 인가한다.

이와 같이 임계값 이상의 전압이 제 1 전극(31)에 인가되면, 우선 제 1 전극 (31)에 포함되어 있는 전기화학적으로 활성인 금속이, 전극간 재료층(33)중에 양이온으로서 확산된다. 그리고, 전극간 재료층(33) 중에 확산된 양이온은 제 2 전극 (32)으로부터 전자를 수취하는 것으로 석출되어, 전기적 석출물(전자 전도 패스)이 형성된다. 이것에 의해, 제 1 전극(31) 및 제 2 전극(32) 사이의 전극간 재료층 (33)의 저항값이 저(低)저항인 상태로 된다. 즉, 기억소자(30)에 정보가 기록입력된 상태로 된다.

한편, 기록입력된 정보의 소거를 행할 때에는, 앞에서 설명한 전극간 재료층 (33) 중에 형성된 전기적 석출물이 용해되는 전압을 제 2 전극(32)에 인가한다.

이와 같은 전압이 제 2 전극(32)에 인가되면, 전극간 재료층(33) 중에 형성되어 있던 전기적 석출물이 용해되어 소멸하고, 제 1 전극(31) 및 제 2 전극(32) 사이의 전극간 재료층(33)의 저항값이 원래의 고저항인 상태로 되돌아온다. 즉, 기억소자(35)에 기록입력된 정보가 소거된다.

이와 같은 저항값의 변화에 의해, 기억소자(35)에서는 정보의 기록동작이 행해진다.

특허 문헌 1 : 일본 특표 2002-536840호 공보

그런데, 상술한 기억소자를 이용하여, 예를 들면 기억장치를 구성한 경우, 이하에 나타내는 바와 같은 문제점이 생기는 것이 예상된다.

먼저, 일반적인 기억장치(예를 들면 DRAM)의 구성을 도 13과 함께 설명하고, 그 후에, 문제점이 생기는 것이 예상되는 이유를 구체적으로 설명한다.

일반적인 기억장치(예를 들면 DRAM)(41)에서는, 도 13에 도시하는 바와 같이 복수개의 기억 셀(42)이 열 방향(세로 방향) 및 행 방향(가로 방향)으로 배열되어, 기억 셀 어레이(43)를 형성하고 있다. 각 기억 셀(42)에는 기억소자(45)가 각각 설치되어 있다.

이와 같은 기억장치(41)에 있어서는, 기억 셀 어레이(43) 중에서 임의의 기억 셀(42)을 선택하고, 기억소자(45)에 정보의 기록이나 판독출력을 행하기 위해서, 예를 들면 기억 셀 어레이(43) 중에서 임의의 열을 선택하기 위한 비트선(B), 임의의 행을 선택하기 위한 워드선(W)가 설치되어 있다.

또한, 예를 들면 기억소자(45)로의 액세스를 제어하는 예를 들면 MOS형의 트랜지스터로 이루어지는 능동소자(액세스 트랜지스터)(46)이나, 기억소자(45)에 전원 전압이나 접지 전압을 공급하기 위한 전원선(44)이 설치되어 있다.

또, 비트선(B)은 예를 들면 기억소자(45)에 정보를 기록하거나, 기록된 정보를 판독출력하거나 할 때의 소위 정보선(데이터 선)이기도 하고, 워드선(W)은 예를 들면 액세스 트랜지스터(46)를 온 상태 또는 오프 상태로 하기 위한 소위 제어선이기도 하다.

그리고, 이와 같은 구성의 기억장치(41)에서는, 예를 들면 액세스 트랜지스터(46)의 게이트(G)에 접속된 워드선(W)에 제어전압이 인가되고, 액세스 트랜지스터(46)가 온 상태로 되었을 때만 기억소자(45)에 정보의 기록이 행해지도록 구성되어 있다.

예를 들면, 기억소자(45)에 대해서 정보를 기록하는 경우에는 액세스 트랜지스터(46)를 통해 제어되는 것에 의해, 기억소자(45)에 전압이나 전류 등의 공급이 행해진다.

여기서, 도 12에 도시한 바와 같은 구성의 기억소자(35)를 복수 이용하여, 이와 같은 기억장치(41)를 구성하고, 상술한 바와 마찬가지로 임의의 기억소자(35)에 정보의 기록동작을 행하는 경우, 기억 셀(42)에 있어서 기억소자(35)와 함께 설치되어 있는 액세스 트랜지스터(46)가 커져 버린다.

즉, 도 12에 도시한 기억소자(35)에서는, 정보의 기록입력이 행해진 후의 저항값이 약 200Ω으로 낮은 저항값으로 되어 있고, 또한, 기록입력이 행해진 정보를 소거할 때의 기억소자(35)에 인가되는 전압의 임계값은 수 백 ㎷(예를 들면 약 20O㎷∼3OO㎷)로 되어 있다(상기 특허문헌 1 참조).

따라서, 기억장치(41)에 있어서, 이와 같은 조건으로 임의의 기억 셀(42)의 기억소자(35)에 소거 동작을 행하도록 하는 경우에는, 기억소자(35)에 임계값(200㎷) 이상의 전압을 인가하기 위해서 1.OmA 이상의 전류를 액세스 트랜지스터(46)를 통해 기억소자(35)로 공급하는 것이 필요하게 된다.

여기서, 일반적인 트랜지스터의 각종 특성을 연대별로 도시한 ITRS(Interna tional Technology Roadmap for semiconductors)의 로드 맵에 의하면, 예를 들면 2001년에서 2006년까지의 동안에, 반도체 장치의 디자인 룰의 축소는 130㎚ 세대로부터 70㎚ 세대까지 진행되지만, 사용하는 전원 전압은 대략 1.OV 로 일정하고, 전류 능력은 채널 폭 1㎛ 당 약 600㎂ 로 일정하다고 되어 있다.

따라서, 기억장치(41)에 있어서, 액세스 트랜지스터(46)로서 예를 들면 전원 전압 1.2V, 디자인 룰 130㎚ 세대의 트랜지스터(MOS형의 트랜지스터)를 이용한 경우, 기록입력이 행해진 정보를 소거할 때에 액세스 트랜지스터(46)를 통해 1mA 이상의 전류를 기억소자(35)에 공급하기 위해서는, ITRS의 로드 맵에 따라 채널 폭이 약 1.7㎛인 트랜지스터를 각 기억 셀(42)에 설치할 필요가 발생되고 만다.

이와 같은 경우, 기억 셀(42)의 면적이 예를 들면 동일한 디자인 룰로 설계된 DRAM의 기억 셀보다도 대폭 커진다.

한편, 본 발명자들은 상기 특허문헌 1에 개시된 전극간 재료층(33)의 단면적의 크기가 직경 4㎛인 기억소자(35)와, 비교예로서 예를 들면 전극간 재료층의 단 면적의 크기가 O.5㎛인 기억소자에, 상기 특허문헌 1에 개시된 전압 스위핑 (sweeping)에 의한 기록입력 방법보다도, 단시간에 정보의 기록입력을 행하는 것이 가능해지는 전압 펄스에 의한 기록입력 방법을 이용하여, 각각 정보의 기록입력을 행하고, 정보의 기록입력이 행해진 후의 기억소자의 저항값의 상태를 조사하였다.

그리고, 이와 같이 전압펄스에 의한 기록입력 방법을 이용하여 구체적으로 예를 들면 인가 전압 1.OV, 기록입력 시간 100msec의 조건으로 정보의 기록입력을 행한 후의 기억소자의 저항값의 상태를 조사한 결과, 기록입력이 행해진 후의 기억소자의 저항값은 어느 기억소자에 있어서도 2.0㏀이었다. 즉, 본 발명자들은 정보의 기록입력이 행해진 후의 기억소자의 저항값은, 전극간 재료층의 단면적에 의존하지 않는 것을 발견하였다.

따라서, 예를 들면 상기 특허문헌 1 에 개시되어 있는 기억소자의 구조로, 또한 개시되어 있는 기록입력 조건으로, 나아가서는 개시되어 있는 전극간 재료층의 단면의 크기가 직경 4㎛인 경우보다도 더욱 미세화된 기억소자에 정보의 기록입력이 행해졌다고 해도, 상술한 바와 같이 기록입력이 행해진 후의 기억소자의 저항값은, 전극간 재료층의 단면적에 의존하지 않기 때문에 기록입력이 행해진 후의 기억소자의 저항값은 상기 특허문헌 1 에 개시되어 있는 직경 4㎛인 기억소자의 저항값(200Ω)과 동일한 값 그대로의 상태이다.

또한, 상기 특허문헌 1 에는, 예를 들면 정보의 기록입력을 행하는 것에 의해 형성되는 전자 전도 패스로서, 단면적이 현저하게 작은 전자 전도 패스가 개시되어 있다.

이것은, 본 발명자들이 발견한 정보의 기록입력이 행해진 후의 기억소자의 저항값이, 전극간 재료층의 단면적에 의존하지 않는다는 것, 또한 상기 특허문헌 1 에 개시되어 있는 기억소자의 구조로, 또한 개시되어 있는 기록입력 조건으로, 나아가서는 개시되어 있는 전극간 재료층의 단면의 크기가, 직경 4㎛인 경우보다도 더욱 미세화된 기억소자에 정보의 기록입력이 행해졌다고 해도 저항값이 200Ω인 채인 것이 정당하다는 것을 입증하고 있다.

이와 같이, 예를 들면 기억장치(41)가 미세화되어도 정보의 기록입력이 행해진 기억소자(35)의 저항값은, 200Ω으로 낮은 저항값 그대로의 상태이기 때문에, 상술한 바와 같이, 액세스 트랜지스터(46)를 통해 1mA 이상의 전류를 기억소자(35)에 공급하기 위해서는, 큰 액세스 트랜지스터를 각 기억 셀(42)에 설치할 필요가 생겨 버린다.

이와 같은 경우에도, 상술한 바와 같이 기억 셀(42)의 면적이 예를 들면 동일한 디자인 룰로 설계된 DRAM의 기억 셀보다도 대폭으로 커진다.

이상과 같이, 기억장치(41)에 있어서 정보의 기록입력이 행해진 후의 기억소자(35)의 저항값이 낮은 값인 경우에는, 큰 전류량을 공급하는 것이 필요하게 되고, 기록입력이 행해진 정보의 소거가 용이하지 않다.

한편, 기록입력된 정보의 소거를 용이하게 하기 위해서, 정보의 기록입력이 행해진 후의 기억소자(35)의 저항값을 높게 하는 것이 생각된다.

그러나, 기록입력이 행해진 후의 기억소자(35)의 저항값이 높은 경우, 예를 들면 기록입력된 정보의 판독출력 동작이 지연되어 버린다.

이것은, 기억소자(35)의 저항값의 변화에 의해, 정보의 기록동작을 행하는 경우의 모든 기억장치에 있어서 말할 수 있는 것이다.

이하에, 이와 같이 정보를 판독출력할 때에 소요되는 시간이 길어져 버리는 요인을 도 14에 도시하는 판독출력 회로의 구성과, 실제의 판독출력 동작과 함께 설명한다.

또한, 도 14에 도시하는 판독출력 회로는, 예를 들면 도 13에 도시한 기억장치(41)에서, 후술하는 바와 같이 기억소자(35)에 기록입력되어 있는 정보가, 정보 “00”인지 정보“01”인지를 판독출력하는 경우에 필요하게 되는 최소한의 회로 구성으로 한 경우이다.

판독출력 회로(60)는, 예를 들면 입구 부근에 설치된 제어용의 트랜지스터(스위칭 트랜지스터)(61, 611)와, 비트선(B)을 흐르는 전류(셀 전류)를 전류 전압 변화시키기 위한 부하 회로(62, 621), 또한 각 기억 셀(42, 421)의 기억소자(35, 351)에 기록입력되어 있는 정보를 검출하기 위한 센스 앰프(63) 등이, 배선을 개재하여 접속되어 구성되어 있다.

또, 도면 중 우측에 설치된 기억 셀(421)은, 도면 중 좌측에 설치된 기억 셀(42)의 기억소자(35)에 기록입력되어 있는 정보를 판독출력할 때에, 비트선(B)에 흐르는 셀 전류의 상태를 비교하기 위한, 소위 레퍼런스 셀(reference cell)로 되어 있다.

그 외의 부분은, 도 13에 도시하는 기억장치(41)와 마찬가지이기 때문에, 대응하는 부분에는 동일 부호를 붙이고 있다.

여기서, 기억소자(35)를 예를 들면 정보의 기록입력이 행해질 때에, 기록입력의 조건을 제어하는 것으로, 저항 변화의 도중 단계의 저 저항 상태를 만들어 낼 수 있는 구성으로 한다.

즉, 기록입력을 행하고 있지 않은 기억소자(35)의 저항값이 예를 들면 100㏀이고, 기록입력의 조건을 제어하는 것에 의해, 예를 들면 50㏀과 20㏀과 1O㏀의 저 저항 상태를 만들어 낼 수 있는 것으로 한다.

그리고, 100㏀의 기억소자(35)를 정보 “00”보존유지 상태, 이 때의 저항값을 Rmhigh로 하고, 50㏀의 기억소자(35)를 정보 “01”보존유지 상태, 이 때의 저항값을 Rmlow1로 하고, 20㏀의 기억소자(35)를 정보 “10”보존유지 상태, 이 때의 저항값을 Rmlow2로 하고, 10㏀의 기억소자(35)를 정보 “11”보존유지 상태, 이 때의 저항값을 Rmlow3로 한다.

이와 같이, 저항 변화의 도중 단계의 저 저항 상태를 만들어 낼 수 있는 구조의 기억소자(35)에서는, 1개의 기억소자(35)로 2비트의 정보를 보존유지시킬 수가 있다.

여기서, 정보 “00”의 보존유지 상태, 즉 기억소자(35)가 고 저항 상태 Rmhigh 에 있는 경우의 판독출력 동작에 대해 생각해 본다.

예를 들면, 판독출력 회로(60)에 있어서 전원선(44)으로부터 기억소자(35)를 통해 비트선(B)에 흐르는 전류(셀 전류)는, 센스 앰프(63)로부터 「극히 작다」 혹은 「제로」로 검출된다.

따라서, 판독출력 동작을 행하는 것에 의해, 비트선(B)을 흐르는 전류가 「 극히 작다」혹은 「제로」로 간주되면, 상술한 바와 같이 기억소자(35)의 저항값이 고 저항 상태로서 판별된다.

이와 같이, 정보 “00”이 보존유지되어 있는 상태를 판독출력하는 것은 비교적 간단하고, 예를 들면 정보 “00”이외의 정보가 보존유지되어 있다고 잘못해서 오(誤)판독할 가능성은 적다.

한편, 예를 들면 기억소자(35)에 있어서, 정보 “01”이 보존유지되어 있는 상태{즉, 기억소자(35)의 저항값이 고저항인 상태에서 저저항으로 된 상태)에 있는 경우, 이 보존유지된 정보를 판독출력하는 경우에는, 전원선(44)으로부터 기억소자 (35)를 통해 비트선(B)에 흐르는 전류(셀 전류)의 크기가, 앞에서 설명한 정보 “00”을 보존유지하고 있는 상태와 비교하여 큰지 작은지를 판정하도록 한다.

혹은, 비교 대조를 위해, 예를 들면 정보 “01”이 기록입력되어 있는 레퍼런스 셀(421)의 전원선(44)으로부터 기억소자(351)를 통해 비트선(B)에 흐르는 전류(셀 전류)의 크기와 동등한지를 판정하도록 한다.

그리고, 판정을 정확하게 행하기 위해서는, 비트선(B)에 흐르는 전류의 변화, 혹은 이 전류를, 예를 들면 부하 회로(621)에 있어서 전류 전압 변환했을 때의 전압 변화를 임의의 시간을 기다려서 검출하는 것이 필요하게 된다.

여기서, 기억소자(35)에 있어서, 예를 들면 정보 “00”을 보존유지하고 있는 상태보다도 저 저항이기는 하지만, 절대적인 크기로서 그 저항값이 큰 경우에는 그 검출을 신속하게 행하는 것이 곤란하게 된다.

이것은, 저항값이 크면 기억소자(35)를 통해 비트선(B)에 흐르는 전류가 작 아지기 때문에, 비트선(B)에 부수하는 기생(寄生) 용량을 충전하는 속도가 느려지고, 결과적으로 비트선(B)의 전위 변화의 지연이 커지는 것이 원인으로서 생각된다.

즉, 시정수(時定數)가 크고 비트선(B)의 전위 변화의 지연이 큰 것이 원인이다.

이에 더하여, 예를 들면 정보 “01”의 보존유지 상태보다도 더 저항이 낮은 상태를 정보 “10”(2진수)의 보존유지 상태, 이것보다도 더 저항이 낮은 상태를 정보 “11”(2진수)의 보존유지 상태로서, 2값보다도 많은 정보를 기록하는 것을 가능하게 하는 기억장치를 생각하면, 저항이 제일 높은 상태, 즉 정보 “00”을 보존유지하는 경우에는, 정보 “00”이외가 보존유지되어 있는 상태라고 오판독할 가능성이 낮은 반면, 2번째로 저항이 높은 상태, 즉 정보 “01”을 보존유지하는 경우에는, 비트선의 전위 변화의 지연의 점에서 정보를 신속하게 판별하는 것이 가장 어렵다.

이와 같이, 기억장치(41)에 있어서 정보의 기록입력이 행해진 후의 기억소자(35)의 저항값이 높은 값인 경우에는, 기억소자(35)에 기록입력된 정보를 판독출력할 때에 필요한 시간이 길어져 버린다.

상술한 점을 감안하여 본 발명은, 정보의 기록이 행해진 후의 기억소자의 저항값이 필요 이상으로 낮아지는 것을 방지하고, 정보의 기록동작을 용이하게 행할 수 있는 기억장치를 제공한다.

또한, 본 발명은 정보의 기록이 행해진 후의 기억소자의 저항값이 필요 이상 으로 높아지는 것을 방지하여, 정보의 기록동작을 고속으로 행할 수가 있는 기억장치를 제공한다.

본 발명은, 기억소자와, 기억소자로의 액세스를 제어하는 MOS형의 트랜지스터로 이루어지는 능동소자를 가지는 기억 셀이 복수 배치되고, 기억소자에 전압이 인가되는 것에 의해, 기억소자의 저항값이 변화되어 정보의 기록이 행해지는 구성의 기억장치로서, 기억소자의 저항값이 높은 상태에서 낮은 상태로 변화되는 기록동작을 정보의 기록입력이라고 정의하고, 기억소자의 저항값이 낮은 상태에서 높은 상태로 변화되는 기록동작을 정보의 소거라고 정의했을 때, 기록입력이 행해진 정보의 소거를 행할 때에, 기억 셀에 인가되는 전압을 Ve 라고 하고, 능동소자의 게이트에 인가되는 전압을 Vg 라고 하고, 정보의 소거를 행할 때에 필요한 최저한의 전압을 Vt 라고 하고, 능동소자가 온(on) 상태에서 능동소자의 소스ㆍ드레인 사이의 전압 V 에 대해서, 능동소자에 흐르는 드레인 전류를 함수{I(Vg, V)}로 나타낸다고 하면, 정보의 기록입력이 행해진 후의 기억소자의 저항값 R 은, R≥Vt/{I(Vg, Ve-Vt)}의 관계를 만족시키도록 한다.

상술한 본 발명의 기억장치에 의하면, 기록입력이 행해진 정보의 소거를 행할 때에, 기억 셀에 인가되는 전압을 Ve 라고 하고, 능동소자의 게이트에 인가되는 전압을 Vg 라고 하고, 정보의 소거를 행할 때에 필요하게 되는 최저한의 전압을 Vt 라고 하고, 능동소자가 온 상태에서 능동소자의 소스ㆍ드레인 사이의 전압 V에 대해서, 능동소자에 흐르는 드레인 전류를 함수{I(Vg, V)}로 나타낸다고 하면, 정보 의 기록입력이 행해진 후의 기억소자의 저항값 R 은, R≥Vt/{I(Vg, Ve-Vt)}의 관계를 만족시키도록 하였기 때문에, 정보의 기록입력이 행해진 후의 기억소자의 저항값이 필요 이상으로 낮아지는 것을 방지할 수 있다.

이것에 의해, 기록입력이 행해진 정보를 소거할 때에, 큰 전류량을 능동소자를 통해 기억소자에 공급할 필요가 없어진다

또한, 본 발명은 기억소자와, 기억소자로의 액세스를 제어하는 MOS형의 트랜지스터로 이루어지는 능동소자를 가지는 기억 셀이 복수 배치되고, 기억소자에 전압이 인가되는 것에 의해, 기억소자의 저항값이 변화되어 정보의 기록이 행해지는 구성의 기억장치로서, 기억소자의 저항값이 높은 상태에서 낮은 상태로 변화되는 기록동작을 정보의 기록입력이라고 정의하고, 기억소자의 저항값이 낮은 상태에서 높은 상태로 변화되는 기록동작을 정보의 소거라고 정의했을 때, 정보의 기록입력이 행해진 후의 기억소자의 저항값 R은, R≥1.7㏀의 관계를 만족시키도록 한다.

상술한 본 발명의 기억장치에 의하면, 정보의 기록입력이 행해진 후의 기억소자의 저항값 R은, R≥l.7㏀의 관계를 만족시키도록 하였기 때문에, 정보의 기록입력이 행해진 후의 기억소자의 저항값이 필요 이상으로 낮아지는 것을 방지할 수 있다.

이것에 의해, 기록입력이 행해진 정보를 소거할 때에, 큰 전류량을 능동소자를 통해 기억소자에 공급할 필요가 없어진다.

또한, 본 발명은 기억소자와, 기억소자로의 액세스를 제어하는 MOS형의 트랜지스터로 이루어지는 능동소자를 가지는 기억 셀이 복수 배치되고, 기억소자에 전 압이 인가되는 것에 의해, 기억소자의 저항값이 변화되어 정보의 기록이 행해지는 구성의 기억장치로서, 기억소자의 저항값이 높은 상태에서 낮은 상태로 변화되는 기록동작을 정보의 기록입력이라고 정의하고, 정보의 기록입력이 행해질 때에, 기억 셀에 인가되는 전압을 Vw〔V〕라고 하고, 기억 셀에 전압이 인가되는 시간을 Tw〔sec〕라고 하고, 기록입력이 행해진 정보의 소거를 행할 때에, 기억 셀에 인가되는 전압을 Ve〔V〕라고 하고, 능동소자의 게이트에 인가되는 전압을 Vg〔V〕라고 하고, 정보의 소거를 행할 때에 필요하게 되는 최저한의 전압을 Vt〔V〕라고 하고, 능동소자가 온 상태에서, 능동소자의 소스ㆍ드레인 사이의 전압 V 에 대해서, 능동소자에 흐르는 드레인 전류를 함수{I(Vg, V)}로 나타낸다고 한다면, 10＾{-0.275ㆍlog(Tw)+3.175-0.15ㆍ(Vw)}≥Vt/{I(Vg, Ve-Vt)}의 관계를 만족시키도록 한다.

상술한 본 발명의 기억장치에 의하면, 정보의 기록입력이 행해질 때에 기억 셀에 인가되는 전압을 Vw〔V〕라고 하고, 기억 셀에 전압이 인가되는 시간을 Tw〔sec〕라고 하고, 기록입력이 행해진 정보의 소거를 행할 때에, 기억 셀에 인가되는 전압을 Ve〔V〕라고 하고, 능동소자의 게이트에 인가되는 전압을 Vg〔V〕라고 하고, 정보의 소거를 행할 때에 필요하게 되는 최저한의 전압을 Vt〔V〕라고 하고, 능동소자가 온 상태에서, 능동소자의 소스ㆍ드레인 사이의 전압 V 에 대해서, 능동소자에 흐르는 드레인 전류를 함수 {I(Vg, V)}로 나타낸다고 한다면, 10＾{-0.275ㆍlog(Tw)+3.175-0.15ㆍ(Vw)}≥Vt/{I(Vg, Ve-Vt)}의 관계를 만족시키도록 하였기 때문에, 예를 들면 정보의 기록입력이 행해진 후의 기억소자의 저항값이 필요 이상 으로 낮게 되지 않도록 정보의 기록입력이 행해질 때에 기억 셀에 인가되는 전압 Vw나, 기억 셀에 전압 Vw 가 인가되는 시간 Tw 등을 규정할 수 있다.

또한, 기록입력이 행해진 정보를 소거할 때에, 큰 전류량을 능동소자를 통해 기억소자에 공급할 필요가 없어진다.

또한, 본 발명은 기억소자와, 기억소자로의 액세스를 제어하는 MOS형의 트랜지스터로 이루어지는 능동소자를 가지는 기억 셀이 복수 배치되고, 기억소자에 전압이 인가되는 것에 의해, 기억소자의 저항값이 변화되어 정보의 기록이 행해지는 구성의 기억장치로서, 기억소자의 저항값이 높은 상태에서 낮은 상태로 변화되는 기록동작을 정보의 기록입력이라고 정의하고, 기억소자의 저항값이 낮은 상태에서 높은 상태로 변화되는 기록동작을 정보의 소거라고 정의했을 때, 정보의 기록입력이 행해질 때에, 기억 셀에 인가되는 전압을 Vw〔V〕라고 하고, 기억 셀에 전압이 인가되는 시간을 Tw〔sec〕라고 할 때, 10＾{-0.275ㆍlog(Tw)+3.175-0.15ㆍ(Vw)} ≥1700 의 관계를 만족시키도록 한다.

상술한 본 발명의 기억장치에 의하면, 정보의 기록입력이 행해질 때에, 기억셀에 인가되는 전압을 Vw〔V〕라고 하고, 기억 셀에 전압이 인가되는 시간을 Tw 〔sec〕라고 할 때, 10＾{-0.275ㆍlog(Tw)+3.175-0.15ㆍ(Vw)}≥1700 의 관계를 만족시키도록 하였기 때문에, 예를 들면 정보의 기록입력이 행해진 후의 기억소자의 저항값이 1700(1.7㏀)보다도 낮아지지 않도록, 예를 들면 정보의 기록입력이 행해질 때에 기억소자에 인가되는 전압 Vw, 또는 기억 셀에 전압 Vw 가 인가되는 시간Tw 등을 규정할 수 있다.

또한, 기록입력이 행해진 정보를 소거할 때에, 큰 전류량을 능동소자를 통해 기억소자에 공급할 필요가 없어진다.

또한, 본 발명은 기억소자와, 기억소자로의 액세스를 제어하는 MOS형의 트랜지스터로 이루어지는 능동소자를 가지는 기억 셀이 복수 배치되고, 기억소자로 전압이 인가되는 것에 의해, 기억소자의 저항값이 변화되어 정보의 기록이 행해지며, 기억소자로부터 정보를 판독출력할 때에 이용되는 부하 회로를 가지는 구성의 기억장치로서, 기억소자의 저항값이 높은 상태에서 낮은 상태로 변화되는 기록동작을 정보의 기록입력이라고 정의하고, 기억소자의 저항값이 낮은 상태에서 높은 상태로 변화되는 기록동작을 정보의 소거라고 정의했을 때, 정보의 기록입력이 행해진 후의 기억소자의 저항값을 R 이라고 하고, 부하 회로의 저항값을 Rlo 라고 할 때, R+Rlo ≤250㏀ 의 관계를 만족시키도록 한다.

상술한 본 발명의 기억장치에 의하면, 정보의 기록입력이 행해진 후의 기억소자의 저항값을 R 이라고 하고, 부하 회로의 저항값을 Rlo 이라고 할 때, R+Rlo ≤250㏀ 의 관계를 만족시키도록 하였기 때문에, 정보의 기록입력이 행해진 후의 기억소자의 저항값이 필요 이상으로 높아지지 않는다. 이것에 의해, 판독출력할 때의 지연을 억제할 수가 있다.

또한, 본 발명은 기억소자와, 기억소자로의 액세스를 제어하는 MOS형의 트랜지스터로 이루어지는 능동소자를 가지는 기억 셀이 복수 배치되고, 기억소자에 전압이 인가되는 것에 의해, 기억소자의 저항값이 변화되어 정보의 기록이 행해지는 구성의 기억장치로서, 기억소자의 저항값이 높은 상태에서 낮은 상태로 변화되는 기록동작을 정보의 기록입력이라고 정의하고, 기억소자의 저항값이 낮은 상태에서 높은 상태로 변화되는 기록동작을 정보의 소거라고 정의했을 때, 정보의 기록입력이 행해진 후의 기억소자의 저항값 R 은 R≤125㏀ 의 관계를 만족시키도록 한다.

상술한 본 발명의 기억장치에 의하면, 정보의 기록입력이 행해진 후의 기억소자의 저항값(R)은 R≤125㏀ 의 관계를 만족시키도록 하였기 때문에, 정보의 기록입력이 행해진 후의 기억소자의 저항값이 필요 이상으로 높아지지 않는다. 이것에 의해, 판독출력할 때의 지연을 억제할 수가 있다.

또한, 본 발명은 기억소자와, 기억소자로의 액세스를 제어하는 MOS형의 트랜지스터로 이루어지는 능동소자를 가지는 기억 셀이 복수 배치되고, 기억소자에 전압이 인가되는 것에 의해, 기억소자의 저항값이 변화되어 정보의 기록이 행해지는 구성의 기억장치로서, 기억소자의 저항값이 높은 상태에서 낮은 상태로 변화되는 기록동작을 정보의 기록입력이라고 정의하고, 기억소자의 저항값이 낮은 상태에서 높은 상태로 변화되는 기록동작을 정보의 소거라고 정의했을 때, 정보의 기록입력이 행해질 때에, 기억 셀에 인가되는 전압을 Vw〔V〕라고 하고, 기억 셀에 전압이 인가되는 시간을 Tw〔sec〕라고 할 때, 10＾{-0.275ㆍlog(Tw)+3.175-0.15ㆍ(Vw)} ≤125000 의 관계를 만족시키도록 한다.

상술한 본 발명의 기억장치에 의하면, 정보의 기록입력이 행해질 때에 기억 셀에 인가되는 전압을 Vw〔V〕라고 하고, 기억 셀에 전압이 인가되는 시간을 Tw 〔sec〕라고 할 때, 10＾{-0.275ㆍlog(Tw)+3.175-0.15ㆍ(Vw)}≤125000 의 관계를 만족시키도록 하였기 때문에, 예를 들면 정보의 기록입력이 행해진 후의 기억소자 의 저항값이 125000(125㏀)보다도 너무 높아지지 않도록, 예를 들면 정보의 기록입력이 행해질 때에 기억소자에 인가되는 전압 Vw, 또는 기억 셀에 전압 Vw 가 인가되는 시간 Tw를 규정할 수 있다.

또한, 정보의 기록입력이 행해진 후의 기억소자의 저항값이 필요 이상으로 높아지지 않고, 판독출력할 때의 지연을 억제할 수가 있다.

또한, 본 발명은 기억소자와, 상기 기억소자로의 액세스를 제어하는 MOS형의 트랜지스터로 이루어지는 능동소자를 가지는 기억 셀이 복수 배치되고, 기억소자로 전압이 인가되는 것에 의해, 기억소자의 저항값이 변화되어 정보의 기록이 행해지는 구성의 기억장치로서, 기억소자의 저항값을 높은 상태에서 낮은 상태로 변화시키는 기록동작을 정보의 기록입력이라고 정의하고, 기억소자의 저항값을 낮은 상태에서 높은 상태로 변화시키는 기록동작을 정보의 소거라고 정의했을 때, 정보의 기록입력이 행해질 때에 기억소자에 인가되는 상기 전압이, 기억 셀 이외의 승압을 행하고 있지 않는 주변회로에 인가되는 전원 전압 혹은 능동소자의 표준적인 동작 전압보다 높은 구성으로 한다.

상술한 본 발명의 기억장치에 의하면, 정보의 기록입력이 행해질 때에 기억소자에 인가되는 상기 전압이, 기억 셀 이외의 승압을 행하고 있지 않는 주변 회로에 인가되는 전원 전압 혹은 능동소자의 표준적인 동작 전압보다 높기 때문에, 예를 들면 정보의 기록입력 시에, 목적으로 하는 저항값으로 되는데 필요한 시간을 짧게 할 수가 있다.

또한, 상술한 구성의 기억장치에 있어서, 정보의 기록입력이 행해질 때에, 기억 셀에 인가되는 전압을 Vw 라고 하고, 능동소자의 최대 정격 전압을 Vo2 라고 하고, 능동소자가 온 상태에서 능동소자의 소스ㆍ드레인 사이의 전압이 Vo2 일 때에, 능동소자에 흐르는 드레인 전류를 IVo2 라고 한다면, 정보의 기록입력이 행해진 후의 기억소자의 저항값 R은, R≥(Vw-Vo2)/IVo2 의 관계를 만족시키도록 한 경우에는, 상술한 작용에 더하여 예를 들면 정보의 기록입력이 행해질 때에 기억소자에 인가되는 전압이 기억 셀 이외의 승압을 행하고 있지 않는 주변 회로에 인가되는 전원 전압 혹은 능동소자의 표준적인 동작 전압보다도 높게 한 경우에 있어서, 예를 들면 능동소자나 기억소자, 나아가서는 이들에 접속된 배선 등의 파괴를 방지할 수 있다.

또한, 상술한 구성에 있어서 더욱이, 기억 셀의 능동소자의 게이트 길이가 기억 셀 이외의 능동소자의 게이트 길이보다 크게 형성되어 있는 경우에는, 예를 들면 기억 셀의 능동소자의 게이트 길이가 기억 셀 이외의 능동소자의 게이트 길이보다 짧은 경우, 또는 기억 셀 이외의 능동소자의 게이트 길이와 동등한 경우와 비교하여, 능동소자의 최대 정격 전압을 크게 할 수가 있다.

또한, 상술한 구성의 기억장치에 있어서, 정보의 기록입력이 행해질 때에, 기억 셀에 인가되는 전압을 Vw 로 하고, 능동소자의 표준 동작 전압을 Vo3 로 하고, 능동소자가 온 상태에서 능동소자의 소스ㆍ드레인 사이의 전압이 Vo3 일 때에, 능동소자에 흐르는 드레인 전류를 IVo3 로 한다면, 정보의 기록입력이 행해진 후의 기억소자의 저항값 R은, R≥(Vw-Vo3)/IVo3 의 관계를 만족시키도록 한 경우에는, 상술한 작용에 더하여, 예를 들면 정보의 기록입력이 행해질 때에, 기억소자에 인 가되는 전압이 기억 셀 이외의 승압을 행하고 있지 않는 주변 회로에 인가되는 전원 전압 혹은 능동소자의 표준적인 동작 전압보다 높게 한 경우에 있어서, 예를 들면 능동소자나 기억소자, 나아가서는 이들에 접속된 배선 등의 파괴를 방지할 수 있다.

또한, 더욱이 능동소자를 이 능동소자를 설계할 때에 정한 표준적인 동작 전압으로 동작시킬 수가 있고, 예를 들면 능동소자를 반복해서 사용했을 때에 생기는 능동소자의 특성의 열화를 억제할 수가 있다.

또한, 상술한 구성에 있어서 정보의 기록입력이 행해질 때에, 기억 셀에 인가되는 전압을 Vw 라고 하고, 기억 셀에 전압이 인가되는 시간을 Tw〔V〕라고 하고, 정보의 기록입력이 행해질 때에 기억 셀에 인가되는 전압을 Vw〔V〕라고 하고, 능동소자의 최대 정격 전압을 Vo2〔V〕라고 하고, 능동소자가 온 상태에서 능동소자의 소스ㆍ드레인 사이의 전압이 Vo2〔V〕일 때에, 능동소자에 흐르는 드레인 전류를 IVo2〔A〕라고 할 때, 10＾{-0.275ㆍlog(Tw)+3.175-0.15ㆍ(Vw)}≥(Vw-Vo2) / IVo2 의 관계를 만족시키도록 한 경우에는, 상술한 작용에 더하여, 예를 들면 정보의 기록입력이 행해질 때에, 기억소자에 인가되는 전압이 기억 셀 이외의 승압을 행하고 있지 않는 주변 회로에 인가되는 전원 전압 혹은 능동소자의 표준적인 동작 전압보다 높게 한 경우에 있어서, 정보의 기록입력이 행해질 때에 기억 셀에 인가되는 전압 Vw 나, 기억 셀에 전압 Vw 가 인가되는 시간 Tw 등의 조건을 포함하여 능동소자나 기억소자, 나아가서는 이들에 접속된 배선 등의 파괴를 방지할 수 있다.

또한, 상술한 구성에 있어서 정보의 기록입력이 행해질 때에 기억 셀에 인가되는 전압을 Vw 라고 하고, 기억 셀에 전압이 인가되는 시간을 Tw〔V〕라고 하고, 정보의 기록입력이 행해질 때에 기억 셀에 인가되는 전압을 Vw〔V〕라고 하고, 능동소자의 최대 정격 전압을 Vo3〔V〕라고 하고, 능동소자가 온 상태에서 능동소자의 소스ㆍ드레인 사이의 전압이 Vo3〔V〕일 때에, 능동소자에 흐르는 드레인 전류를 IVo3〔A〕라고 할 때, 10＾{-0.275ㆍlog(Tw)+3.175-0.15ㆍ(Vw)}≥(Vw-Vo3)/IVo3 의 관계를 만족시키도록 한 경우에는, 상술한 작용에 더하여, 예를 들면 정보의 기록입력이 행해질 때에 기억소자에 인가되는 전압이 기억 셀 이외의 승압을 행하고 있지 않는 주변회로에 인가되는 전원 전압 혹은 능동소자의 표준적인 동작 전압보다도 높게 한 경우에 있어서, 정보의 기록입력이 행해질 때에 기억 셀에 인가되는 전압 Vw 나, 기억 셀에 전압 Vw 가 인가되는 시간 Tw 등의 조건을 포함하여 능동소자나 기억소자, 나아가서는 이들에 접속된 배선 등의 파괴를 방지할 수 있다.

또한, 더욱이 능동소자를 이 능동소자를 설계할 때에 정한 표준적인 동작 전압으로 동작시킬 수가 있고, 예를 들면 능동소자를 반복해서 사용했을 때의 능동소자의 특성의 열화를 억제할 수가 있다.

(실시의 형태)

먼저, 본 발명에 관련된 기억장치의 하나의 실시의 형태를, 도 1을 이용하여 설명한다. 도 1은 기억장치의 회로도(평면도)를 도시하고 있다.

기억장치(1)에서는, 복수의 기억 셀(2)이 각각 비트선(B)과 워드선(W)의 2개의 배선의 교점 부근에 배치되어 기억 셀 어레이(3)를 구성하고 있다.

도 1에서는, 세로 방향으로 4개의 비트선(B; Bl, B2, B3, B4)이 가로 방향으로 4개의 워드선(W; W1, W2, W3, W4)이 소정의 간격으로 배치되어 있는 경우를 도시하고 있다. 따라서, 세로4×가로4 에 의해 기억 셀(2)이 16개 배치된 구성으로 되어 있다.

비트선의 일단(一端), 즉 기억 셀 어레이(3)의 바깥쪽에는 센스 앰프 및 컬럼 어드레스 디코더 등의 주변 회로가 설치되고, 워드선의 일단, 즉 기억 셀 어레이(3)의 바깥쪽에는 로우 어드레스 디코더 등의 주변 회로가 설치되어 있다. (4)는 전원선이고, 이 전원선(4)의 일단에는 전원이 설치되어 있다.

컬럼 어드레스 디코더 및 로우 어드레스 디코더는 기억 셀 어레이(3) 중에서 정보의 기록(기록입력 및 소거)이나 판독출력의 대상으로 되는 임의의 기억 셀(2)을 선택하기 위해서 설치되어 있고, 센스 앰프는 각 기억 셀(2)의 기억소자(5)에 기록되어 있는 정보를 판독출력하기 위해 설치되어 있다.

비트선은, 예를 들면 기억 셀 어레이(3) 중에서 임의의 열(세로축)을 선택하는 역할이나, 임의의 기억 셀(2)에 정보를 기록입력하거나 판독출력하거나 할 때의 소위 정보선(데이터선)의 역할을 겸하고, 워드선은 예를 들면 기억 셀 어레이(3) 중에서 임의의 열(가로축)을 선택하는 역할이나, 기억 셀(2)로의 액세스를 제어하는 후술하는 예를 들면 액세스 트랜지스터를, 온 상태 또는 오프 상태로 하는 소위 제어선의 역할을 겸하고 있다.

다음에, 기억 셀 어레이를 구성하는 기억 셀의 구성에 대해서 도 2를 이용하여 설명한다.

또, 도 2는 도 1에 도시하는 기억장치의 기억 셀 어레이를 구성하는 복수의 기억 셀 중, 비트선(B4)과 워드선(W4)의 교점 부근에 배치된 기억 셀(2)의 확대평면도이다.

기억 셀(2)은, 예를 들면 기억소자(5)와 능동소자(6)로 구성되어 있다.

능동소자(6)로서는, 예를 들면 MOS형의 트랜지스터로 이루어지는 액세스 트랜지스터를 이용하고 있다.

기억소자(5)는, 도 3에 도시하는 바와 같이, 예를 들면 2개의 전극{예를 들면 제 1 전극(11) 및 제 2 전극(12)} 사이에 전극간 재료층(13)이 협지된 구성이다.

제 1 전극(11)은 산화환원 반응 활성종{리독스(Redox) 활성종}으로 이루어지는 층(소위 리독스 활성종층)(111)과, 일반적인 반도체 장치에서 이용되는 전극 재료로 이루어지는 층(소위 전극 재료층)(112)이 적층된 2층 구조로 구성되어 있다.

리독스 활성종층(111)은, 예를 들면 Ag(은)으로 구성되어 있고, 전극간 재료층(112)은 예를 들면 TiW (티탄텅스텐)로 구성되어 있다.

전극간 재료층(13)은, 예를 들면 GeSbTe 로 구성되어 있다. 또한, 전극간 재료층(13)은 예를 들면 40㎚ 의 막 두께로 형성되어 있다.

전극간 재료층(13)은, 전하가 공급되는 것에 의해 제 1 전극(11) 중에 포함되어 있는 리독스 활성종인 Ag 가 산화되어 양이온으로 되고, 제 1 전극(11)과 대향하는 제 2 전극(12)의 방향으로 전극간 재료층(13) 중으로 확산되며, 제 2 전극(12)으로부터 전자를 수취하여 석출되는 것으로, 제 1 전극(11)과 제 2 전극(12) 사이에 전자 전도 패스를 형성하고, 제 1 전극(11)과 제 2 전극(12) 사이가 저항값이 낮은 상태로 된다.

한편, 이와는 반대 방향으로 전압을 인가시키는 것에 의해, 형성된 전자 전도패스의 리독스 활성종인 Ag 가 용출되고, 제 1 전극(11)과 제 2 전극(12) 사이의 전자 전도 패스가 소멸되고, 제 1 전극(11)과 제 2 전극(12) 사이가 저항값이 높은 상태로 된다.

이와 같이, 제 1전극(11)과 제 2 전극(12)에 인가되는 전압의 방향을 바꾸는 것에 의해, 저항값이 높은 상태와 낮은 상태 사이를 반복해서 변화시키는 것이 가능하다. 이것에 의해, 제 1 전극(11)과 제 2 전극(12) 사이의 저항값의 상태에 따라 정보를 기록하는 것이 가능한 구성으로 되어 있다.

또, 초기 상태에서는 전극간 재료층(13) 중에 전자 전도 패스가 형성되어 있지 않기 때문에, 제 1 전극(11)과 제 2 전극(12) 사이는 저항값이 높은 상태로 되어 있다. 그리고, 제 1 전극(11)과 제 2 전극(12) 사이의 저항값의 상태에 연동하여 기억소자(5)의 저항값도 마찬가지로 높은 상태와 낮은 상태 사이에서 변화된다.

또한, 제 2 전극(12)은 통상의 반도체 장치로 이용되어 있는 전극 재료, 예를 들면 TiW(티탄텅스텐)로 구성되어 있다. 제 2 전극(12)은 일반적인 반도체 장치에 이용되는 막 두께로 형성되어 있고, 예를 들면 100㎚ 의 막 두께로 형성되어 있다.

또한, 도 1 및 도 2의 경우, 예를 들면 액세스 트랜지스터(6)의 게이트는 배선을 거쳐서 워드선(W)에 접속되어 있다. 또한, 소스 및 드레인의 한 쪽은 배선을 거쳐서 비트선(B)에 접속되고, 다른 한 쪽은 배선을 거쳐서 기억소자(5)의 예를 들면 제 1 전극(11)에 접속되어 있다. 기억소자(5)의 제 2 전극(12)은 배선을 거쳐서 전원선(4)에 접속되어 있다.

다음에, 이와 같은 구성의 기억장치에 있어서, 기억 셀 어레이 중에서 임의의 기억 셀을 선택하고, 이 기억 셀의 기억소자에 정보를 기록(기록입력 및 소거)하는 경우의 동작에 대해 설명한다.

먼저, 기억 셀 어레이(3)로부터 임의의 기억 셀(2)을 선택할 때까지의 동작을 설명한다.

또, 임의의 기억 셀로서는, 비트선(B4)과 워드선(W4)의 교점 부근에 배치된 기억 셀(2)을 대상으로 하여 설명한다.

또한, 기억소자(1)의 저항값을 높은 상태에서 낮은 상태로 변화시키는 기록동작을 정보의 「기록입력」이라고 정의하고, 기억소자(1)의 저항값을 낮은 상태에서 높은 상태로 변화시키는 기록동작을 정보의 「소거」라고 정의하여 설명한다.

먼저, 기억 셀 어레이(3)에 있어서, 정보의 기록입력 대상으로 되어 있는 기억 셀(2)이 접속되어 있는 열이 선택되고, 그 열에 대응하는 비트선(B4)에 정보의 기록입력용의 전압이 인가된다.

이 때, 그 외의 비트선(B1∼B3)에는 상술한 정보의 기록입력용의 전압이 인가되지 않는다.

다음에, 기억 셀 어레이(3)에 있어서, 정보의 기록입력의 대상으로 하고 있는 기억 셀(2)이 접속되어 있는 행이 선택되고, 그 행에 대응하는 워드선(W4)에 액 세스 트랜지스터(6)가 온 상태로 되어 기억 셀(2)의 기억소자(5)에 정보의 기록입력이 행해지는 바와 같은 제어전압을 인가한다.

그 때, 행에 대응하고 있지 않은 그 외의 워드선(W1∼W3)에는, 상술한 제어전압이 인가되지 않기 때문에, 액세스 트랜지스터(6)가 오프 상태 그대로이다.

이것에 의해, 선택되지 않은 기억 셀(2)에 기대하지 않은 정보의 기록입력이 행해지는 것을 방지하면서, 선택한 기억 셀(2)에만 소망한 기록입력용의 전압이 인가되고, 정보의 기록입력이 행해지게 된다.

계속해서, 이와 같이 해서 선택된 임의의 기억 셀(2)에 있어서, 기억소자(5)에 정보의 기록(기록입력 및 소거)이나 판독출력이 행해지는 경우의 기록동작을 설명한다.

예를 들면, 정보의 기록입력이 행해지는 경우에는, 상술한 바와 같이 비트선(B4)으로부터 배선을 거쳐서 기록입력용의 전압(정전압)이 제 1 전극(11)에 인가된다.

이것에 의해, 예를 들면 제 1 전극(11)의 리독스 활성종층(111)에 포함되어 있는 Ag 가 이온화되고, 제 2 전극(12)의 방향으로 전극간 재료층(13) 중으로 확산되며, 제 2 전극(12)으로부터 전자를 수취하여 석출되는 것으로, 제 1 전극(11)과 제 2 전극(12) 사이에 전자 전도 패스를 형성하고, 제 1 전극(11)과 제 2 전극(12) 사이가 저항값이 낮은 상태로 된다. 이것에 의해, 기억소자(5)의 저항값도 낮아지기 때문에 정보의 기록입력이 행해진다.

또한, 예를 들면 정보의 소거를 행하는 경우에는 제 2 전극(12)에 접속되어 있는 배선을 거쳐서 기록입력 시와는 반대 극성의 소거용의 전압이 제 2 전극(12)에 인가된다.

이것에 의해, 전극간 재료층(13) 중에 석출되어 전자 전도 패스를 형성하고 있던 Ag 가 재차 이온화되어 용출되는 것에 의해, 상기의 전자 전도 패스가 소멸된다. 이것에 의해, 제 1 전극(11)과 제 2 전극(12) 사이의 저항값이 원래의 높은 상태로 되돌아오고, 기억소자(5)의 저항값도 높아지기 때문에 정보의 소거가 행해진다.

여기서, 이와 같은 기록동작을 행하는 상술한 기억장치(1)에 있어서, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값이 예를 들면 필요 이상으로 낮은 값으로 된 경우, 기록입력된 정보를 소거할 때에는 앞에서 설명한 바와 같이 액세스 트랜지스터(6)를 통해 기억소자(5)에 큰 전류량을 공급하지 않으면 안되게 된다

이와 같이, 큰 전류량을 기억소자(5)에 공급하기 위해서는, 채널 폭이 큰 대(大)면적의 액세스 트랜지스터(6)를 각 기억 셀(2)에 구비하지 않으면, 기록된 정보를 소거하는 것이 곤란하게 된다. 이것은, 액세스 트랜지스터(6)로서 이용되는 MOS형의 트랜지스터에서는 채널에 흐르게 할 수 있는 전류량이 채널 폭에 비례하기 때문이다.

그래서, 본 실시의 형태에 있어서는, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값이 필요 이상으로 낮게 되지 않도록 하기 위해서, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값을 규정하도록 하였다.

또, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값을 규정하는데 있 어서, 반도체 제조 프로세스에서 노광에 의한 패턴 형성이 가능한 최소 사이즈의 액세스 트랜지스터(6)를 이용하여, 그 액세스 트랜지스터(6)를 공급할 수 있는 전류의 범위 내에서 기억소자(5)에 기록입력된 정보의 소거를 행할 수 있도록, 기록입력이 행해진 후의 기억소자(5)의 저항값을 규정하도록 하였다.

먼저, 정보의 기록입력이 행해진 후의 기억소자의 저항값 R, 예를 들면 저항값 R 의 하한값 Rlow 를 규정하도록 한 하나의 실시의 형태를 도 4와 함께 설명한다.

구체적으로는, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값으로서, 최저한의 소거용의 전압을 인가하고, 기록입력이 행해진 정보를 소거하는 것이 가능하게 되는 저항값을 구하도록 하였다.

도 4에서는, 기억소자(5)와 액세스 트랜지스터(6)를 직렬로 접속한 기억 셀(2)에 대해서, 소거를 행하기 위해 Ve 를 인가하고, 액세스 트랜지스터(6)의 게이트(G)에 액세스 트랜지스터(6)를 온 상태로 하기 위한 전압 Von{게이트전압(Vg)}을 인가하고, 비트선(B)을 접지시키고 있는 상태를 도 4a에 도시하고, 이 도 4a에 도시하는 상태의, 기억소자(5)와 액세스 트랜지스터(6)의 부하 특성을 도 4b에 도시하고 있다.

여기서, 도 4b의 세로축은 액세스 트랜지스터(6) 및 기억소자(5)에 흐르는 전류(A)를 나타내고, 가로축은 액세스 트랜지스터(6) 및 기억소자(5)에 인가되는 전압(V)을 나타내고 있다.

또한, 도 4b 중의 실선은 액세스 트랜지스터(6)가 온 상태일 때의 전류 전압 특성을 나타내고, 점선은 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값의 부하 특성을 나타내고 있다. 또한, 정보의 소거를 행할 때에 필요하게 되는 최저한의 전압(임계값 전압)을 Vt 로 나타내고 있다. 더욱이, 점 Ｏ는 도 4a의 점 Ｏ에 있어서의 동작점을 나타내고 있다.

또한, 액세스 트랜지스터(6)가 온 상태로 되기 위한 게이트 전압 Von(Vg)을 액세스 트랜지스터(6)의 게이트(G)에 인가한 상태에서 액세스 트랜지스터(6)의 소스(S), 드레인(D) 사이에 인가되는 전압(소스ㆍ드레인 간 전압)(V)에 대해서, 액세스 트랜지스터(6)에 흐르는 드레인 전류를 함수{I(Vg. V)}로 나타내면, 액세스 트랜지스터(6)에 흐르는 드레인 전류는 I(Vg, Ve-Vt)로 표현된다.

여기서, 액세스 트랜지스터(6)가 온 상태로 되기 위한 게이트 전압 Von(Vg)을, 액세스 트랜지스터(6)의 게이트(G)에 인가하고 있는 상태에서, 예를 들면 기록입력이 행해진 정보를 소거하기 위해, 기억 셀(2)에 전압 Ve 가 인가된 경우, 점 Ｏ를 사이에 두고 기억소자(5) 측에는 전압 Vt 가 인가되고, 액세스 트랜지스터(6)에는 전압 Ve-Vt 가 인가되게 된다.

그리고, 도 4a 로부터 점선과 실선의 교점 Ｏ에 있어서의 저항값(R)의 부하특성은, 이하에 나타내는 바와 같은 수학식(1)로 표현된다.

(1) R = Vt / { I ( Vg, Ve - Vt ) }

여기서, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값(R)의 하한값(Rlow)을 구하기 위해서는, 상술한 바와 같이 기록입력이 행해진 정보의 소거를 행할 때에 필요하게 되는 최저한의 전압(Vt) 이상의 전압을 기억소자(5)에 인 가할 필요가 있다.

따라서, 본 실시의 형태에 있어서는, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값(R){저항값(R)의 하한값(Rlow)}은, 이하에 나타내는 바와 같은 수학식(2)로 표현된다.

(2) R ≥Vt / { I ( Vg, Ve - Vt ) }

본 실시의 형태의 기억장치(1)에 의하면, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값(R){저항값(R)의 하한값(Rlow)}을 수학식(2)에 나타내는 관계를 만족시키도록 규정하였기 때문에, 이 수학식(2)에 나타내는 관계를 만족시키도록, 각 조건(Ve, Vt, Vg, {I(Vg, Ve-Vt)} 등)를 규정하고, 기록동작을 행하는 것에 의해, 기억소자(5)의 저항값(R)이 필요 이상으로 저하되는 일이 없다.

이것에 의해, 기록입력이 행해진 정보를 소거할 때에, 큰 전류량을 액세스 트랜지스터(6)를 통해 기억소자(5)로 공급할 필요가 없어진다.

또, 수학식(2)에서 규정한 저항값(R)은 도 1, 도 2 및 도 4a에 도시한 바와 같이 액세스 트랜지스터(6)를 접지 전압측(비트선), 기억소자(5)를 전원 전압측{전원선(4)}에 배치한, 소위 소스 접지형의 회로에 있어서의 경우를 나타내고 있지만, 이와 같은 구성과는 반대로, 후술하는 도 9에 도시하는 바와 같은 액세스 트랜지스터(6)를 전원 전압측{전원선(4)}, 기억소자(5)를 접지 전압선(비트선)에 배치한, 소위 드레인 접지형의 회로에서의 경우에 있어서도 마찬가지로, 저항값(R)을 수학식(2)에 의해 규정할 수가 있다.

다음에, 본 발명의 기억장치의 다른 실시의 형태를, 도 5와 함께 설명한다.

구체적으로는, 정보의 기록입력이 행해진 후의 기억소자의 저항값(R) {저항값(R)의 하한값(Rlow)}을 ITRS(International Technology Roadmap for semiconduc tors)에 표현되는 트랜지스터의 전류 능력으로부터 규정한 경우이다.

즉, 액세스 트랜지스터(6)로서 이용되는 트랜지스터(MOS형의 트랜지스터)에 있어서는, 예를 들면 게이트 길이의 미세화가 진행되는 한편으로, 채널폭의 미세화는 트랜지스터의 협(narrow) 채널 효과를 억제하는 것이 곤란한 등의 이유에 의해, 게이트 길이의 미세화만큼 진행되고 있지 않다.

예를 들면, 디자인 룰 130㎚ 세대의 트랜지스터에 있어서, 최소 디자인 룰의 트랜지스터로 해도, 채널폭은 200㎚ 정도이다. 이와 같은 트랜지스터의 전류 능력은 ITRS 의 로드 맵에 기재되어 있는 트랜지스터의 전류 능력과 거의 일치하고 있고, 반도체 장치로서 표준적인 능력의 트랜지스터임을 알 수 있다.

또한, ITRS 의 로드 맵에 의하면, 예를 들면 2001년에서 2006년까지의 동안에 디자인 룰의 축소가 130㎚세대에서 70㎚세대까지 진행되어도, 트랜지스터의 전류 능력은 전원 전압 1.2V, 디자인 룰 130㎚세대의 트랜지스터의 전류 능력과 거의 동등한 전류 능력이 계속된다는 것이 공표되어 있다(이 전류 능력은 앞에서 설명한 바와 같이 채널 폭 1㎛ 당 약 600㎂ 이다).

그래서, 본 실시의 형태에 있어서는, 도 1에 도시한 기억장치(1)에 있어서 액세스 트랜지스터(6)로서 전원전압 1.2V, 디자인 룰 130㎚세대이며, 이 세대로서 최소의 채널 폭(200㎚)의 트랜지스터(MOS형의 트랜지스터)가 이용되는 것을 상정하고, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값(R){저항값(R)의 하한값(Rlow)}을 규정하도록 하였다.

도 5에서는, 기억소자(5)와 액세스 트랜지스터(6)를 직렬로 접속한 기억 셀(2)에 대하여 소거를 행하기 위해 Ve 를 인가하고, 액세스 트랜지스터(6)의 게이트(G)에 액세스 트랜지스터(6)를 온 상태로 하기 위한 전압 Von{게이트 전압(Vg)}을 인가하고, 비트선(B)을 접지하고 있는 상태를 도 5a 에 도시하고, 이 도 5a 에 도시하는 상태의 기억소자(5)와 액세스 트랜지스터(6)의 부하 특성을 도 5b 에 도시하고 있다.

여기서, 액세스 트랜지스터(6)가 온 상태가 되기 위한 게이트 전압 Von(Vg)을 액세스 트랜지스터(6)의 게이트(G)에 인가하고 있는 상태에서, 예를 들면 기록입력이 행해진 정보를 소거하기 위해서, 기억 셀(2)에 전압 Ve(1.2V)가 인가된 경우, 점 Ｏ를 사이에 두고 기억소자(5) 측에는 전압 Vt(0.2V)가 인가되고, 액세스 트랜지스터(6)에는 전압 Ve-Vt(1.0V)가 인가되게 된다.

또한, 액세스 트랜지스터(6)의 소스(S) 및 드레인(D) 사이에 1.OV 의 소스ㆍ드레인간 전압(Ve-Vt)이 인가될 때에, 액세스 트랜지스터(6)에는 120㎂의 드레인 전류 I(Vg, Ve-Vt)가 흐르게 된다.

또, 액세스 트랜지스터(6)에 흐르는 120㎂ 의 드레인 전류는, 상술한 바와 같이 전류 능력이 약 600㎂ 인 경우이며, 액세스 트랜지스터(6)로서 채널 폭 O.2㎛(200㎚)의 트랜지스터가 이용되었을 때에 흐르는 드레인 전류를 나타내고 있다.

이들 값을 상술한 수학식(2)에 대입하고, 정보의 기록입력이 행해진 후의 기 억소자의 저항값(R){저항값(R)의 하한값(Rlow)}을 구하면, 이하에 나타내는 바와 같은 수학식(3)으로 표현된다.

(3) R ≥1.7㏀

즉, 수학식(3)은 본 실시의 형태의 기억장치(1)에 있어서, 액세스 트랜지스터(6)로서 전원 전압 1.2V, 디자인 룰 130㎚세대의 트랜지스터(MOS형의 트랜지스터 )를 액세스 트랜지스터(6)로서 이용하는 것을 상정한 경우, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값(R)이 1.7㏀ 이상인 것이 필요하다는 것을 의미하고 있다.

본 실시의 형태의 기억장치(1)에 의하면, 전원 전압 1.2V, 디자인 룰 13O㎚세대의 트랜지스터(MOS형의 트랜지스터)를 액세스 트랜지스터에 이용한 경우에, 정보의 기록입력이 행해진 후의 기억소자의 저항값(R)을 수학식(3)에 나타내는 관계를 만족시키도록 규정하였기 때문에, 정보의 기록입력이 행해진 후의 기억소자의 저항값(R)이 필요 이상으로 낮아지는 일은 없다.

이것에 의해, 예를 들면 기록입력된 정보를 소거할 때에, 큰 전류량을 액세스 트랜지스터(6)를 통해 기억소자(5)로 공급할 필요가 없어진다.

또, 식(3)에서 규정한 저항값(R)은, 도 1, 도 2 및 도 5a 에 도시한 바와 같이, 액세스 트랜지스터(6)를 접지 전압측(비트선), 기억소자(5)를 전원 전압측{전원선(4)}에 배치한, 소위 소스 접지형의 회로에 있어서의 경우를 나타내고 있지만, 이와 같은 구성과는 반대로, 액세스 트랜지스터(6)를 전원 전압측{전원선(4)}, 기억소자를 접지 전압측(B선)에 배치한, 후술하는 도 9에 도시하는 바와 같은 소위 드레인 접지형의 회로에 있어서의 경우에 있어서도 마찬가지로, 저항값(R)을 수학식(3)에 의해 규정할 수가 있다.

다음에, 본 발명에 관련된 기억장치의 또 다른 실시의 형태를 도 6과 함께 설명한다.

구체적으로는, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값(R){저항값(R)의 하한값(Rlow)}을 정보의 기록입력이 행해질 때에 기억 셀(2)에 인가되는 전압(Vw)이나, 기억 셀(2)에 전압(Vw)이 인가되는 시간(Tw) 등으로부터 규정하도록 한 경우이다.

여기서, 도 6에서는 세로축이 정보의 기록입력이 행해진 후의 기억소자의 저항값(R)을 나타내고, 가로축이 기억 셀(2)에 전압 Vw〔V〕가 인가되는 시간 Tw 〔sec〕를 나타내고 있다.

또한, 기억 셀(2)에 인가되는 전압 Vw〔V〕로서는, 사용에 견딜 수 있는 가장 높은 전압을 3V 로 가정하고, 또한 1V 및 2V의 경우도 나타내었다. 도면 중, 실선이 3V를 나타내고, 점선이 2V를 나타내며, 일점쇄선이 1V를 나타내고 있다.

도 6으로부터 정보의 기록입력이 행해질 때에, 기억 셀(2)에 인가되는 전압 Vw〔V〕의 인가시간 Tw〔sec〕이 길어지면, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값(R)이 저하해 감을 알 수 있다.

이와 같은 관계로부터, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값(R){저항값(R)의 하한값(Rlow)}을 구하면, 이하에 나타내는 바와 같은 수학식(4)로 표현된다.

(4) R = 10＾{ - 0.275ㆍlog (Tw) + 3.175 - 0.15ㆍ(Vw) }

여기서, 상술한 바와 같이 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값(R)을 이하에 나타내는 바와 같은 수학식(2)로 나타내었다.

(2) R ≥Vt / { I (Vg, Ve-Vt) }

또, Ve, Vt,(Ve - Vt), Vg, {I(Vg, Ve-Vt)} 의 구체적인 설명은, 상술한 바와 같기 때문에 중복 설명은 생략한다.

그래서, 본 실시의 형태에서는 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값 R{저항값(R)의 하한값(Rlow)}을 정보의 기록입력이 행해질 때에 기억 셀(2)에 인가되는 전압 Vw〔V〕나, 기억 셀(2)에 전압 Vw〔V〕가 인가되는 시간 Tw〔sec〕등을 포함하여 규정할 수 있도록 하기 위해서, 저항값 R{저항값(R)의 하한값(Rlow)}을 이하에 나타내는 바와 같은 수학식(5)로 나타내었다.

(5) R = 10＾{ - 0.275ㆍlog (Tw) + 3.175 - 0.15ㆍ(Vw) } ≥ Vt / { I (Vg, Ve-Vt) }

즉, 예를 들면 기억 셀(2)에 전압(Vw)이 인가되는 시간(Tw)을 제외하고, 모든 조건(Vw, Vt, Vg, {I(Vg, Ve-Vt)})의 구체적인 값을 알고 있는 경우에는 이 식을 수학식(5)에 대입하는 것으로, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값(R)이 필요 이상으로 낮아지지 않는 관계를 만족시키도록 상술한 시간 Tw를 구할 수가 있다.

또한, 예를 들면 기억 셀(2)에 인가되는 전압 Vw를 제외하고, 모든 조건(Tw, Vt, Vg, {I(Vg, Ve-Vt)})의 구체적인 값을 알고 있는 경우에는, 이 값을 수학식(5) 에 대입하는 것으로, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값(R)이 필요 이상으로 낮아지지 않는 관계를 만족시키도록 상술한 전압(Vw)을 구할 수가 있다.

본 실시의 형태의 기억장치(1)에 의하면, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값 R{저항값(R)의 하한값(Rlow)}을 수학식(5)에 나타내는 관계를 만족시키도록 규정하였기 때문에, 상술한 저항값 R{저항값(R)의 하한값(Rlow)}을 수학식(1)을 만족시키도록 규정한 실시의 형태, 수학식(3)에 나타내는 관계를 만족시키도록 규정한 실시의 형태에 비해, 더욱이, 정보의 기록입력이 행해질 때에 기억 셀(2)에 인가되는 전압(Vw), 기억 셀(2)에 인가되는 전압(Vw)의 인가 시간(Tw)을 포함하여, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값 R{저항값(R)의 하한값(Rlow)}을 규정할 수가 있다.

또한, 정보의 기록입력이 행해질 때에 기억 셀(2)에 인가되는 전압(Vw) 및 기억 셀(2)에 인가되는 전압(Vw)의 인가 시간(Tw) 중, 어느 한 쪽(예를 들면 Vw)의 구체적인 값 밖에 모르는 경우에도, 수학식(5)로부터 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값(R)이 필요 이상으로 낮아지지 않는 조건을 만족시키도록, 다른 한 쪽(예를 들면 Tw)의 구체적인 값을 구할 수가 있다.

또한, 상술한 실시의 형태의 경우와 마찬가지로, 기록입력이 행해진 정보를 소거할 때에, 큰 전류량을 액세스 트랜지스터(6)를 통해 기억소자(5)로 공급할 필요가 없어진다.

또, 수학식(5)에서 규정한 저항값(R)은, 도 1 및 도 2에 도시한 바와 같이 액세스 트랜지스터(6)를 접지 전압측(비트선), 기억소자(5)를 전원 전압측 {전원선(4)}에 배치한, 소위 소스 접지형의 회로에 있어서의 경우를 나타내고 있지만, 이와 같은 구성과는 반대로, 액세스 트랜지스터(6)를 전원 전압측{전원선(4)}, 기억소자(5)를 접지 전압측(비트선)에 배치한, 후술하는 도 9에 도시하는 바와 같은 소위 드레인 접지형의 회로에 있어서의 경우에 있어서도 마찬가지로, 저항값(R)을 수학식(5)에 의해 규정할 수가 있다.

이어서, 본 발명의 기억장치의 또 다른 실시의 형태를 설명한다. 구체적으로는, ITRS에 기재되는 트랜지스터의 전류 능력, 또한 정보의 기록입력이 행해질 때에 기억 셀에 인가되는 전압 Vw〔V〕나, 이 전압 Vw〔V〕가 인가되는 시간 Tw〔sec〕로부터, 정보의 기록입력이 행해진 후의 기억소자의 저항값 R{저항값(R)의 하한값(Rlow)}을 규정한 경우이다.

상술한 실시의 형태에서는, 도 1에 도시한 기억장치(1)에 있어서 전원 전압 1.2V, 디자인 룰 130㎚세대의 트랜지스터(MOS형의 트랜지스터)를, 액세스 트랜지스터(6)로서 이용하는 것을 가정한 경우, 정보의 기록입력이 행해진 후의 기억소자 (5)의 저항값(R)은 수학식(3)에 나타내는 바와 같이 나타내었다.

(3) R ≥1.7㏀

한편, 상술한 실시의 형태에서는, 도 6에 도시한 정보의 기록입력이 행해질 때에 기억 셀(2)에 인가되는 전압 Vw〔V〕의 인가 시간 Tw〔sec〕가 길어지면, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값이 저하하는 관계 상, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값(R)은 수학식(4)에 나타내는 바와 같 이 나타내었다.

(4) R = 10＾{ - 0.275ㆍlog (Tw) + 3.175 - 0.15ㆍ(Vw) }

그래서, 본 실시의 형태에서는, ITRS 에 기재되는, 트랜지스터의 전류 능력, 또한, 정보의 기록입력이 행해질 때에 기억 셀에 인가되는 전압 Vw〔V〕나, 이 전압 Vw〔V〕이 인가되는 시간 Tw〔sec〕를 포함하여, 정보의 기록입력이 행해진 후의 기억소자의 저항값 R{저항값(R)의 하한값(Rlow)}을 규정할 수 있도록 하기 위해서, 저항값 R{저항값(R)의 하한값(Rlow)}을 이하에 나타내는 바와 같은 수학식(6)으로 나타내었다.

(6) R = 10＾{ - 0.275ㆍlog (Tw) + 3.175 - 0.15ㆍ(Vw) } ≥17000

즉, 수학식(6)은 본 실시의 형태의 기억장치(1)에 있어서, 액세스 트랜지스터(6)로서 전원 전압 1.2V, 디자인 룰 130㎚세대의 트랜지스터(MOS형의 트랜지스터)를 이용하는 것을 상정한 경우, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값 R{저항값(R)의 하한값(Rlow)}이 17000(1.7㏀) 이상인 것이 필요하다는 것을 의미하고 있다.

그리고, 이와 같은 구성의 기억장치(1)에 있어서, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값의 하한값 R(Rlow)이 17000(1.7㏀) 이상이 되도록, 각 조건(Tw 및 Vw)의 값을 규정하고, 정보의 기록동작을 행하는 것에 의해 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값(R)이 17000(1.7㏀)보다도 더 작아지는 일은 없다.

이어서, 이와 같은 수학식(6)을 만족시키는 구체적인 실시예를 설명한다.

예를 들면, 정보의 기록입력이 행해질 때에, 기억 셀(2)에 인가되는 전압(Tw)이 2V 인 경우, 수학식(6)으로부터 기억 셀(2)에 인가되는 전압(Tw)의 인가 시간(Tw)은 51 msec 이하로 구해진다.

즉, 앞에서 설명한 구성의 기억장치(1)에 있어서, 정보의 기록입력이 행해질 때에 2V 의 전압(Vw)이 기억 셀(2)에 인가되는 경우에는, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값(R)이 17000(1.7㏀)보다 낮아지지 않도록 하기 위해서, 기억 셀(2)에 인가되는 전압(Vw)의 인가 시간(Tw)을 51 msec 이하로 하지 않으면 안된다.

또한, 정보의 기록입력이 행해질 때에, 기억 셀(2)에 인가되는 전압(Tw)이 3V 인 경우, 수학식(6)으로부터 기억 셀(2)에 인가되는 전압(Vw)의 인가 시간(Tw)은 14 msec 이하로 구해진다.

즉, 앞에서 설명한 구성의 기억장치(1)에 있어서, 정보의 기록입력이 행해질 때에 3V 의 전압(Vw)이 기억 셀(2)에 인가되는 경우에는, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값(R)이 17000(1.7㏀)보다도 낮아지지 않도록 하기 위해서, 기억 셀(2)에 인가되는 전압(Vw)의 인가 시간(Tw)을 14 msec 이하로 하지 않으면 안된다.

이와 같이, 기억 셀(2)에 인가되는 전압(Vw)의 구체적인 값(2V 또는 3V)이 규정되어 있는 경우에 있어서, 기억 셀(2)에 인가되는 전압(Vw)의 인가 시간(Tw)을 구하는 경우를 설명하였지만, 예를 들면 기억 셀(2)에 인가되는 전압(Vw)의 인가 시간(Tw)의 구체적인 값이 규정되어 있는 경우에 있어서, 기억 셀(2)에 인가되는 전압(Vw)을 구하는 경우도 생각된다.

또한, 기억 셀(2)에 인가되는 전압(Vw)으로서는, 2V 또는 3V 인 경우를 나타내었지만, 전압(Vw)으로서는 기억소자(5)에 인가했을 때에 저항값에 변화가 생기고, 또한 기억소자(5)나 액세스 트랜지스터(6)의 파괴가 발생하지 않는 전압이라면, 2V 또는 3V 로 한정되는 것은 아니다.

본 실시의 형태의 기억장치(1)에 의하면, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값 R{저항값(R)의 하한값(Rlow)}을 수학식(6)에 나타내는 관계를 만족시키도록 규정하였기 때문에, 상술한 저항값 R{저항값(R)의 하한값(Rlow)}을 수학식(5)에 나타내는 바와 같은 관계를 만족시키도록 규정한 실시의 형태와 마찬가지로, 저항값 R{저항값(R)의 하한값(Rlow)}을 정보의 기록입력이 행해질 때에 기억소자(5)에 인가되는 전압(Vw) 및 기억 셀(2)에 인가되는 전압(Vw)의 인가 시간 (Tw) 등을 포함하여 규정할 수가 있다.

또한, 정보의 기록입력이 행해질 때의, 기억 셀(2)에 인가되는 전압(Vw) 및 기억 셀(2)에 인가되는 전압(Vw)의 인가 시간(Tw) 중, 어느 한 쪽(예를 들면 Vw)의 구체적인 값 밖에 모르는 경우에도, 수학식(6)으로부터 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값(R)이 17000(1.7㏀)보다 낮아지지 않도록 다른 한 쪽(예를 들면 Tw)의 구체적인 값을 구할 수가 있다.

또한, 상술한 실시의 형태의 경우와 마찬가지로, 예를 들면 기록입력된 정보를 소거할 때에, 큰 전류량을 액세스 트랜지스터(6)를 통해 기억소자(5)에 공급할 필요가 없어진다.

또, 수학식(5)에서 규정한 저항값(R)은 도 1 및 도 2에 도시하는 바와 같이, 액세스 트랜지스터(6)를 접지 전압측(비트선), 기억소자(5)를 전원 전압측 {전원선(4)}에 배치한, 소위 소스 접지형의 회로에 있어서의 경우를 나타내고 있지만, 이와 같은 구성과는 반대로, 액세스 트랜지스터(6)를 전원 전압측(비트선), 기억소자(5)를 접지 전압측{전원선(4)}에 배치한, 후술하는 도 9에 도시하는 바와 같은 소위 드레인 접지형의 회로에서의 경우에 있어서도 마찬가지로 저항값(R)을 수학식(5)에 의해 규정할 수가 있다.

이상으로, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값(R), 즉 저항값(R)의 하한값(Rlow)을 규정한 실시의 형태의 설명을 종료한다.

그런데, 정보의 기록입력을 행할 때에 기억 셀(2)에 인가되는 전압(Vw)의 인가 시간(Tw)과, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값(R)과의 관계를 도 6에 도시하였지만, 도 6으로부터 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값(R)이 목적의 저항값으로 되기 위한 시간{즉 전압(Vw)의 인가시간(Tw)}은 전압(Vw)의 크기에 의존하고 있음을 알 수 있다.

즉, 정보의 기록을 행할 때에, 기억 셀(2)에 인가되는 전압(Vw)을 크게 하는 것에 의해, 보다 짧은 시간으로 목적의 저항값(R)을 얻을 수 있다.

그래서, 이하에 나타내는 실시의 형태에서는, 기억 셀(2)에 인가되는 전압(Vw)을 높게 하는 것으로, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값(R)을, 목적으로 하는 저항값으로 단시간에 변화시키도록 한다.

먼저, 본 실시의 형태의 이해를 용이하게 하기 위해서, 일반적인 기억장치( 예를 들면 DRAM)의 구성을 설명한다.

일반적인 기억장치(예를 들면 DRAM)에 있어서, 액세스 트랜지스터로서 예를 들면 전원 전압 1.2V, 디자인 룰 130㎚세대의 트랜지스터(MOS형의 트랜지스터)를 이용한 경우, 정보의 기록이 행해질 때에 기억 셀에 인가되는 전압(Vw)은 액세스 트랜지스터나 센스 앰프 등의 주변 회로에 인가되는 전원 전압(1.2V)과 거의 동등한 전압(예를 들면 1.0V)이 인가되는 것이 통상의 경우이다.

그러나, 본 실시의 형태의 기억장치(1)에서는, 앞에서 설명한 일반적인 기억장치(예를 들면 DRAM)의 경우와 마찬가지로, 액세스 트랜지스터(6)로서 예를 들면 전원 전압 1.2V, 디자인 룰 130㎚세대의 액세스 트랜지스터(MOS형의 트랜지스터)를 이용한 경우, 정보의 기록입력 시에 기억 셀(2)에 인가되는 전압(Vw)으로서, 상술한 일반적인 기억장치와 같이, 액세스 트랜지스터나 센스 앰프 등의 주변 회로에 인가되는 전원 전압(1.2V)과 거의 동등한 전압(예를 들면 1.OV)이 기억 셀(2)에 인가되는 것이 아니라, 전원 전압(1.2V)보다도 높은 전압(예를 들면 2.OV, 3.OV)이 기억 셀(2)에 인가되도록 구성한다.

이와 같이, 본 실시의 형태의 기억장치(1)에 의하면, 정보의 기록입력이 행해질 때에, 액세스 트랜지스터(6)나 센스 앰프 등의 주변회로에 인가되는 전원 전압(1.2V)보다도 높은 전압(Vw)(예를 들면 2V, 3V)이 기억 셀(2)에 인가되도록 하였기 때문에, 높은 전압(Vw)이 인가되는 만큼, 정보의 기록입력 후의 기억소자의 저항값(R)이 단시간에 목적으로 하는 저항값(R)으로 변화한다. 즉, 단시간에 정보의 기록입력을 행할 수가 있다.

본 실시의 형태의 기억장치(1)에 있어서는, 전압 Vw 로서 액세스 트랜지스터(6)나 센스 앰프 등의 주변 회로에 인가되는 전원 전압보다도 높은 전압이 기억소자(5)에 인가되도록 구성하였지만, 예를 들면 액세스 트랜지스터(6)의 표준적인 동작 전압보다도 높은 전압이 기억소자(5)에 인가되도록 구성할 수도 있다.

이 경우에 있어서도, 상술한 바와 같이 높은 기록입력용의 전압이 인가되는 만큼, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값(R)이 단시간에 목적으로 하는 저항값(R)으로 변화한다.

또, 본 실시의 형태의 기억장치(1)와 같이, 기록입력용의 전압(Vw)을 인가하는 것으로 정보의 기록동작을 행하는 것이 아니라, 기록입력용의 전류를 공급하는 것으로 정보의 기록동작을 행하는 경우에는, 그 전류를 주입하는 것으로 상승되는 기억소자(5)의 단자 전압을, 기억장치(1)의 어드레스 디코더나 센스 앰프 등의 주변 회로의 부분에 인가되는 전원 전압보다도 높게 해서 행한다.

또한, 이와 같은 전류의 경우에 있어서도, 액세스 트랜지스터의 표준적인 동작 전압보다도 높은 전압이 기억소자(5)에 인가되도록 한다.

또한, 기억장치(예를 들면 DRAM 등)의 센스 앰프에 있어서는, 주변 회로의 일부의 게이트 전극에 높은 전압을 인가하기 위해서 승압이 행해지고 있는 경우가 있다. 이 경우에는, 기억 셀(2)에 인가되는 전압(Vw)을 특히, 승압이 행해지지 않고 있는 어드레스 디코더나 센스 앰프에 인가되는 전원 전압보다도 높게 한다.

여기서, 이와 같이 정보의 기록입력을 행할 때에 기억 셀(2)에 인가되는 전압(Vw)을 액세스 트랜지스터(6)나 센스 앰프 등의 주변 회로에 인가되는 전원 전압 보다도 높게 해서, 정보의 기록입력이 행해진 경우, 기억소자(5)가 파괴되어 버리는 문제가 생기는 경우가 생각된다.

그래서, 이하에 나타내는 실시의 형태에서는, 상술한 바와 같이 정보의 기록입력이 행해질 때에 기억 셀(2)에 인가되는 전압(Vw)을, 액세스 트랜지스터(6)나 센스 앰프 등의 주변 회로에 인가되는 전원 전압보다 높게 한 경우, 혹은 액세스 트랜지스터(6)의 표준적인 동작 전압보다 높게 한 경우에 있어서, 기억소자(5)가 파괴되어 버리지 않도록, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값을 규정하도록 하였다.

본 실시의 형태를 설명함에 있어서, 먼저 기억소자(5)의 파괴가 발생하는 요인을 도 7을 이용하여 설명한다.

도 7에서는, 기억소자(5)와 액세스 트랜지스터(6)를 직렬로 접속한 기억 셀(2)에 대해서, 기록입력을 행하기 위해 Vw 를 인가하고, 액세스 트랜지스터(6)의 게이트(G)에 최대 정격값의 전압 Vmax 를 인가하고, 비트선(B)이 접지되어 있는 상태를 도 7a에 도시하고, 이 도 7a 에 도시하는 상태의 기억소자(5)와 액세스 트랜지스터(6)의 부하 특성을 도 7b 에 도시하고 있다.

여기서, 도 7b 의 세로축은 액세스 트랜지스터(6) 및 기억소자(5)에 흐르는 전류〔A〕를 나타내고, 가로축은 액세스 트랜지스터(6) 및 기억소자(5)에 인가되는 전압〔V〕을 나타내고 있다.

또한, 도면 중의 실선은 액세스 트랜지스터(6)가 온 상태일 때의 전류 전압 특성을 나타내고, 점선은 정보의 기록입력에 의해 저저항 상태로 변화한 기억소자(5)의 부하 특성을 나타내며, 일점쇄선은 정보의 기록입력이 행해지기 전의 고 저항상태의 기억소자(5)의 부하 특성을 나타내고 있다.

또, 액세스 트랜지스터(6)가 온 상태일 때의 전류 전압 특성은, 소스ㆍ드레인간 전압의 최대 정격값인 1.5V에 이르기까지 나타내고 있다. 또한, 도 7a에 도시하는 점 Ｏ는 도 7b의 점 Ｏ１또는 Ｏ２에 있어서의 동작점을 나타낸다.

여기서, 최대 정격값이란, 액세스 트랜지스터(6)가 펀치 스루나 기생 바이폴러 동작을 일으키고, 통상 기대되고 있는 크기의 전류보다 큰 전류가 흘러 버리는 경우나, 이와 같이 큰 전류가 흐르는 것에 의해 액세스 트랜지스터가 파괴되어 버리는 경우 등, 기대된 동작 이외의 동작이 발생되어 버리는 전류의 크기를 나타내고 있다.

도 7에 있어서, 예를 들면 정보의 기록입력이 행해지기 전의 기억소자의 저항값이 10O㏀ 였던 경우, 3.OV 의 전압(Vw)을 기억 셀(2)에 인가했을 때에 흐르는 전류는 30 ㎂이다. 일점쇄선이 이 상태의 부하 특성을 나타내고 있다.

이와 같은 상태의 기억소자(5)와 액세스 트랜지스터(6)를 직렬로 접속한 경우, 그 동작점은 일점쇄선으로 나타낸 부하 특성과 실선으로 나타낸 액세스 트랜지스터(6)의 전류 전압 특성과의 교점 Ｏ１의 위치로 표현된다.

이 때, 액세스 트랜지스터(6)에는 교점 Ｏ１에 있어서의 전압(Vo1)이 인가되고, 기억소자에는 (Vw-Vo1)이 인가된 상태로 된다. 따라서, 기억 셀(2)에 기록입력용의 전압(Vw)(3.OV)를 인가한 경우, 그 대부분의 전압이 기억소자(5)에 인가되어 있다.

여기서, 기록입력용의 전압(Vw)(3.OV)를 계속 인가하면, 기억소자(5)의 저항값이 저하한다. 그리고, 이것에 따라 기억소자(5)의 저항값의 부하 특성도 그 기울기의 절대값이 크게 되어 간다.

그리고, 액세스 트랜지스터(6)의 소스ㆍ드레인간 전압이 최대 정격값(1,5V)에 달한 시점에서의 기억 셀(2)의 동작점은, 기억소자(5)의 부하 특성을 나타내는 점선과, 액세스 트랜지스터(6)의 전압 전류 특성을 나타내는 실선과의 교점 Ｏ２에 있어서의 전압 Vo2 가 액세스 트랜지스터(6)의 최대 정격값과 동등하게 되어 있다.

이와 같은 상태가 되어도, 기억 셀(2)에 전압(Vw)(3.OV)을 더 계속해서 인가해 가면, 기억소자(5)는 더욱 저저항으로 되려고 한다. 이 경우, 액세스 트랜지스터(6)에 소스ㆍ드레인간 전압의 최대 정격값 이상의 전압이 인가되게 되고, 액세스 트랜지스터(6)나 기억소자(5), 나아가서는 접속되어 있는 배선이나 그들을 둘러싸는 절연막이 파괴되어 버린다.

그래서, 본 실시의 형태에서는 정보의 기록입력이 행해진 후의 기억소자의 저항값(R)을 수학식(7)을 만족시키도록 한다.

(7) R ≥( Vw - Vo2 ) / ( IVo2 )

또, 상술한 바와 같이, (Vw)는 정보의 기록입력을 행할 때에 기억 셀(2)에 인가되는 전압을 나타내고, (Vo2)는 액세스 트랜지스터(6)의 소스ㆍ드레인간 전압의 최대 정격값을 나타내며, (IVo2)는 액세스 트랜지스터(6)가 온 상태에서 소스ㆍ드레인간 전압이 Vo2 인 경우에 흐르는 드레인 전류를 나타내고 있다.

본 실시의 형태의 기억장치(1)에 의하면, 정보의 기록입력이 행해진 후의 기 억소자의 저항값(R)을 수학식(7)에 나타내는 관계를 만족시키도록 규정하였기 때문에, 액세스 트랜지스터(6)나 센스 앰프 등의 주변 회로에 인가되는 전원 전압보다도 높은 전압을 기억소자(5)에 인가하도록 한 구성, 혹은 액세스 트랜지스터(6)의 표준적인 동작 전압보다도 높은 전압을 기억소자(5)에 인가하도록 한 구성에 있어서, 기록입력이 행해진 후의 기억소자(5)의 저항값이 필요 이상으로 낮아지지 않고, 액세스 트랜지스터(6)에 소스ㆍ드레인간 전압의 최대 정격값 이상의 전압이 인가되는 것을 방지할 수 있다.

이것에 의해, 액세스 트랜지스터(6)나 기억소자(5), 나아가서는 접속되어 있는 배선이나 그들을 둘러싸는 절연막이 파괴되는 것을 방지할 수가 있다.

여기서, 본 실시의 형태에서는 기억장치(1)을 구성하는 각 메모리 셀에 있어서, 액세스 트랜지스터(6)의 게이트 길이를 액세스 트랜지스터(6) 이외의 트랜지스터의 게이트 길이보다 크게 해서 구성할 수도 있다.

이와 같은 경우에는, 액세스 트랜지스터(6)의 소스ㆍ드레인간 전압의 최대 정격값을 크게 할 수가 있다.

이것에 의해, 액세스 트랜지스터(6)의 게이트 길이가 액세스 트랜지스터(6) 이외의 트랜지스터의 게이트 길이보다 짧은 경우(동등한 경우도 포함한다)와 비교하여, 액세스 트랜지스터(6)에 소스ㆍ드레인간 전압의 최대 정격값이 인가되는 경우의 저항값이 보다 낮은 저항값으로 된다.

따라서, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값(R)의 허용 범위를 확대할 수가 있다.

또한, 본 실시의 형태에 있어서는, 액세스 트랜지스터(6), 혹은 이 액세스 트랜지스터(6)와 동일한 게이트 길이를 가지는 주변 회로의 트랜지스터의 표준적인 동작 전압을 Vo3 으로 한 경우, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값(R)을, 수학식(8)을 만족시키도록 할 수도 있다.

(8) R ≥( Vw - Vo3 ) / ( IVo3 )

또한, Vw 는 정보의 기록입력을 행할 때에, 기억 셀(2)에 인가되는 전압을 나타내고, Vo3 는 액세스 트랜지스터(6), 혹은 액세스 트랜지스터(6)와 동일한 게이트 길이를 가지는 주변 회로의 트랜지스터의 표준적인 동작 전압을 나타내며, (IVo3)는 액세스 트랜지스터(6)가 온 상태에서, 소스ㆍ드레인간 전압이 Vo3 인 경우에 흐르는 드레인 전류를 나타내고 있다.

본 실시의 형태의 기억장치(1)에 의하면, 정보의 기록입력이 행해진 후의 기억소자의 저항값(R)을 식(8)에 나타내는 관계를 만족시키도록 규정하였기 때문에, 액세스 트랜지스터(6)나 센스 앰프 등의 주변 회로에 인가되는 전원 전압보다도 높은 전압을 기억소자(5)에 인가하도록 한 구성, 혹은 액세스 트랜지스터(6)의 표준적인 동작 전압보다도 높은 전압을 기억소자(5)에 인가하도록 한 구성에 있어서, 예를 들면, 액세스 트랜지스터(6)에 소스ㆍ드레인간 전압의 최대 정격값 이상의 전압이 인가되는 것을 방지할 수 있고, 액세스 트랜지스터(6)나 기억소자(5), 나아가서는 접속되어 있는 배선이나 그들을 둘러싸는 절연막이 파괴되는 것을 방지할 수가 있다.

또한, 더욱이 액세스 트랜지스터(6)를, 이 액세스 트랜지스터(6)를 설계할 때에 정한 표준적인 동작 전압(추장 동작 전원 전압) 이하로 동작시키는 것이 가능하게 되고, 예를 들면 액세스 트랜지스터(6)를 반복해서 사용했을 때의 트랜지스터의 특성의 열화를 억제할 수가 있다.

이것에 의해, 트랜지스터의 신뢰성의 저하를 방지할 수가 있다.

다음에, 본 발명의 기억 장치의 또 다른 실시의 형태를 설명한다.

구체적으로는, 상술한 액세스 트랜지스터(6)나 센스 앰프 등의 주변 회로에 인가되는 전원 전압보다도 높은 전압을 기억소자에 인가하도록 한 구성, 혹은 액세스 트랜지스터(6)의 표준적인 동작 전압보다도 높은 전압을 인가하도록 한 실시의 형태에 있어서, 정보의 기록입력이 행해질 때에 기억 셀(2)에 인가되는 전압(Vw)과, 기억 셀(2)에 전압(Vw)가 인가되는 시간(Tw), 나아가서는 액세스 트랜지스터 (6)의 최대 정격 전압(Vo2) 등의 조건을 포함하여, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값(R)을 규정하도록 한 경우이다.

상술한 수학식(4)에서는, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값 R{저항값의 하한값(Rlow)}을 이하에 나타내는 바와 같이 나타내었다.

(4) R = 10＾{ - 0.275ㆍlog (Tw) + 3.175 - 0.15ㆍ(Vw) }

또한, 상술한 수학식(7)에서는, 정보의 기록입력이 행해진 후의 기억소자의 저항값(R)을 이하에 나타내는 바와 같이 나타내었다.

(7) R ≥( Vw - Vo2 ) / ( IVo2 )

그래서, 본 실시의 형태에서는, 수학식(4)와 수학식(7)에 의해 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값(R)을 이하에 나타내는 수학식(9)의 관계를 만족시키도록 규정하였다.

(9) R = 10＾{ - 0.275ㆍlog (Tw) + 3.175 - 0.15ㆍ(Vw) } ≥( Vw - Vo2 ) / ( IVo2 )

여기서, 이와 같은 수학식(9)을 만족시키는 구체적인 실시예를 설명한다.

예를 들면, 액세스 트랜지스터(6)의 소스ㆍ드레인간 전압의 최대 정격값 (Vo2)이 1.5V, 액세스 트랜지스터(6)가 온 상태에서 소스ㆍ드레인간 전압이 Vo2 인 경우에 흐르는 드레인 전류(IVo2)가 120mA, 정보의 기록입력이 행해질 때, 기억 셀(2)에 인가되는 전압(Vw)이 2V 인 경우, 기억 셀(2)에 인가되는 전압(Vw)의 인가 시간(Tw)은, 예를 들면 1.9msec 이하(Tw ≤1.9msec)로 구해진다.

즉, 상술한 조건에 있어서 1.9msec 이하의 시간으로 기록입력을 행하면 액세스 트랜지스터(6)에 소스ㆍ드레인간 전압의 최대 정격값 이상의 전압이 인가되지 않고, 액세스 트랜지스터(6)가 파괴되는 일이 없다.

또한, 예를 들면 액세스 트랜지스터(6)의 소스ㆍ드레인간 전압의 최대 정격값(Vo2)이 1.5V, 액세스 트랜지스터가 온 상태에서 소스ㆍ드레인간 전압이 Vo2 인 경우에 흐르는 드레인 전류(IVo2)가 120mA, 정보의 기록입력이 행해질 때에 기억 셀(2)에 인가되는 전압(Vw)의 인가 시간(Tw)은, 예를 들면 10μsec(Tw ≤10μsec)로 표현된다.

즉, 상술한 조건에 있어서, 10μsec 이하의 시간으로 기록입력을 행하면, 액세스 트랜지스터(6)에 소스ㆍ드레인간 전압의 최대 정격값 이상의 전압이 인가되지 않고, 액세스 트랜지스터(6)가 파괴되는 일이 없다.

이와 같이, 본 실시의 형태의 기억장치(1)에 의하면, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값(R)을 수학식(9)에 나타내는 관계를 만족시키도록 규정하였기 때문에, 저항값(R)을 정보의 기록입력이 행해질 때에 기억소자(5)에 인가되는 전압(Vw)이나 기억 셀(2)에 인가되는 전압(Vw)의 인가 시간(Tw), 나아가서는 액세스 트랜지스터(6)의 최대 정격 전압(Vo2) 등의 조건을 포함하여 규정할 수가 있다.

또한, 상술한 실시의 형태의 경우와 마찬가지로, 액세스 트랜지스터(6)나 센스 앰프 등의 주변 회로에 인가되는 전원 전압보다 높은 전압을 기억소자(5)에 인가하도록 한 구성, 혹은 액세스 트랜지스터(6)의 표준적인 동작 전압보다 높은 전압을 인가하도록 한 구성에 있어서, 기록입력이 행해진 후의 기억소자(5)의 저항값(R)이 필요 이상으로 낮아지지 않고, 액세스 트랜지스터(6)에 소스ㆍ드레인간 전압의 최대 정격값 이상의 전압이 인가되는 것을 방지할 수 있다.

이것에 의해, 액세스 트랜지스터(6)나 기억소자(5), 나아가서는 접속되어 있고 배선이나 그들을 둘러싸는 절연막이 파괴되는 것을 방지할 수가 있다.

또한, 정보의 기록이 행해질 때의 기억 셀(2)에 인가되는 전압(Vw)과, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값(R)의 구체적인 수치가 규정되어 있는 경우에 있어서, 기억 셀(2)에 인가되는 전압(Vw)의 인가 시간(Tw)을 구하는 경우를 설명하였지만, 예를 들면 기억 셀(2)에 인가되는 전압(Vw)의 인가 시간(Tw)과, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값(R)의 구체적인 수치가 규정되어 있는 경우에 있어서, 기억 셀(2)에 인가되는 전압(Vw)을 구할 수도 있다.

또한, 본 실시의 형태에 있어서도, 앞에서 설명한 실시의 형태와 마찬가지로, 기억장치(1)를 구성하는 각 메모리 셀에 있어서 액세스 트랜지스터(6)의 게이트 길이를 액세스 트랜지스터(6) 이외의 트랜지스터의 게이트 길이보다 크게 해서 구성할 수가 있다.

이 경우에는, 상술한 바와 같이 액세스 트랜지스터(6)의 소스ㆍ드레인간 전압의 최대 정격값을 크게 할 수가 있고, 액세스 트랜지스터(6)의 게이트 길이가 액세스 트랜지스터(6) 이외의 트랜지스터의 게이트 길이보다 짧은 경우(동등한 경우도 포함한다)와 비교하여, 액세스 트랜지스터(6)에 소스ㆍ드레인간 전압의 최대 정격값이 인가되는 경우의 저항값이 보다 낮은 저항값으로 된다.

따라서, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값(R)의 허용 범위를 확대할 수가 있다.

여기서, 본 실시의 형태에서는 이하에 나타내는 바와 같이 구성할 수도 있다.

구체적으로는, 상술한 액세스 트랜지스터(6)나 센스 앰프 등의 주변 회로에 인가되는 전원 전압보다도 높은 전압을 기억소자에 인가하도록 한 구성, 혹은 액세스 트랜지스터(6)의 표준적인 동작 전압보다도 높은 전압을 인가하도록 한 실시의 형태에 있어서, 정보의 기록입력이 행해질 때에 기억 셀(2)에 인가되는 전압(Vw)과, 기억 셀(2)에 전압(Vw)이 인가되는 시간(Tw), 나아가서는 액세스 트랜지스터 (6), 혹은 액세스 트랜지스터(6)와 동일한 게이트 길이를 가지는 주변 회로의 트랜지스터의 표준적인 동작 전압(Vo3) 등의 조건을 포함하여, 정보의 기록입력이 행해 진 후의 기억소자(5)의 저항값(R)을 규정하도록 한 경우이다.

상술한 수학식(4)에서는, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값 R{저항값의 하한값(Rlow)}을 이하에 나타내는 바와 같이 나타내었다.

(4) R = 10＾{ - 0.275ㆍlog (Tw) + 3.175 - 0.15ㆍ(Vw) }

또한, 상술한 수학식(8)에서는 정보의 기록입력이 행해진 후의 기억소자의 저항값(R)을 이하에 나타내는 바와 같이 나타내었다.

(8) R ≥( Vw - Vo3 ) / ( IVo3 )

그래서, 본 실시의 형태에서는 수학식(4)와 수학식(8)에 의해, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값(R)을, 이하에 나타내는 수학식(10)의 관계를 만족시키도록 규정하였다.

(10) R = 10＾{ - 0.275ㆍlog (Tw) + 3.175 - 0.15ㆍ(Vw) } ≥( Vw - Vo3 ) / ( IVo3 )

이와 같이, 본 실시의 형태의 기억장치(1)에 의하면, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값(R)을, 수학식(10)에 나타내는 관계를 만족시키도록 규정하였기 때문에, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값(R)을, 정보의 기록입력이 행해질 때에 기억소자(5)에 인가되는 전압(Vw)이나 기억 셀(2)에 인가되는 전압(Vw)의 인가 시간(Tw), 나아가서는 액세스 트랜지스터(6), 혹은 액세스 트랜지스터(6)와 같은 게이트 길이를 가지는 주변 회로의 트랜지스터의 표준적인 동작 전압(Vo3) 등을 포함하여 규정할 수가 있다.

또한, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값(R)을, 수학식(9)에 나타내는 관계를 만족시키도록 규정한 실시의 형태의 경우와 마찬가지로, 액세스 트랜지스터(6)나 센스 앰프 등의 주변 회로에 인가되는 전원 전압보다도 높은 전압을 기억소자(5)에 인가하도록 한 구성, 혹은 액세스 트랜지스터(6)의 표준적인 동작 전압보다도 높은 전압을 인가하도록 한 구성에 있어서, 예를 들면 액세스 트랜지스터(6)에 소스ㆍ드레인간 전압의 최대 정격값 이상의 전압이 인가되는 것을 방지할 수 있고, 액세스 트랜지스터(6)나 기억소자(5), 나아가서는 접속되어 있는 배선이나 그들을 둘러싸는 절연막이 파괴되는 것을 방지할 수가 있다.

또한, 더욱이 액세스 트랜지스터(6)를, 이 액세스 트랜지스터(6)를 설계할 때에 정한 표준적인 동작 전압, 즉, 추장 동작 전압 이하로 동작시키는 것이 가능하게 되고, 예를 들면 액세스 트랜지스터(6)를 반복해서 사용했을 때의 트랜지스터의 특성의 열화를 억제할 수가 있다.

이것에 의해, 트랜지스터의 신뢰성의 저하를 방지할 수가 있다.

이상으로, 기억 셀(2)에 인가되는 전압(Vw)을 높게 하는 것으로, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값(R)을, 목적으로 하는 저항값으로 단시간에 변화시키도록 한 실시의 형태의 설명을 종료한다.

그런데, 앞에서 설명한 바와 같이, 정보의 기록입력이 행해진 후의 기억소자의 저항값이 필요 이상으로 높으면, 임의의 기억 셀의 기억소자에 기록입력이 행해진 정보의 판독출력에 필요한 시간이 길어져 버린다. 이것은, 기억장치가 요구되고 있는 동작 주파수로 동작하지 않게 되는 것을 의미하고 있다.

그래서, 이하에 나타내는 실시의 형태에서는, 정보의 기록입력이 행해진 후의 기억소자의 저항값(R)이 판독출력에 필요한 시간이 길어져 버리는 바와 같은 저항값(R)으로 되는 것을 방지하기 위해서, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값(R)에 상한값(Rhigh)을 마련하도록 하였다.

또, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값(R)의 상한값 (Rhigh)은, 예를 들면 기억장치(1)가 휴대용 전자기기와 같은 민생용 전자기기에 있어서 그 내부에 사용되고 있는 시스템(LSI)과 함께 이용되는 것을 상정하여 규정하였다.

여기서, 휴대용 전자기기의 내부에 사용되고 있는 시스템(LSI)의 동작 주파수는, 예를 들면 20㎒∼40㎒ 로 되어 있다. 즉, 기억장치(1)로서는 적어도 20㎒ 이상의 동작 주파수가 요구된다.

우선, 일반적인 기억장치(예를 들면 DRAM)에 있어서의, 임의의 기억 셀(2)의 기억소자(5)에 기록된 정보를 판독출력할 때에 필요로 되는 특성(판독출력 특성)을, 이하에 나타낸다.

또, 이 판독출력 특성은 도 8에 도시하는 판독출력 회로(30)의 구성과 함께 설명한다

판독출력 회로(30)는, 예를 들면 입구 부근에 설치된 제어용의 트랜지스터(스위칭 트랜지스터)(31, 311)와, 비트선을 흐르는 전류(셀 전류)를 전류 전압 변화시키기 위한 부하 회로(32, 321), 나아가서는 각 기억 셀(2, 21)의 기억소자(5, 51)에 기록되어 있는 정보를 검출하기 위한 센스 앰프(33) 등이, 배선을 거쳐서 접속되어 구성되어 있다.

또, 도면 중 우측에 설치된 기억 셀(21)은, 도면 중 좌측에 설치된 기억 셀(2)의 기억소자(5)에 기록되어 있는 정보를 판독출력할 때에, 비트선에 흐르는 셀 전류상태를 비교하기 위한, 소위 레퍼런스 셀로 되어 있다.

그 외의 부분은, 도 1에 도시하는 기억장치(1)와 마찬가지이기 때문에 대응하는 부분에는 동일한 부호를 붙이고 있다.

먼저, 사이클 타임(Tc) 중, 임의의 기억 셀(2)에 대한 액세스를 종료시키고, 판독출력을 행하는 비트선의 상태 변화가 시작되고나서, 센스 앰프(33)로부터 그 상태의 검출을 끝낼 때까지의 시간(Tsensing)이 점하는 비율(Rsensing)은 50% 정도로 표현된다.

또한, 판독출력을 행하고 있는 비트선에 흐르는 전류가, 혹은 이 전류가 부하 회로(32)에서 전류 전압 변환된 전위가 변화하기 시작하고 나서 정상 상태로 될 때가지의 시간(즉, 비트선의 상태 변화에 필요한 시간)을 Tfull로 하고, 변화하기 시작하고 나서 이것을 검출하기 시작할 때까지의 시간(즉, 비트선의 상태가 변화해 가는 것을 기다리고 있는 시간)을 Twait 로 하면, Tfull 에 대한 Twait 의 비율 Rwait 는 50% 정도로 표현된다.

즉, 일반적인 기억장치에 있어서는, 비트선 상태 변화가 종료되는 것을 기다리지 않고, 이것이 정상 상태에 도달할 때까지의 시간의 50% 의 시간으로, 비트선을 흐르는 전류, 혹은 이 전류를 전류 전압 변화시킨 전압의 검출을 행하고 있다.

또한, 임의의 기억 셀(2)에 대한 액세스를 종료하고, 판독출력을 행하는 비트선 상태 변화가 시작되고 나서, 그 상태의 검출을 끝낼 때까지의 시간 Tsensing 중, 상술한 비트선 상태가 변화해 가는 것을 기다리고 있는 시간 Twait 의 비율 Rwait 는 50% 정도이다. 상술한 시간 Tsensing 중, 나머지 시간 Tsns 에 있어서 비트선의 전류, 혹은 이 전류를 전류 전압 변환시킨 전압을 검출하는 처리를 행하고 있다.

이와 같은 관계를 정리하면, 이하에 나타내는 바와 같이 된다.

판독출력을 1사이클 행하기 위해 필요한 시간 : Tc

비트선의 상태 변화를 기다리는 시간(Twait) : Tc 의 25%, 또한 Tfull 의 50%

비트선 전류 혹은 전압을 검출하는 시간(Tsns) : Tc 의 25%

이와 같은 처리 이외의 처리 : Tc 의 50%{예를 들면, 판독출력을 행하는 기억 셀(2)에 액세스하는 처리, 판독출력한 정보를 출력하기 위한 처리, 판독출력에 의해 전압이 변화된 비트선 상태를 판독출력 전의 전위로 되돌리는 처리 등}

여기서, 본 실시의 형태의 기억장치(1)에 있어서, 일반적인 기억장치와 마찬가지로 적어도 20㎒의 동작 주파수, 즉 50nsec 의 사이클 타임으로 동작시키기 위해서는 사이클 타임(Tc)의 25% 를 점하는 비트선의 상태 변화를 기다리는 시간 Twait 를 12.5 nsec 이하로 하는 것이 필요하다.

또한, 상술한 바와 같이, 비트선의 상태 변화를 기다리는 시간 Twait 는 비트선의 상태 변화에 필요한 시간 Tfull 의 50% 와 동일하다는 것도 아울러 생각한 경우, 50nsec 의 사이클 타임으로 동작시키기 위해서는 비트선 상태 변화에 필요한 시간 Tfull 을 25nsec 이하로 하는 것이 필요하게 된다.

다음에, 이와 같은 관계를 기초로, 임의의 기억 셀(2)의 기억소자(5)에 기록입력된 정보를 판독출력할 때에 발생하는, 판독출력선(비트선)의 상태 변화의 시정수를 구하도록 하였다.

본 실시의 형태의 기억장치(1)에 있어서, 예를 들면 도 8에 도시하는 바와 같은 판독출력 회로(30)을 구성한 경우, 전류가 흐르는 판독출력선(비트선)에 걸리는 저항값(Rtotal)은 이하에 나타내는 바와 같은 수학식(11)로 표현된다.

(11) Rtotal = Rm + Roa + Rosw + Rload

또, Rm은 기억 셀(2)의 기억소자(5)의 저항값을 나타내고, Roa 는 기억 셀(2)의 액세스 트랜지스터(6)의 온 상태의 저항값을 나타내고, Rosw 는 판독출력 회로(30)에 설치된 스위칭 트랜지스터(31)의 온 상태의 저항값을 나타내며, Rload 는 부하회로(32)의 저항값을 나타내고 있다.

여기서, 기억소자(5)를 예를 들면 정보의 기록입력이 행해질 때에, 기록입력의 조건을 제어하는 것으로, 저항 변화의 도중 단계의 저 저항 상태를 만들어 낼 수 있는 구성으로 한다.

즉, 앞에서 설명한 바와 같이, 기록입력을 행하고 있지 않는 기억소자(5)의 저항값이 예를 들면 100㏀이고, 기록입력의 조건을 제어하는 것에 의해, 예를 들면 50㏀과 20㏀ 과 10㏀ 의 저 저항 상태를 만들어 낼 수 있는 것으로 한다.

그리고, 100㏀ 의 기억소자(5)를 정보 “00”보존유지 상태, 이 때의 저항값을 Rmhigh 라고 하고, 50㏀ 의 기억소자(5)를 정보 “01“보존유지 상태, 이 때의 저항값을 Rmlow1 라고 하고, 20㏀ 의 기억소자(5)를 정보 “10”보존유지 상태, 이 때의 저항값을 Rmlow2 라고 하며, 10㏀ 의 기억소자(5)를 정보 “11”보존유지 상태, 이 때의 저항값을 Rmlow3 라고 한다.

여기서, 정보 “00”의 보존유지 상태, 즉 기억소자(5)가 고 저항상태( Rmhigh)에 있는 경우의, 판독출력 동작에 대해 생각해 보면, 앞에서 설명한 바와 같이, 판독출력 회로(30)에 있어서 전원선(4)으로부터 기억소자(5)를 통해 비트선(B)에 흐르는 전류(셀 전류)는, 센스 앰프(33)로부터 「극히 작다」 혹은 「제로」라고 검출된다.

따라서, 판독출력 동작을 행하는 것에 의해, 비트선(B)을 흐르는 전류가 「극히 작다」 혹은 「제로」로 간주되면, 기억소자(5)의 저항값이 고 저항상태로서 판별된다.

이와 같이, 정보 “00”이 보존유지되어 있는 상태를 판독출력하는 것은, 비교적 간단하고, 예를 들면 정보 “00”이외의 정보가 보존유지되어 있다고 잘못해서 오판독할 가능성은 적다.

한편, 예를 들면 기억소자(5)에 있어서, 정보 “01”이 보존유지되어 있는 상태{즉 기억소자(5)의 저항값이 고저항인 상태로부터 저저항으로 된 상태)에 있는 경우, 이 보존유지된 정보를 판독출력하는 경우에는, 전원선(4)로부터 기억소자(5)를 통해 비트선(B)에 흐르는 전류(셀 전류)의 크기가, 앞에서 설명한 정보 “00”을 보존유지하고 있는 상태와 비교해서 큰지 작은지를 판정하도록 한다.

혹은, 비교 대조를 위해, 예를 들면 정보 “01”이 기록입력되어 있는 레퍼런스 셀(21)의 전원선(4)으로부터 기억소자(51)를 통해 비트선(B)에 흐르는 전류( 셀 전류)의 크기와 동등한지를 판정하도록 한다.

그리고, 판정을 정확하게 행하기 위해서는, 비트선(B)으로 흐르는 전류의 변화, 혹은 이 전류를 예를 들면 부하 회로(321)에 있어서 전류 전압 변환시켰을 때의 전압 변화를, 임의의 시간을 기다려 검출하는 것이 필요하게 된다.

여기서, 앞에서 설명한 바와 같이, 기억소자(5)에서는 예를 들면 정보 “00”이 보존유지된, 저항값이 높은 상태(Rmhigh)보다도 정보 “01”이 보존유지된, 저항값이 낮은 상태(Rmlow1) 쪽이 정보의 판독출력이 곤란하다.

즉, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값이 낮아진 경우 쪽이 판독출력이 곤란하다.

이와 같이, 기억소자(5)의 저항값이, Rmlow1 의 상태에 있는 경우에 있어서, 전류가 흐르는 판독출력선(비트선)에 걸리는 저항값(Rtotal)을 구하면, 이하에 나타내는 바와 같은 수학식(12)로 표현된다.

(12) Rtotal = Rmlowl + Roa + Rosw + Rload

한편, 임의의 기억 셀(2)의 기억소자(5)로부터 정보의 판독출력을 행할 때의 판독출력선(비트선)에 걸리는 기생 용량의 크기를 Cp 라고 한다면, 이 기억 셀(2)에 있어서의 시정수는, 이하에 나타내는 바와 같은 수학식(13)으로 표현된다.

(13) Tx = Cp ㆍ Rtotal

여기서, 상술한 바와 같이, 기억장치(1)를 20㎒ 이상의 동작 주파수, 즉 50nsec 의 사이클 타임(Tc)으로 동작시키기 위해서는, 시정수(Tx){즉, 상술한 비트선의 상태 변화에 필요한 시간(Tfull)}을 25nsec 이하로 하는 것이 필요하다.

그래서, 이와 같은 조건을 식으로 나타내면, 이하에 나타내는 바와 같은 수학식(14)으로 표현된다.

(14) Cp ㆍ Rtotal ≤25 nsec

여기서, 일반적인 기억장치(예를 들면 DRAM)에서는, 기억 셀의 용량은 약 20 fF(펨트패러드)인 한편, 임의의 기억 셀의 기억소자에 기록되어 있는 정보를 판독출력할 때의 판독출력선(예를 들면 비트선)에 걸리는 기생 용량의 크기는 약 100 fF 이다.

따라서, 본 실시의 형태에 있어서는, 기억소자(5)의 저항값이 Rmlow1 인 상태에 있는 경우에 있어서, 전류가 흐르는 판독출력선(비트선)에 걸리는 저항값 (Rtotal)을 이하에 나타내는 바와 같은 수학식(15)를 만족시키도록 하는 것으로, 20㎒ 이상의 동작 주파수, 즉 50nsec 의 사이클 타임(Tc)으로 기억장치(1)를 동작시킬 수가 있다.

(15) Rtotal ≤250㏀

여기서, 이와 같은 수학식(15)에 있어서, 수학식(12)에 나타낸 바와 같이, 전류가 흐르는 판독출력선(비트선)에 걸리는 저항값(Rtotal)을 구성하는 4개의 저항성분(Rmlow1, Roa, Rosw, Rload) 중, Roa 및 Rosw는 크기가 작기 때문에 무시할 수 있는 것이라고 가정한다.

따라서, 20㎒ 이상의 동작 주파수, 즉 50nsec 의 사이클 타임(Tc)으로 기억장치(1)를 동작시키는 것을 가능하게 하기 위한 정보의 기록입력이 행해진 후의 기억소자의 저항값 R{저항값(R)의 상한값(Rhigh)}은 수학식(16)에 나타내는 바와 같 이 표현된다.

(16) R + Rload ≤250 ㏀

여기서, R은 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값(Rmlow1)을 나타내고 있다.

본 실시의 형태의 기억장치(1)에 의하면, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값 R{저항값(R)의 상한값(Rhigh)}을 수학식(16)에 나타내는 관계를 만족시키도록 규정한 것으로, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값(R)이 필요 이상으로 높아지는 일이 없다.

또한, 이 식(16)은 기억장치(1)가 20㎒ 이상의 동작 주파수{50nsec 의 사이클 타임(Tc)}으로 동작시키는 것을 전제로 하여 규정한 것이므로, 종래와 같은 기억소자(35)를 통해 비트선(B)에 흐르는 전류가 작기 때문에 비트선(B)에 부수하는 기생 용량을 충전하는 속도가 느려지고, 결과적으로 비트선의 전위 변화의 지연이 커진다고 하는 문제도 발생하지 않는다.

따라서, 정보의 판독출력에 필요한 시간이 길어지는 것을 방지할 수 있다.

다음에, 본 발명의 기억장치의 또 다른 실시의 형태를 설명한다.

예를 들면, 도 8에 도시한 판독출력 회로(30)의 구성에 있어서, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값 R(Rmlow1)과, 부하 회로(32)의 저항값 (Rload)의 크기를 동일하게 한 경우, 센스 앰프(33)로의 입력 전압이 전원 전압의 1/2 로 되기 때문에, 증폭율을 가장 크게 설정할 수가 있다. 또한, 입력 전압을 전원 전압의 1/2 정도까지 변화시키는 레벨 시프트 회로가 불필요해지기 때문에, 판 독출력 회로(30)의 구조를 간략화할 수가 있다.

그래서, 본 실시의 형태의 기억장치(1)에서는, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값 R{저항값(R)의 상한값(Rhigh)}을 이하의 수학식(17)에 나타내는 바와 같이 나타내도록 하였다.

(17) R ≤125㏀ ( = 250 / 2㏀ )

여기서, R은 상술한 실시의 형태의 경우와 마찬가지로, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값(Rmlow1)을 나타내고 있다.

본 실시의 형태의 기억장치(1)에 의하면, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값 R{저항값(R)의 상한값(Rhigh)}을 수학식(17)에 나타내는 관계를 만족시키도록 규정하였기 때문에, 앞에서 설명한 실시의 형태의 경우와 마찬가지로, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값이 필요 이상으로 높아지는 일이 없다.

또한, 이 저항값은 기억장치(1)가 20㎒ 이상의 동작 주파수{50nsec 의 사이클 타임(Tc)}로 동작시키는 것을 전제로 하여 규정한 것이므로, 종래와 같은 기억소자(35)를 통해 비트선(B)에 흐르는 전류가 작기 때문에, 비트선(B)에 부수하는 기생 용량을 충전하는 속도가 느려지고, 결과적으로 비트선의 전위 변화의 지연이 커지는 바와 같은 문제도 발생하지 않는다.

이것에 의해, 정보의 판독출력에 요하는 시간이 길어지는 바와 같은 문제를 방지할 수 있다

이어서, 본 발명의 기억장치의 또 다른 실시의 형태를 설명한다.

구체적으로는, 정보의 기록입력이 행해질 때에, 기억 셀(2)에 인가되는 전압(Vw)과, 기억 셀(2)에 전압(Vw)이 인가되는 시간(Tw)의 관계 상, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값(R), 즉 저항값(R)의 상한값(Rhigh)을 구하도록 한 경우이다.

즉, 상술한 바와 같이, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값(R)을 구하면, 이하에 나타내는 바와 같은 수학식(4)로 표현된다.

(4) R = 10＾{ - 0.275ㆍlog (Tw) + 3.175 - 0.15ㆍ(Vw) }

한편, 상술한 바와 같이, 정보의 기록입력이 행해진 후의 기억소자의 저항값(R)은, 이하에 나타내는 바와 같은 수학식(17)로 표현된다.

(17) R ≤ 125㏀

그래서, 본 실시의 형태의 기억장치(1)에서는, 정보의 기록입력이 행해질 때에 기억 셀(2)에 인가되는 전압 Vw〔V〕이나, 이 전압 Vw 가 인가되는 시간 Tw〔sec〕을 포함하여, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값 R{저항값(R)의 상한값(Rhigh)}을 규정할 수 있도록 하기 위해서, 저항값 R{저항값(R)의 상한값(Rhigh)}을 이하에 나타내는 바와 같은 수학식(18)로 표현하였다.

(18) R = 10＾{ - 0.275ㆍlog (Tw) + 3.175 - 0.15ㆍ(Vw) } ≤125 ㏀

즉, 수학식(18)은 본 실시의 형태의 기억장치(1)에 있어서, 액세스 트랜지스터(6)로서 전원 전압 1.2V, 디자인 룰 130㎚세대의 트랜지스터(MOS형의 트랜지스터)를 이용하는 것을 상정한 경우, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값(R), 즉 저항값의 상한값(Rhigh)이 125㏀ 이하인 것이 필요하다는 것을 의미 하고 있다.

그리고, 이와 같은 구성의 기억장치(1)에 있어서, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값(R)이 125㏀ 이하로 되도록, 각 조건(Tw 및 Vw)의 값을 규정하고, 정보의 기록동작을 행하는 것에 의해, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값(R)이, 125㏀ 보다도 더욱 높아지는 일은 없다.

다음에, 이와 같은 수학식(18)을 만족시키는 구체적인 실시예를 설명한다.

예를 들면, 정보의 기록입력이 행해질 때에, 기억 셀에 인가되는 전압(Vw)이 2V인 경우, 수학식(18)로부터 기억 셀(2)에 인가되는 전압(Vw)의 인가 시간(Tw)은 8.3nsec 라고 구해진다.

즉, 기억장치(1)에 있어서, 기억소자(5)에 정보의 기록입력을 행할 때에, 기억 셀(2)에 인가되는 전압(Vw)이 2V 인 경우, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값(R)이 125㏀ 이하로 되도록 하기 위해서는, 기억 셀(2)에 인가되는 전압(Vw)의 인가 시간(Tw)을 8.3nsec 이상으로 하지 않으면 안된다.

또한, 예를 들면 정보의 기록입력이 행해질 때에, 기억 셀에 인가되는 전압(Vw)이 3V 인 경우, 수학식(18)로부터 기억 셀(2)에 인가되는 전압(Vw)의 인가 시간(Tw)는 2.4nsec 라고 구해진다.

즉, 기억장치(1)에 있어서, 기억소자(5)에 정보의 기록입력을 행할 때에, 기억 셀(2)에 인가되는 전압(Vw)이 3V 인 경우, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값(R)이 125㏀ 이하로 되도록 하기 위해서는, 기억 셀(2)에 인가되는 전압(Vw)의 인가 시간(Tw)을 2.4nsec 이상으로 하지 않으면 안된다.

이와 같이, 기억 셀(2)에 인가되는 전압(Vw)의 구체적인 값(2V 또는 3V)이 규정되어 있는 경우에 있어서, 기억 셀(2)에 인가되는 전압(Vw)의 인가 시간(Tw)을 구하는 경우를 설명하였지만, 예를 들면, 기억 셀(2)에 인가되는 전압(Vw)의 인가 시간(Tw)의 구체적인 값이 규정되어 있는 경우에 있어서, 기억 셀(2)에 인가되는 전압(Vw)을 구하는 경우도 생각할 수 있다.

또한, 기억 셀(2)에 인가되는 전압(Vw)으로서는, 2V 또는 3V 인 경우를 나타내었지만, 전압(Vw)으로서는, 기억소자(5)에 인가했을 때에 저항값에 변화가 생기고, 또한 기억소자(5)나 액세스 트랜지스터(6)의 파괴가 발생하지 않는 전압이라면, 2V 또는 3V 로 한정되는 것은 아니다.

본 실시의 형태의 기억장치(1)에 의하면, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값(R), 즉 저항값의 상한값(Rhigh)을, 수학식(18)에 나타내는 관계를 만족시키도록 규정하였기 때문에, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값(R)의 상한값(Rhigh)을 정보의 기록입력이 행해질 때에 기억소자(5)에 인가되는 전압(Vw) 및 기억 셀(2)에 인가되는 전압(Vw)의 인가 시간(Tw)을 포함해서 규정할 수가 있다.

또한, 정보의 기록입력이 행해질 때의, 기억 셀(2)에 인가되는 전압(Vw) 및 기억 셀(2)에 인가되는 전압(Vw)의 인가 시간(Tw) 중, 어느 한 쪽(예를 들면 Vw)의 구체적인 값 밖에 모르는 경우에도, 수학식(18)로부터, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값(R)이 125㏀ 보다 높게 되지 않는 조건을 만족시키도록, 다른 한 쪽(예를 들면 Tw)의 구체적인 값을 구할 수가 있다.

또한, 상술한 실시의 형태의 경우와 마찬가지로, 수학식(18)로 표현되는 저항값(R)은 기억장치(1)가 20㎒ 이상의 동작 주파수{50nsec 의 사이클 타임(Tc)}로 동작시키는 것을 전제로 해서 규정한 것이기 때문에, 종래와 같은 기억소자(35)를 통해 비트선(B)에 흐르는 전류가 작은 것에 의해, 비트선(B)에 부수하는 기생 용량을 충전하는 속도가 느려지고, 결과적으로 비트선의 전위 변화의 지연이 커지는 문제도 발생하지 않는다.

이것에 의해, 정보의 판독출력에 필요한 시간이 길어지는 것을 방지할 수 있다.

또, 정보의 기록이 행해질 때의, 기억 셀에 인가되는 전압(Vw)과, 정보의 기록입력이 행해진 후의 기억소자의 저항값(R)의 구체적인 수치가 규정되어 있는 경우에 있어서, 기억 셀에 인가되는 전압(Vw)의 인가 시간(Tw)을 구하는 경우를 설명하였지만, 예를 들면 기억 셀에 인가되는 전압(Vw)의 인가 시간(Tw)과, 정보의 기록입력이 행해진 후의 기억소자의 저항값(R)의 구체적인 수치가 규정되어 있는 경우에 있어서, 기억 셀에 인가되는 전압(Vw)을 구할 수도 있다.

이상으로, 정보의 기록입력이 행해진 후의 기억소자(5)의 저항값(R)의 상한값(Rhigh)을 규정한 실시의 형태의 설명을 종료한다.

상술한 실시의 형태에 있어서는, 기억장치의 기억 셀 어레이의 구성으로서, 도 1에 도시하는 바와 같은 구성의 기억장치(1)를 예로 들어 설명하였지만, 기억 셀 어레이의 구성으로서는, 도 1에 도시하는 바와 같은 구성에 한정되지 않는다.

예를 들면, 도 9에 도시하는 바와 같이, 기억 셀(2)에 있어서 액세스 트랜지 스터(6)의 게이트(G)가 배선을 거쳐서 워드선(W)에 접속되어 있는 것은 동일하지만, 기억소자(5)가 배선을 거쳐서 비트선(B)에 접속되고, 액세스 트랜지스터(6)가 배선을 거쳐서 전원선(4)에 접속된 구성의 기억 셀 어레이(3)로 할 수도 있다.

또한, 예를 들면 도 10에 도시하는 바와 같이, 기억 셀(2)에 있어서 액세스 트랜지스터(6)의 게이트(G)가 배선을 거쳐서 워드선(W)에 접속되고, 기억소자(5)가 배선을 거쳐서 전원선(4)에 접속되어 있는 것은 동일하지만, 전원선이 비트선(B)과 평행하게 접속되어 있는 구성의 기억 셀 어레이(3)로 할 수도 있다.

또한, 상술한 실시의 형태에서는, 기억소자(5)로서 도 3에 도시한 바와 같이 전극간 재료층(13)을 2층 구조로 한 경우를 예로 들어 설명하였지만, 예를 들면 도 11a 또는 도 11b 에 도시하는 바와 같이, 전극간 재료층(13)을 단층 구조로 할 수도 있다.

예를 들면, 도 11a 에 도시하는 구성의 기억소자(5)는, 제 1 전극(11)과 제 2 전극(12)이 전극간 재료층(13)을 협지한 구성으로, 제 1 전극(11)의 내부에 산화 환원반응 활성종(리독스 활성종)(14)이 고용 혹은 분산된 구성으로 되어 있다.

그 외의 구성은 도 3에 도시한 경우와 마찬가지이므로, 대응하는 부분에는 동일한 부호를 붙여 중복 설명을 생략한다.

또한, 도 11b 에 도시하는 구성의 기억소자(5)는, 예를 들면 2개의 전극{예를 들면 제 1 전극(11)과 제 2 전극(12)} 사이에, 전극간 재료층(13)이 협지된 구성으로 되어 있다.

이 전극간 재료층(13)은, 예를 들면 산화환원반응 활성종(리독스 활성종) (14)이 고용 혹은 분산된 전극간 재료층(131)과, 리독스 활성종(14)이 고용 혹은 분산되어 있지 않은 전극간 재료층(132)의 2층 구조로 되어 있다.

그 외의 구성은, 도 3에 도시한 경우와 마찬가지이므로, 대응하는 부분에는 동일한 부호를 붙여 중복 설명을 생략한다.

또, 상술한 기록동작은, 비트선에 기록입력용의 전압을 인가하고, 전원선(4)에 기록입력용의 전압보다도 낮은 전압(접지 전압)을 인가해서 행하는 경우를 설명하였지만, 기록동작을 이와 같은 경우와 반대로 할 수도 있다. 즉, 전원선(4)에 기록입력용의 전압을 인가하고, 비트선에 기록입력용의 전압보다도 낮은 접지 전압을 인가해서 행할 수도 있다.

또한, 상술한 실시의 형태에서는, 임의의 기억 셀(2)의 기억소자(5)에 정보의 기록입력을 행하는 경우를 설명하였지만, 각 기억 셀(2)에 인가하는 전압을 연구하는 것으로, 복수개의 기억 셀(2)에 동시에 정보의 기록입력을 행하는 것도 가능하다.

또한, 상술한 실시의 형태에서는, 전압이 인가되어 기억 셀(2)의 기억소자 (5)에 정보의 기록입력이 행해지는 경우에 있어서, 능동소자(액세스 트랜지스터) (6) 등을 제어하는 것을 설명하였지만, 사용하는 소자나 능동소자의 종류에 따라서는, 전류가 공급되어 기억 셀(2)의 기억소자(5)에 정보의 기록입력이 행해지는 경우도 생각할 수 있다. 이 경우도 능동소자(액세스 트랜지스터)(6) 등을 제어하는 것에 의해, 마찬가지의 효과를 얻을 수 있다.

또한, 상술한 실시의 형태에서는, 기억 셀(2)의 기억소자(5)에 기록입력된 정보를 판독출력할 때, 도 8에 도시하는 바와 같은 판독출력 회로(30)를 이용하여, 정보의 판독출력을 행하는 경우를 설명하였지만, 이 밖에도, 기억 셀(2)의 기억소자(5)에 기록입력되어 있는 정보를 판독출력하는 방법은 복수 생각된다. 예를 들면, 정보의 기록입력 동작과 마찬가지로 기억 셀(2)의 기억소자(5)에 액세스하고, 기억 셀(2)의 기억소자(5)에 정보가 기록입력되는 경우의 전압보다도 낮은 전압을 인가하도록 해서 행할 수도 있다.

또, 본 발명은 상술한 실시의 형태에 한정되는 것이 아니고, 본 발명의 요지를 일탈하지 않는 범위에서 그 외 다양한 구성을 취할 수 있다.

본 발명의 기억장치에 의하면, 정보의 기록입력이 행해진 후의 기억소자의 저항값을 규정하도록 하였기 때문에, 정보의 기록입력이 행해진 후의 기억소자의 저항값이 필요 이상으로 낮아지거나 혹은 높아지는 것을 방지할 수가 있다.

이것에 의해, 능동소자가 커지지 않고, 기록입력이 행해진 정보의 소거를 용이하게 행하는 것이 가능하게 된다.

또한, 예를 들면 임의의 기억 셀의 기억소자에 기록입력된 정보를 판독출력할 때에 필요한 시간, 즉 판독출력 시간의 지연을 방지할 수가 있고, 필요하게 되는 동작 주파수로 기억장치를 동작시키는 것이 가능해진다.

따라서, 기억 셀의 구성이 커지고, 기억장치가 대형화되어 버리는 것을 방지할 수가 있고, 제조 코스트가 억제된 기억장치를 제공할 수가 있다.

또한, 예를 들면 집적도가 향상된 기억장치를 제공할 수가 있다.

또한, 본 발명의 기억장치에 의하면, 예를 들면 기억소자나 능동소자 등이 파괴되고 않고, 정보의 기록입력이 행해진 후의 기억소자의 저항값이 목적으로 하는 저항값으로 되기 위한 시간을 빠르게 할 수가 있다.

따라서, 정보의 기록동작이 고속화된 기억장치를 제공하는 것이 가능해진다.

Claims (14)

1. 기억소자와, 상기 기억소자로의 액세스를 제어하는 MOS형의 트랜지스터로 이루어지는 능동소자를 가지는 기억 셀이 복수 배치되고,

   상기 기억소자에 전압이 인가되는 것에 의해, 상기 기억소자의 저항값이 변화하여 정보의 기록이 행해지는 구성의 기억장치로서,

   상기 기억소자는, 산화 환원 반응 활성종인 Ag로 이루어진 층과 TiW 층이 적층된 구조의 제 1 전극, TiW로 이루어진 제 2 전극 및, 상기 제 1 및 제 2 전극 사이에 협지{挾}된 GeSbTe로 이루어진 전극간 재료층을 포함하고,

   제 1 전극에 전하가 공급되어 제 1 전극 중에 포함되어 있는 Ag가 양이온으로 되고, 제 2 전극의 방향으로 전극간 재료층 중을 확산하며, 제 2 전극으로부터 전자를 수취하여 석출되는 것으로, 제 1 전극과 제 2 전극 사이의 저항값이 낮아진 상태를 정보의 기록입력이라고 정의하고,

   상기 정보의 기록입력과는 반대 방향으로 전압을 인가하는 것에 의해 석출된 Ag가 용출하여, 제 1 전극과 제 2 전극 사이의 저항값이 원래의 상태로 변화하는 기록동작을 정보의 소거라고 정의했을 때,

   상기 정보의 기록입력이 행해진 후의 상기 기억소자의 저항값(R)은 1.7 KΩ이상 또한 250KΩ이하의 저항값을 갖는 것을 특징으로 하는 기억장치.
2. 삭제
3. 삭제
4. 삭제
5. 삭제
6. 삭제
7. 삭제
8. 제 1항에 있어서,

   상기 정보의 기록입력이 행해질 때에, 상기 기억소자에 인가되는 상기 전압이 주변회로에 인가되는 전원 전압 혹은 상기 능동소자의 표준적인 동작 전압보다 높은 것을 특징으로 하는 기억장치.
9. 삭제
10. 제 8항에 있어서,

    상기 기억 셀의 상기 능동소자의 게이트 길이가, 주변회로의 능동소자의 게이트 길이보다 크게 형성되어 있는 것을 특징으로 하는 기억장치.
11. 삭제
12. 삭제
13. 삭제
14. 삭제

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