TWI244201B - N-P butting connections on SOI substrates - Google Patents

Description

1244201 玖、發明說明： 【發明所屬之技術領域】 本务月與开^成於矽在絕緣層（灿⑺七—ator; s〇I)基板上 之積體電路之領域有關。 【先前技術】 、、由i與王動裝置形成於其上之薄膜矽層有關的寄生現象 ，許多年來已公認矽在絕緣層基板提供更好性能之積 姐電路。可採用與平常矽基板電路相同的方式佈局矽在絕 緣層基板電路。然而，如隨後將要在本申請案中所說明， 利用矽在絕緣層設計該等電路，可獲得一些益處。 首先回顧一下一電流電路連接及其在一靜態隨機存取記 憶體（static rand〇m access mem〇ry; SRAM)單元中的應用，可有助 於理解下述本發明之具體實施例。 圖1顯7F —典型連接，從如一 p型通道電晶體之汲極區域 15至一 η型通道電晶體之汲極端子14。首先應明白，該n型 通道電晶體形成於-ρ型井財，而該ρ型通道電晶體形成 於一 η型井12中。此配置適於一非矽在絕緣層基板丨〇。區域 14與15上的自對準矽化層包括通孔，其允 連接區域14與15。通常而言，—場氧化物或充滿氧HZ 溝渠形成於氧化物絕緣結構13上。此氧化物分隔區域叫 井12及區域15與井1卜應瞭解，沒有氧化㈣提供的絕緣， 一電流路徑將存在於區域14與井12之間，如箭頭2丨所示， 及區域15與井11之間，如箭頭22所示。 圖結構經常用於靜態隨機存取記憶體單元（形成一雙 87535 1244201 穩電路之交叉耦合反相器應用於此）中。圖2中，兩次採用 了圖1之連接，如虛線22與24所示。 【發明内容】 本發明揭示形成於一矽在絕緣層（s〇I)基板中型與p型 (源極/汲極區域之間的一連接。在以下的說明中將提出某 些特足的細節，以便對本發明有完整的瞭解。熟習本項技 術者應清楚知道，在缺乏此等特定細節的情況下，仍可實 她本發明。在其他實例中，已熟知的處理步驟未作詳細說 月以免對本發明造成不必要的混淆。 首先參考圖3，其說明根據本發明之一項具體實施例之一 連接。該連接在一矽在絕緣層基板上製造。在先前技術中 已瞭解該等基板，其通常由一單晶石夕基板（如圖3之基板3〇) 形成。一相對較高品質之單晶矽層35形成於基板川上，且 有中間氧化層31置放於相對較厚之基板主體3〇與薄膜層 %之間。通常，圖3之掩埋氧化層31係從基板如上生長出^ 的相對較咼品質之氧化層。

π臂。一其他的技術係，向一 以形成掩埋氧化層31，同時在 ，向一單晶矽基板中植入氧離子， 同時在該層31上留下一單晶矽層 對於本發明， 一 型區域33直接鄰接一 Ρ+型區域32，如 87535 1244201 圖3所示。該n+型區域可為一 ^型通道電晶體之源極或汲極 區域且該ρ+型區域32可為一 ρ型通道電晶體之源極或汲極區 域。區域32及33與其個別場效電晶體之形成一起，以一標 準的自對準程序形成，其將進行說明。 在一下面說明之電路應用中，區域33係反相器中一 η型通 道電晶體之沒極區域，且ρ+型區域32係反相器中一 ρ型通道 電晶體之汲極區域。該反相器係一 SRAM單元的一部分，且 因而與另一反相器交叉耦合形成一雙穩電路，其將結合圖4 及5說明。 一自對準矽化層34從區域33的上表面延伸，從而連續覆 蓋區域32的上表面。此層在區域32與33之間提供一導電路 徑。該層34係一自對準矽化層，其由如矽與鈦或鎳，或者 其他金屬形成。 【實施方式】 比較圖3與圖1之結構可發現，源極/汲極區域相互靠近。 此結構減少了用於連接所需的基板區域。此外，該連接更 簡單。不需要通孔，如圖1中所示用於連接區域與金屬2〇之 通孔。此外，對於圖3之連接不需要金屬層20，因為自對準 矽化層34執行此功能。 圖3之連接用於減少圖2之SRAM單元所需要的佈局區域。 圖4顯示一 SRAM單元，其包含交又耦合反相器，形成一雙 穩電路及一對通行閘極電晶體（其耦合該雙穩電路與位元 線）。每一反相器包含一串聯連接p型通道與η型通道之場效 電晶體。 1244201 85形成之前完成）之形成。） 現在採用另一遮罩+ _ jjy ^ , w… 成光阻層90,以覆蓋區域⑽ 閘;b 83暴路與區域88鄰接之其柘F桄 ,^ ^ 丨佞又基板E域。一 P型摻雜物如硼 ;:A矽層81中’形成-源極或汲極區域91，JL盥該 問極及間隔物86對準。，圖7瞭解到，區域88與區域％鄭 接’即其係鄰近或鄰接，中間沒有不摻雜區域。- 接著，如圖8所示，移除光阻9〇後，採用如欽或錄形成一 石夕化層95。此層係自對準’因為其僅在碎上形 <。如所提 及，此層係稱作一自行對準石夕化物（salidde)，因為其係一自 對準石夕化物（self-aligning Silicide)。由於該層95僅在石夕上形成， 故其不形成於與閘極83及84鄰近之間隔物上，且因而該等 閘極與源極/汲極區域不短路。如圖8所示，該層％與區域 88及91互連。 因而’已說明具有相反導電率類型之兩區域之間的一連 接’其中該等區域鄰接，且一覆蓋自對準矽化層互連該等 區域。該連接對於SRAM單元特別有用。 【圖式簡單說明】 圖1係一矽基板之斷面正視圖，顯示具有一第一導電率類 型之一電晶體之源極/沒極區域與具有相反導電率類型之另 一電晶體之源極/汲極區域之間的連接。 圖2係一 SRAM單元的先前技術佈局，其採用圖1之連接。 圖3係本發明的一項具體實施例，顯示具有一第一導電率 類型之一電晶體之源極/汲極與具有相反導電率類型之另一 電晶體之源極/汲極之間的一連接。 87535 -11 - 1244201 圖4顯示—六電晶體SRAM單元之一佈局中所採用的圖3之 連接。 固$ 員不局邵顯示穴電晶體SRAM單元之另/伟局中所 採用的圖3之連接。 圖6係一矽在絕緣層基板之斷面正視圖，其中形成一第一 換雜區域。 圖7顯TF圖6之基板經一額外遮罩步驟及一額外摻雜步驟 後的情形。 “ 圖8顯示圖7之基板形成一自對準石夕化層後的情形。 【圖式代表符號說明】 10 非矽在絕緣層基板 11 P型井 12 η型井 13 氧化物絕緣結構 14 汲極端子/區域 15 >及極區域 20 金屬線 21 箭頭 22 箭頭 22, 23, 24 虛線 30 基板/基板主體 31 中間氧化層 32 Ρ+型區域 33 η+型區域 87535 1244201 34 自對準矽化層 35 相對較高品質之單晶矽層/薄膜層 40 共用源極區域 41，42 多晶碎閘極結構 42 矽構件 45 P+型沒極區域 46 P+型區域 47 區域 48, 49 n+型汲極區域 50 區域 50,51 金屬構件 52 接地線 53, 54 n+型區域 55, 56 接點 57, 58 位元線 60 電源線 61 閘極結構 65 n+型源極區域 66 閘極 71 閘極 72 閘極（字元線） 75 沒極區域 76, 79, 80 區域 80 5夕基板 87535 -13- 多晶♦問極 掩埋氧化層 單晶矽層 閘極 多晶碎閘極 側壁間隔物 間隔物 光阻層 源極或沒極區域 光阻層 源極或汲極區域 矽化層 -14-

Claims (1)

1. I244^Qil24472 號專利申請案 中文申請專利範圍替換本(94年7月） 和年/"月7日修(逯)正本 拾、申請專利範圍： ~~ 1. 一種積體電路，其包含·· /…、有 石夕在、纟巴緣層（silicon-on-insulator; SOI)表 面，包含主動裝置； 至少兩個該#主動裝置係場效電晶體，每一裝置且有 形成於該碎在絕緣層表面中之具有相反導電率類型之一 源極及汲極區域，其中該第—電晶體之―區域鄰接㈣ 二電晶體之一區域；及 一自對準矽化物，用於提供介於該第一與第二電晶體 之該等鄰接區域之間的一導電路徑，其從該第一電晶體 之區域的ϋ面延伸至該第二電晶體之區域的一上表 面，以及僅接觸該鄰接Ρ型與η型區域之一的一金屬構件。 2·如申請專利範圍第i項之積體電路，#中該等鄰接區域係 一 P型汲極區域及一 η型沒極區域。 3·如申請專利範圍第丨項之積體電路，其中該絕緣體係二氧 化石夕。 4·如申請專利範圍第2項之積體電路，其中該絕緣體係二氧 化石夕。 5·如申請專利範圍第1項之積體電路，其中該自對準矽化物 係藉由採用鈦形成。 6·如申請專利範圍第4項之積體電路，其中該自對準矽化物 係採用鎳形成。 7· 一種形成於一矽在絕緣層（SOI)基板上之電路，其包含： 一第一電晶體，其具有形成於該矽在絕緣層基板中之 1244201 具有一第一導電率類型之一源極及汲極區域； 一第一電晶體，其具有形成於該矽在絕緣層基板中之 具有一第二導電率類型之一源極及汲極區域；及 8· 9. 10. 11. Μ*日日體之5亥寺源極及沒極區域之^ _與該第一泰 曰曰體之該等源極及汲極區域之一經由一自對準矽化層相 互鄰接，以用於提供介於該第一與第二電晶體之該二= 接區域之間的一導電路徑，其從該第一電晶體之區域的 一上表面延伸至該第二電晶體之區域的一上表面；以及 僅接觸該鄰接Ρ型與η型區域之一的一金屬構件。 如申請專利範圍第7項之電路，其中該等 型汲極區域及—η型汲極區域。 Up 如申凊專利fc圍第8項之電路，其中該絕緣體係二氧化石夕。 如申請專利範圍第9項之電路，纟中該自對準矽化物 鎳或鈦。 一種積體電路，其包含： 一矽在絕緣層基板； 一形成於該基板上之第一及一第二反相器，其交又耦 合’形成一雙穩電路；及 每一反相器包括串聯連接之一1)型通道及— η型通道電 晶體，因而每一反相器中一？型區域與一 η型區域經由: 連續自對㈣化層相互鄰接，該自對準碎化層用於提供 介於該鄰接ρ型與η型區域之間的一導電通道，其在每— 反相器中從該ρ型區域的一上表面延伸至該口型區域的— 上表面；以及僅接觸該鄰接ρ型與η型區域之一的一金屬 87535 1244201 稱仵。 其中該矽化層包含 其中該矽在絕緣層 其中該雙穩電路係 12. 如申請專利範圍第U項之積體電路 欽或鎳。 13. 如申請專利範圍第u項之積體電路 基板之該絕緣體係二氧化矽。 如申請專利範圍第13項之積體電路 併入-六電晶體靜態隨機存取記憶體單元中 15. —種製造一積體電路之方法，其包含： 形成一第一及一第二間隔分開之閘極，其與一矽在絕 緣層（SOI)基板絕緣且形成於其上； 在忒矽在絕緣層基板中形成與該等閘極之一鄰近之一 第一導電率類型之一第一摻雜區域； 摻 I成與另一閘極鄰近之一第二導電率類型之一第 雜區域，該等第一與第二區域相互鄰接；及 在該等摻雜區域的一上表面上形成一與該等摻雜區域 互連之連續自對準矽化層且僅在該等摻雜區域之一上形 成一金屬構件。 / ΐ6·如申請專利範圍第15項之方法，其中該等推雜 離子植入形成。 /秸田 17.:成申請專利範圍第15項之方法，其中該石夕化層係採用鈦 18·如申請專利範圍第15項之方法，其中該矽化 形成。 ㈢係採用鎳 57535