TWI242261B - Method of fabricating self-aligned cross-point memory array - Google Patents

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Description

1242261 玖、發明說明： 相關專利申請案件記錄 本專利申請案係與下列各該專利申請案件有關· (一） 申請序號：1〇/〇72,225 ;申請日期：2002年2月7日； 發明名稱：Device and method for reversible resistance change induced by electric pulses in non-crystalline perovskite unipolar programmablememory ； (二） 申請序號：10/25 6,358 ;申請曰期：2002年9月26曰； 發明名稱：利用短電脈衝形成電阻開關之方法（Method for resistance switch using short electric pulses); (三） 申請序號：10/3 9 1，292 ;申請曰期：2003年3月17曰； 發明名稱：交叉點電阻式記憶體陣列及其製造方法 (Cross-point resistor memory arraay and method of fabrication to the same)； (四） 申請序號：10/391,290;申請日期：2003年3月17曰； 發明名稱：溝渠隔離交叉記憶體陣列及其製造方法 (Trench Isolated Cross-Point Memory Array and Method of Fabrication the Same)及其製造方法。 【發明所屬之技術領域】 本發明係與高密度交叉點電阻記憶體陣列ULSI記憶體 晶片，及埋入式記憶應用方式有關。 【先前技術】
Perovskite金屬氧化物薄膜，諸如·· Pr〇.7Ca().3Mn〇3 (PCMO) 等薄膜具有可逆向電阻變化特性，可用於非揮發性記憶體 87202.doc 1242261
屋生單一元或多位元資料，但是，上 ^操作。記憶體單元固可 上述PCMO薄膜必須為一 晶狀結構薄膜，亦即，該層PCMO薄膜必須是在一特定底部 :極（例如YBCO)上生& ;此點先決條件與最新式砂質積體 電路的製造技術先決條件不同。因為（該PCMO薄膜）生長、 結晶化）溫度要求標準甚高（例如：7〇〇它以上），因而，增加 了將該裝置整合在一最新式積體電路内之製造程序的複雜 性。此外，也不可能將一個單一 PCM〇晶粒覆蓋在整個電路 區域之上方。由於在一個PCMO晶粒上製成之任一記憶體單 几的特性不同於在多個PCMO晶粒上製成之任一記憶體單 兀的特性，當然就會連帶發生電路操作效果，以及記憶體 性此等方面之問題。在劉（Liu)等人發表的實驗記錄中，其 中AR/R比率就甚低。因此深信，前述由劉（Uu)等人發表的 技術不能適用於非揮發性記憶體裝置之商業製造技術上。 各種高密度記憶體裝置，例如DRAM及快閃記憶體的記憶 體單兀體形較小，因而，可採用高密度整合製程製造之。但 是，傳統式DRAM製造時所採用之製造程序甚為複雜；而傳 統式快閃記憶體製造時則需要高電壓程控製作程序，而無 法使製造出來的記憶裝置之形狀縮小至次微米以下的範圍 以内。 【發明内容】 87202.doc 1242261 一種用以製造一具備自我對準交又點功能之記憶體陣 列的方法，包括下列步驟：準備一種基片（包括形成任何支 援電子結構）；在該基片上形成一p-井區；植入電離子以形 成一深N+區域；植入電離子以形成一淺p+區域於該N+區域 之上以便形成p /N接合，在該p區域上沉積一障壁金屬層； 在攻障壁金屬層上以沉積一底邵電極層；在該底部電極層 上沉積由多矽晶或矽氮化物構成的一層犧牲層；劃定圖樣並 蝕刻前述之結構以蝕除各該多矽層，底部電極層，障壁金屬 層，P+區域及N+區域之一部分，以形成一溝渠；以沉積法將 氧化物填入該溝渠；劃定圖樣並蝕刻該多矽層；以沉積法 形成一層可自我對準該底部電極層其餘部份之pcM〇薄膜 層，以 >儿積法形成一頂端電極層；劃定圖並蝕刻該頂端電極 層，以及冗成該記憶體陣列結構。 本喬月的目的之一係提一種高密度之電阻式記憶體陣 歹J έ有务干自我對準該底邵電極層之彼此隔離之pcm〇記 憶體單元柱列。 本發明另一目的係提供一個含有一種小型記憶體單元， 低洩漏私/儿以及各圮憶體單元間低串音性能之記憶體陣 體。 本發明以上之概略說明以及各項目的之提供旨在使讀者 得以快遞明瞭本發明之特性。讀者亦可配合本說明書之各 項附圖並閱讀下列詳細說明後，對本發明獲得更深入暸解。 【實施方式】 本發明是提供製造一溝渠隔離式交叉點記憶體陣列的 87202.doc -10- 1242261 -種製造方法’含有相隔離而且龐大之許多磁電阻性氧化 物（CMR)單元組成之電阻器柱列；在某—可採用具體實施 例中，係在一perovskite 材料（Pr〇7Ca〇3Mn〇3)(pcM〇)上形 成。該結構可達成高裝置密度，並能利用可與各種最新式 ULSI技術共同運之製造程序製造。 參閱圖1，在製作上述PCM0列柱之前，可先準備一適用 之基片’ it利用現用最新式製造程序製成若干非記憶體裝 置（可各之為「各種支援電子裝置」）。該記憶體阵列係在 一個含有一，井區11的-塊基片10上製成。整個記憶體區 係被植入含磷物質以形成一深N+區域12。用以植入之含磷 離子的能量約在60kev至200 kev之範圍内，且其離子劑量 約在5. l〇M離子//平方公分至2. 1〇ls離子/平方公分之 間。亦可利用多能量含磷物質提供附加之磷離子，以降低 W迟層之阻抗力，所需植入鱗離予能量強度約在1⑻卜乂 至250 keV之間，且其植入劑量約在i , 1〇M離子/平方公 /刀’至2 . 1〇卜離子/平方公分之間。在淺p+層“内應植入 一種物質以形成一PVN接合區。在淺P +層14内可植入BF2 離子，其植入離子能量強度範圍約在2〇 keV至ke v之 内，且植入劑量約在丨.10i5離子/平方公分至5 . 1〇"離子 /平方公分之間。 圖1所示係說明在該記憶區表面被清潔，以便在沉積形 成大約厚度在10奈米至50奈米之間的障壁金屬層16(例 如：丁州，TiN，WN，及TiTaN)，以及厚度在50奈米至mo 奈米<辰部電極層18(例如：Pt&Ir)之後清除殘留氧化物時 87202.doc 1242261 之初步結構。 或矽氮化物， 2〇 〇 然後，在該結構上沉積形成 且厚度約在200奈米和4〇〇奈 一層含有多矽晶 米之間的犧牲層 :^ 2 *以/儿積法將抗光劑劃定活性區之範圍。再 •。構她以姓刻處理，以移除部份犧牲層20，部份底部 ^ 18彳刀P早壁金屬層16，以及部分P +矽層I4和N+矽 :+之I #可移除前述抗光劑。該項银刻處理程序係 將N+石夕層12|虫刻出—個課度至少為1()奈米之ρ·井區“。將任 何餘刻處理殘留物清楚，並以氧化物填人被㈣出來之豪溝 二：後即以CMP知以平滑處理。圖3係說明上述圖2各項 製程步驟完成後之該結構剖面圖。 參閱圖3，係將抗光劑沉積之該結構上以保護記憶體單元 區。犧牲層20,底部電極層18，障壁層16及^層14已接受蝕 1處理，並姓刻伸入少許N+區域12内。清除抗光劑後，沉 知一層氧化物22，再以CMP處理法對平面施以平滑處理。 製造程序進行到此一階段時，該結構之俯視圖如圖4所 不，而圖5所示係圖4中沿線條5_5所示部分之剖面圖。圖4 中沿線6-6部份之剖面圖，如圖6所示。圖7係說明上述犧牲 層20尚未被PCM0取代前之情形，亦係代表圖4中沿線係 7-7所示部份之剖面圖。 再對該犧牲層20施以蝕刻處理，並以沉積形成一 pCM〇 记憶體阻物質28，再以CMP處理法施以平滑處理。以沉法 形成一頂邵電極層3 0，並以抗光劑劃定活性區。然後，韻 刻處理該頂邵電極層，清除殘留抗光劑後，就形成如圖8 87202.doc -12- 1242261 至圖㈣示之結構。圖δ所示係—交叉點記憶體陣列結構 之俯視平面圖，其中顯示一些金屬層和覆被層。氧化物元 件22包圍在將會成為若干pCM〇電阻器列柱(例如24)之四 週在本圖中，有一沉積形成之障壁層16。未來會有一頂 部電源30覆蓋在各該PCM〇電阻器列柱24上方。該頂部電 極30是以厚度約在5〇奈米至3〇〇奈米之間的一種材料(日 ^:似⑺沉積而成^圖㈣示係代表圖艸沿線”部份之 種面圖頰不上述之氧化物元件22，各PCMO電阻器 列柱24 ’ p井區u ’ N+層12，？ +層14，障壁金屬層μ，底 部電極層18, 一！>0%〇層28和一頂部電極3〇之結構圖。圖 所示係代表圖8中沿線條1〇_1()部份之—種剖面圖。如上 述各附圖所示’每一記憶體單元之CMR記憶列柱係彼此隔 離，且/自對準該底部電極；但是，該頂部電極以及各CMR 列柱播自我對率功能，因而，該等CMR電阻器列柱並非自 我對準孩結構體之其元件。在製作若干附加支援電子元件 及金屬化處理後，即可完成上述裝置之製造程序。 以上5兒明係揭露一種可用以製作自我對準交又點記障 把陣列（万法。讀者應瞭解，在不僱離下列本發明申請專 利庫巳圍之原則内’可對以上說明之具體範例進行各種變更 及修改。 又 【圖式簡單說明】 圖1所示係本發明所揭露（記憶體）陳列製造方法一項開 始步驟之剖面圖。 圖2所不係圖1所示陣列之一種俯視平面圖。 87202.doc -13 - 1242261 圖3所示係圖2中以線條3,示部分之—種剖面圖。 甘圖4所不係圖2所示陣列之一種俯視平面圖為簡起見，未 頭不各條金屬互相連接線路。 圖5所tf係圖4中以線條5_5標示部分之一種剖面圖。 圖6所不係圖4中以線條6_6標示部分之一種剖面圖。 圖所示係圖4中以線條7-7標示部分之一種剖面圖。 圖8所tf係依照本發明說明之結構所製成之一種記憶體 陣列之俯視平面圖，其中若干部分係以分解圖，以顯示其 細部結構。 圖9所示係圖8中以線條9_9標示部分之一種剖面圖。 圖1 〇所示係圖8中以線條i 〇 _丄〇標示部分之一種剖面圖。 【圖式代表符號說明】 10 基片 11 P_井區 12 深N+區域 14 淺P +層 16 障壁金屬 18 底部電極 20 犧牲層之一部分 22 氧化物元件 24 PCMO電阻器列柱 28 PCMO記憶體電阻器材料 30 上端電極層 87202.doc ，14-

Claims (1)

  1. 1242J§9^24743號專利申請案 中文申請專利範圍替換本(94年5月） 拾、申請專利範圍： 1· 一種用以製造自我對準交又點記憶體陣列的方法，包括 (a) 準備一基片，包括形成任何支援電子結構之步驟； (b) 在該基片上形成一 p井區之步驟； (c )植入離子以形成一冰N區域之步驟· (d)植入離子，在該N+區域上形成一 p+區域，以形成一 P+/N接合區； (e) 在該P+區域上沉積一障壁金屬層之步驟，· (f) 在該障壁層上沉積一底部電極層之步驟· (g) 在该底邵電極層上沉積一犧牲層之步驟； ⑻在步驟（aHg)中所製成之結構上劃定活性區並施以 蝕刻處理，以移除該犧牲層，底部電積層，障壁金屬層， P+區域，及N+區域上若干部分之步驟，以形成一溝渠； (i)將氧化物以沉澱法填注於該溝渠内之步驟； ⑴在孩犧牲層上圖樣化並進行蝕刻處理之步驟； (k)沉積形&— PCM0層’該層係自我對準該底部電極 層之其餘部分； (l) 沉積形成一頂部電極層； (m) 在該頂部電極層上劃定圖樣並進行蝕刻處理丨及 (η)完成該記憶體陣列之結構。 2. 如申請專利範圍第工項之方法，包括：（〇)形成附加之名 項電子裝置，並於前述對該頂部電極層進行劃定圖樣及 蝕刻處理之後，執行金屬化處理之步驟。 3. 如申請專.利範圍第}項之方法，其中所述⑷植人離子β 1242261 形成/罙N區域之步驟，包括植人能量約在至· ^〈間’離子劑量範圍約在5 · 1〇14離子/平方公分至 2 · ΙΟ。離子’平方公分之間的磷離子之步驟。 4·如申凊專利範圍第3項之方法，其中所述⑷植入離子以 形成區域之步驟，包括：植入能量強度約在1〇〇 keV 至250 keV<間’離子劑量範圍約在1 · ι〇Μ離子/平方公 分至2· 1〇15離子/承、 雖卞/千万公分之間之多能量磷以降低N+區 域之電阻性之步驟。 5·如申叫專利*圍第1項之方法，其中所述⑷植入離子以 开/成&P區域《步驟包括：植入能量強度約在2〇kV至 60 keV之間’離子劑量範圍約在1 · i〇is離子/平方公分， 至5 · 1〇15離子/平方公分之BF2離子。 6·=申叫專利範圍第1項之方法，其中所述(e)沉積一障壁 =曰之步知，包括·沉積一層厚度約在10奈米至5 0奈 米之間的一種選自一批障壁金屬（包括，TaN，TiN，WN 及TiTaN)中之障壁金屬之步驟。 7·如申請專利範圍第1項之方法，其中所述⑴沉積-底部電 和曰之步知，包括·沉積一層厚度約在咒奈米至3〇〇奈米 I間的一種選自一批電極材料（包括，Pt及Ir)中之底部電 極材料之步驟。 8·:申請專利範圍第丨项之方法，其中所述⑷沉積一犧牲 曰 < 步驟，包括··沉積—層厚度約在200奈米至4〇〇夺米 之間的-種選自-批含有切晶及氮切 之適 當材料之步驟。 適 87202-940526.doc 1242261 9.如申請專利範圍第β之方法，其中所述⑴沉積—頂部電 極層 <步驟，包括：沉積—層厚度約在奈米至3叫米 的-種選自一批電極材料(包括pt及Ir)之頂部：極 材料之步騾。 10· -種用以製造含有—個部分對準pCM〇電阻器列柱之自 我對準交又點記憶體陣列之方法，包括： ⑷準備-基片，包括形成任何支援電子結構之步驟； (b) 在違基片上形成一 p-井區之步驟； (c) 植入離子以形成一深N+區域之步驟； ⑷植入離子，在該N+區域上形成一p+區域，以形成一 P+/N接合區； (e) 在孩P+區域上沉積一障壁金屬層之步騾； (f) 在孩障壁層上沉積一底部電極層之步騾； (g) 在該底部電極層上沉積一犧牲層，包捂沉積一層選 自一批含有多矽晶及矽氮化物之材料之步驟； (h) 在步驟⑷至(g)中所製成之結構上執行圖樣化及蝕 刻處理，以移除上述犧牲層，底部電積層，障壁層，p+ 區域’及N+區域之一部分，以形成一溝渠，· (i) 將氧化物以沉澱法填入該溝渠内； (j) 對該犧牲層進行圖樣化及蝕刻處理； (k) 沉積一層可自我對準該底部電極層其餘部分之 PCMO 層； (l) 沉積一頂部電極層； (m) 對該頂部電極層進行樣化及蝕刻處理；及 87202-940526.doc 1242261 (η)完成該記憶體陣列之結構。 11·如申請專利範圍第10項之方法，包括：（〇)形成一些附加 電子結構’並於該頂部電極層上完成劃定圖樣及蝕刻處 理後，執行金屬化處理。 12·如申請專利範圍第1〇項之方法，其中所述植入離子以 形成一深N+區域之步驟，包括植入能量強度範圍約在6〇 keV至200 keV之間，離子劑量範圍約在5 · 1〇u離子/平 方公分至2 · 1 〇15離子/平方公分之間的磷離子之步驟。 13·如申請專利範圍第12項之方法，其中所述（c)植入離子以 形成一深N+區域之步驟，包括：植入能量強度約在丨〇〇。乂 至250 keV之間，離子劑量範圍約在1 · 1014離子/平方公 分至2· 1〇15離子/平方公分之間之多能量磷以降低N+區 域之電阻性之步驟。 14.如申請專利範圍第1〇項之方法，其中所述（d)植入離子以 形成一淺p+區域之步驟，包括：植入能量強度約在2〇keV 至60 keV之間，離子劑量範圍約在1 · 1〇15離子/平方公 分，至5· 1015離子^/平方公分之BF2離子。 · 15.如申叩專利範圍第10項之方法，其中所述（e)沉積一障壁 =屬層之步驟，包括：沉積一層厚度約在1〇奈米至奈 米之間的種選自一批障壁金屬（包括，TaN，TiN，WN 及TiTaN)中之障壁金屬之步驟。 6.如申:專利辈巳圍第1〇項之方法，其中所述⑴沉積形成一 良P包極層之步驟，包括：沉積一層厚度約在50奈米至 不米之間的一種選自一批電極材料（包括，pt及⑴中 87202-940526.doc 1242261 之底邵電極材料之步驟。 17. 18. 19. 々申叫專利範圍第10項之方法，其中所述（g)沉積形成一 犧牲層心步驟，包括：沉積一層厚度約在200奈米至400 奈米之間的犧牲材料。 如申明專利範圍第10項之方法，其中所述⑴沉積形成一 頂"卩電極層之程序，包括：沉積一層厚度範圍約在50奈 米土 300奈米之間的一種選自一批電極材料（包括Pt及Ir) 之頂邵電極材料之步驟。 一種用於製造自我對準交又點記憶體陣列之方法，包括 下列步騾： U)準備一塊基片，包括形成任何支援電子結構·， (b) 在違基片上形成一 p_井區； (c) 植入離子，以形成一深N+區域，包括植入能量強度 範圍約在60 keV至200 keV之間，離子劑量範圍約在5 · 1〇M 離子/平方公分至2 · 1 〇15離子/平方公分之間的轉離子； (d) 植入離子，以便在該矿區域上形成一淺p+區域進而 形成一P+/N接合區，包括植入能量強度範圍約在20 keV 至60 keV之間，離子劑量範圍約在i · 1〇!5離子/平方公 分至5· 1015離子/平方公分之間之β]ρ2離子； (e) 在該P+區域上沉積一障壁金屬層，包括沉積形成一 層厚度範圍約在10奈米至5〇奈米之間的一種選自一批障 壁金屬（包括，TaN，TiN，WN及TiTaN)之障壁金屬材料· (f) 在該障壁金屬層上沉積形成一底部電極層，包捂， 沉積形成一種厚度範圍約在50奈米至300奈米之間的— 87202-940526.doc 1242261 種選自 廷極材料（包括，pt及Ir)之金屬材料· ω在該底部電極層上沉積—犧牲層，包括：沉積形成 了種選自—批含有多⑦晶及梦氮化物之各種材料中，且严 度範圍約在200奈米至4〇〇奈米間的材料； 予 ，⑻在步驟（aHg)中製成之結構體上劃定圖樣並執㈣ 刻處理別移除該犧牲層，底部電積層，障壁層， 區域，及N+區域之—部分，以形成一溝渠； 曰 (1)以沉積法將氧化物填入該溝渠内； (j) 在犧牲層上劃定圖樣並執行蝕刻處理； (k) 沉積形成一層可自我對準上述底部電極層其餘部 分之PCMO層； (1)沉積形成一頂部電極層； (111)在孩頂部電極層上劃定圖樣並執行蝕刻處理；及 (η)完成該記憶體陣列結構之製造。 20. 21. 22. 如申請專利範圍第19項之方法，另亦包括_(。）步驟，該 步驟係形成若干電子結構體，並在該頂部電極層上完成 劃定圖樣及蝕刻處理後，執行金屬化處理。 · 如申請專利範圍第19項之方法，其中所述（c)植入離子， 以形成一深N+區域之步驟，包括：植入能量強度範圍約 在100 keV至250 keV之間，離子劑量範圍約在} · 1〇14離 子/平方公分至2 . 1〇15離子/平方公分之間的多能量磷 以降低N+區域之電阻性之步驟。 如申請專利範圍第19項之方法，其中所述⑴沉積一頂部 電極層之步驟，包括：沉積一層厚度範圍約在5〇奈米至 87202-940526.doc -6- 1242261 300奈米之間的一種選自一批電極材料（包括Pt及Ir)之頂 部電極材料之步驟。 87202-940526.doc
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