KR20040028498A - 자기정렬 교차점 메모리 어레이의 제조방법 - Google Patents
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Abstract
자기정렬 교차점 메모리 어레이의 제조방법은, 임의의 지지 전자 구조를 형성하는 단계를 포함하는, 기판을 준비하는 단계; 상기 기판상에 P-웰 영역을 형성하는 단계; 깊은 N+층을 형성하기 위해 이온을 주입하는 단계; P+/N 접합을 형성하기 위해 상기 N+층상에 얕은 P+층을 형성하도록 이온을 주입하는 단계; 상기 P+층상에 배리어 금속층을 증착하는 단계; 상기 배리어 금속층상에 바닥 전극층을 증착하는 단계; 상기 바닥 전극층상에 희생층 또는 실리콘 질화물층을 증착하는 단계; 트렌치를 형성하기 위해, 상기 폴리실리콘 층, 상기 바닥 전극층, 상기 배리어 금속층, 상기 P+층 및 상기 N+층 부분을 제거하도록 상기 구조를 패터닝 및 에칭하는 단계; 상기 트렌치를 채우기 위해 산화물을 증착하는 단계; 상기 희생층을 패터닝 및 에칭하는 단계; 남아있는 바닥 전극층과 자기정렬되는 PCMO층을 증착하는 단계; 상단 전극층을 증착하는 단계; 상기 상단 전극층을 패터닝 및 에칭하는 단계; 및 메모리 어레이 구조를 완성하는 단계를 포함한다.
Description
본 출원은, 2002년 2월 7일 출원된 미국 특허 출원 제10/072,225호의 「비결정질 페로브스카이트 단극 프로그래밍가능한 메모리의 전기 펄스에 의한 가역 저항 변화 유발 장치 및 방법(Device and method for reversible resistance change induced by electric pulses in non-crystalline perovskite unipolar programmable memory)」; 2002년 9월 26일 출원된 미국 특허 출원 제10/256,358호의 「짧은 전기 펄스를 이용한 저항 스위치에 대한 방법(Method for resistance switch using short electric pulses)」; 2003년 3월 17일 출원된 미국 특허 출원 제10/391,292호의 「교차점 저항기 메모리 어레이 및 그 제조방법(Cross-point resister memory array and method of fabrication the same)」; 및 2003년 3월 17일 출원된 미국 특허 출원 제10/391,290호의 「트렌치 절연 교차점 메모리 어레이 및 그 제조방법(Trench Isolated Cross-Point Memory Array and Method ofFabrication the Same)」에 관한 것이다.
본 발명은 고밀도 교차점 저항기 메모리 어레이 ULSI 메모리 칩 및 내장된 메모리 응용에 관한 것이다.
Pr0.7Ca0.3MnO3(PCMO) 박막 등의 페로브스카이트 금속 산화물 박막은 정보저장용 비휘발성 메모리장치에 이용될 수 있는 가역 저항 변화 특성을 가진다. 저항 변화를 유발하기 위한 공지의 방법들은 기록용의 짧은 전기 펄스와 리셋용의 긴 전기 펄스의 응용을 포함하고, 양쪽 전기 펄스들은 동일한 극성을 가진다.
PCMO 박막은, 전기 펄스가 가해졌을 때 가역 저항 변화를 나타낸다. PCMO 박막은, 리우(Liu) 등의 어플라이드 피직스 레터스(Applied Physics Letter, 76, 2749, 2000)의 「자기저항막에서의 전기펄스유발 가역 저항 변화 효과(Electric-pulse-induced reversible resistance change effect in magnetoresistive films)」; 및 리우 등의 2001년 3월 20일에 등록된 미국 특허 출원 제6,204,139호의 「박막 저항기에 이용되는 페로브스카이트 재료의 특성 스위칭 방법(Method of switching the properties of perovskite materials used in thin film resistors)」의 펄스 레이저 어블레이션(pulsed laser ablation, PLA) 기술을 통해 에피택셜(epitaxial) YBa2Cu3O7(YBCO)과 부분 에피택셜 백금 기판 양쪽에서 성장한 것이다. 엑스레이 회절(XRD) 극형식(polar figure)은 PCMO 박막의 에피택셜 특성을 확증한다.
미국 특허 출원 제6,204,139호에는 상온에서 PCMO 박막에 전기 펄스를 가했을 때 발생되는 저항 변화에 대해 기재되어 있다. PCMO 박막은 펄스 레이저 증착(pulsed laser deposition, PLD)에 의해 에피택셜 YBa2Cu3O7(YBCO)과 부분 에피택셜 백금 기판 양쪽에 증착되었다. 전기 펄스의 극성은 저항 변화의 특성을 결정한다. 즉, 증가시키거나 감소시킨다.
상온에서 작동가능한 비휘발성 메모리 장치인 전기적으로 프로그래밍가능한 저항은 리우 등에 의해 발표된 바와 같이 LaAlO3상의 YBCO 상에서 에피택셜적으로 성장한 PCMO으로 만들어지지만, 시료의 크기가 수백 제곱미크론이므로, 상업적 생산에는 실용적이지 않다. 이러한 형태의 메모리는 반전된 짧은 전기 펄스에 의해 가역적으로 프로그래밍될 수도 있다. 메모리 셀은 단일 비트 또는 다중 비트 정보를 산출할 수 있다. 그러나, PCMO는 YBCO 등의 특정 바닥 전극상에서 PCMO가 성장되어야 하는 것을 필요로 하는 결정형상이어야 하고, 이는 최신 실리콘 집적 회로 기술과 양립할 수 없다.
비교적 높은 온도, 예를 들면, 700℃를 초과하는 온도에서의 성장 또는 결정화는 장치를 최신 집적 회로에 집적하는 것을 매우 복잡하게 만든다. 또한, 전체 회로 영역을 PCMO의 단일 그레인(grain)으로 덮는 것은 불가능하다. 그레인 경계 영역을 덮는, 단일 그레인 PCMO 결정상에서 제조된 메모리 셀의 특성과 다중 그레인 PCMO 결정상에서 제조된 메모리 셀의 특성은 동일하지 않기 때문에, 회로 수율과 메모리 성능에 문제가 발생할 것이다. 리우 등의 시료의 낮은 △R/R 비율이 보고되어 있다. 리우 등의 기술을 상업적으로 제조된 비휘발성 메모리 장치에 적용할수 있다는 것은 신용할 수 없다.
DRAM 및 플래시 메모리 등의 고집적 메모리 장치는 셀 크기가 작기 때문에, 고밀도 집적이 가능하다. 그러나, 종래의 DRAM은 복잡한 제조공정을 필요로 하고, 종래의 플래시 메모리는 고전압 프로그래밍을 필요로 하며 서브미크론(cub-micron) 미만의 셀 크기로 소형화하기 어렵다.
자기정렬 교차점 메모리 어레이의 제조방법은, 임의의 지지 전자장치 구조를 형성하는 단계를 포함하는, 기판을 준비하는 단계; 상기 기판상에 P-웰 영역(P-well area)을 형성하는 단계; 깊은 N+층(region)을 형성하기 위해 이온을 주입하는 단계; P+/N 접합을 형성하기 위해 상기 N+층상에 얕은 P+층을 형성하도록 이온을 주입하는 단계; 상기 P+층상에 배리어 금속층을 증착하는 단계; 상기 배리어 금속층상에 바닥 전극층을 증착하는 단계; 상기 바닥 전극층상에 폴리실리콘 또는 실리콘 질화물의 희생층을 증착하는 단계; 트렌치(trench)를 형성하기 위해, 상기 폴리실리콘 층, 상기 바닥 전극층, 상기 배리어 금속층, 상기 P+층 및 상기 N+층 부분을 제거하도록, 상기 구조를 패터닝 및 에칭하는 단계; 상기 트렌치를 채우기 위해 산화물을 증착하는 단계; 상기 폴리실리콘을 패터닝 및 에칭하는 단계; 남아있는 바닥 전극층과 자기정렬되는 PCMO층을 증착하는 단계; 상단 전극층을 증착하는 단계; 상기 상단 전극층을 패터닝 및 에칭하는 단계; 및 메모리 어레이 구조를 완성하는 단계를 포함한다.
본 발명의 목적은 바닥 전극에 대해 자기정렬된 절연 PCMO셀 필러(pillar)를 가지는 고밀도 교차점 저항기 메모리 어레이를 제공하는 것이다.
본 발명의 다른 목적은 셀의 크기가 소형이고, 누설 전류가 작으며, 메모리 셀간의 혼선(cross talk)이 낮은 어레이를 제공하는 것이다.
상기 본 발명의 목적은 본 발명의 특징을 빨리 이해할 수 있도록 하기 위한 것이다. 본 발명은 도면과 연계된 본 발명의 바람직한 실시예의 상세한 설명으로 보다 상세하게 이해할 수 있을 것이다.
도 1은 본 발명의 어레이의 제조에 있어서의 초기 단계의 단면도;
도 2는 도 1의 어레이의 평면도;
도 3은 도 2의 3-3선을 따라 절취한 어레이의 단면도;
도 4는 도면의 명료성을 위해 도시하지 않은 금속제 인터커넥트(metal interconnect)을 구비한 도 2의 어레이의 평면도;
도 5는 도 4의 5-5선을 따라 절취한 어레이의 단면도;
도 6은 도 4의 6-6선을 따라 절취한 어레이의 단면도;
도 7은 도 4의 7-7선을 따라 절취한 어레이의 단면도;
도 8은 본 발명에 따라 구성된 메모리 어레이의 상세한 도시를 생략한 평면도;
도 9는 도 8의 9-9선을 따라 절취한 어레이의 단면도; 및
도 10은 도 8의 10-10선을 따라 절취한 어레이의 단면도이다.
*도면의 주요 부분에 대한 부호의 설명*
10:기판11:p-웰
12:N+층14:P+층
16:배리어 금속층18:바닥 전극
20:희생층22:산화물 성분
24:PCMO 저항기 필러28:PCMO 메모리 저항 재료
30:상단 전극
본 발명은, 본 실시예에서는 Pr0.7Ca0.3MnO3(PCMO) 등의 페로브스카이트 재료상에 형성되는, 절연된 초거대 자기저항 산화물(colossal magnetoresitive oxide, CMR) 셀 저항기 필러를 가지는 교차점 메모리 어레이의 트렌치 절연 형태이다. 상기 구조는 고밀도 장치를 얻을 수 있고 최신 ULSI 기술과 양립할 수 있는 공정에 의해 제조될 수도 있다.
도 1을 참조하면, 본 발명의 제조방법은, 적절한 기판을 준비하고, PCMO 필러를 제조하기 전에, 임의의 최신 공정에 의한 "지지 전자장치(supporting electronic)"라고 칭할 비메모리 장치를 제조하는 것을 포함한다. 메모리 어레이는 P-웰(11) 영역을 가지는 기판(10)상에 제조된다. 전체 메모리 영역에는 깊은 N+층(N+층)(12)을 형성하기 위해 인(phosphorus)이 주입된다. 주입을 위한 인 이온의에너지는 약 60keV∼200keV의 범위에 있고 상기 이온 도즈(ion dose)는 약 5ㆍ1014ions/㎠∼2ㆍ1015ions/㎠의 범위에 있다. 추가적인 이온 주입에 따라, N+층의 고유저항을 감소시키기 위해 다중 에너지(multi energy) 인을 사용할 수도 있고, 약 100keV∼250keV 사이의 에너지 레벨과 약 1ㆍ1014ions/㎠∼2ㆍ1015ions/㎠ 사이의 도즈의 인 이온의 주입을 필요로 한다. 얕은 P+층(14)은 P+/N 접합을 형성하기 위해 주입된다. 얕은 P+층(14)에는 약 20keV∼60keV 사이의 에너지 레벨과 약 1ㆍ1015ions/㎠∼5ㆍ1015ions/㎠ 사이의 도즈의 BF2이온이 주입될 수도 있다.
도 1은, 메모리의 표면을 세정하여 산화물을 제거한 후 TaN, TiN, WN, 및 TiTaN 등의 배리어 금속층(16)을 약 10nm∼50nm의 두께로 증착하고 Pt 및 Ir 등의 바닥 전극(18) 재료를 약 50nm∼300nm의 두께로 증착한 것을 나타낸다. 그 후, 바람직한 실시예에 있어서는 약 200nm∼400nm의 두께를 가지는 폴리실리콘 또는 실리콘 질화물의 희생층(20)을 상기 구조 위에 증착한다.
도 2를 참조하면, 포토레지스트를 증착하여 활성 영역을 패터닝한다. 상기 구조를 에칭하여 희생층(20)의 부분, 바닥 전극(18)의 부분, 배리어 금속층(16)의 부분, 및 P+층(P+실리콘)(14)과 N+층(N+실리콘)(12)의 부분을 제거한다. 그 후, 포토레지스트를 제거한다. 에칭 공정은 N+층(N+실리콘)(12)을 통과해 P-웰(11)내로 적어도 10nm 에칭한다.
모든 에칭 손상을 세정하고 에칭된 트렌치를 산화물로 채운 후, CMP에 의해 평탄하게 한다. 도 3은 앞서의 단계에 이어지는, 도 2의 단면도를 나타낸다.
도 3을 참조하면, 포토레지스트를 증착하여 메모리 셀 영역을 보호한다. 희생층(20), 바닥 전극(18), 배리어 금속층(16), 및 P+층을 에칭하고, N+층(N+층)(12) 내로 약간 에칭할 수도 있다. 포토레지스트를 제거하고, 산화물 성분(산화물층)(22)을 증착한 후 CMP에 의해 평탄하게 한다. 도 4는 본 단계에서의 구조의 평면도를 나타내고, 도 5는 도 4의 5-5선을 따른 단면도이다. 도 6은 도 4의 6-6선을 따른 단면도이다. 도 7은 아직 PCMO에 의해 대체되지 않은 희생층(20)을 나타내는 도면으로서, 도 4의 7-7선을 따라 절취한 단면도이다.
희생층(20)을 다시 에칭하고 PCMO 메모리 저항 재료(28)를 증착한 후 CMP에 의해 평탄하게 한다. 상단 전극(30)의 층을 증착하고 포토레지스트로 패터닝한다. 상단 전극을 에칭하고, 포토레지스트를 제거하면, 도 8∼10의 구조로 된다. 도 8은 교차점 메모리 어레이 구조의 평면도이고, 일부 금속층과 피복층은 도시되지 않았다. 산화물 성분(22)은 참조부호 24 등의 PCMO 저항기 필러가 될 부분을 둘러싼다. 도시된 도면에, 배리어 금속층(16)이 도시되어 있다. PCMO 저항기 필러(24) 위에는 상단 전극(30)이 깔린다. Pt 및 Ir 등의 상단 전극(30) 재료를 약 50nm∼300nm의 두께로 증착한다. 도 9는 도 8의 9-9선을 따른 단면도로서, 산화물 성분(22), PCMO 저항기 필러(24), P-웰(11), N+층(12), P+층(14), 배리어 금속층(16), 바닥 전극(18), PCMO층(PCMO 메모리 저항 재료)(28), 및 상단 전극(30)을 나타낸다. 도10은 도 8의 10-10선을 따른 단면도이다. 도면에 도시된 바와 같이, 각 메모리 셀의 CMR 메모리 필러가 절연되고 바닥 전극에 대해 자기정렬되지만, 상단 전극과 CMR 필러는 자기정렬되지 않기 때문에, CMR 저항 필러가 본 구조의 다른 소자들과 함께 부분적으로 자기정렬된다. 추가적인 지지 전자장치와 금속배선 (metallization)을 제조함으로써 장치가 완성된다.
이와 같이, 자기정렬 교차점 메모리 어레이의 제조방법이 개시되었다. 첨부된 청구 범위에 정의된 본 발명의 범위 내에서 다른 변경과 수정이 가해질 수도 있다.
본 발명에 따른 자기정렬 교차점 메모리 어레이의 제조방법은, 바닥 전극에 대해 자기정렬된 절연 PCMO셀 필러를 가지는 고밀도 교차점 저항기 메모리 어레이를 제공할 수 있다.
또한, 본 발명에 따른 자기정렬 교차점 메모리 어레이의 제조방법은, 셀의 크기가 소형이고, 누설 전류가 작으며, 메모리 셀간의 혼선이 적은 어레이를 제공할 수 있다.
Claims (22)
- (a) 임의의 지지 전자장치 구조를 형성하는 단계를 포함하는, 기판을 준비하는 단계;(b) 상기 기판상에 P-웰 영역을 형성하는 단계;(c) 깊은 N+층을 형성하기 위해 이온을 주입하는 단계;(d) P+/N 접합을 형성하기 위해 상기 N+층상에 얕은 P+층을 형성하도록 이온을 주입하는 단계;(e) 상기 P+층상에 배리어 금속층을 증착하는 단계;(f) 상기 배리어 금속층상에 바닥 전극층을 증착하는 단계;(g) 상기 바닥 전극층상에 희생층을 증착하는 단계;(h) 트렌치를 형성하기 위해, 상기 희생층, 상기 바닥 전극층, 상기 배리어 금속층, 상기 P+층 및 상기 N+층을 제거하도록, 상기 단계(a)∼단계(g)에 의해 얻어진 구조를 패터닝 및 에칭하는 단계;(i) 상기 트렌치를 채우기 위해 산화물을 증착하는 단계;(j) 상기 희생층을 패터닝 및 에칭하는 단계;(k) 남아있는 바닥 전극층과 자기정렬되는 PCMO층을 증착하는 단계;(l) 상단 전극층을 증착하는 단계;(m) 상기 상단 전극층을 패터닝 및 에칭하는 단계; 및(n) 메모리 어레이 구조를 완성하는 단계를 포함하는 것을 특징으로 하는 자기정렬 교차점 메모리 어레이의 제조방법.
- 제 1항에 있어서, 상기 상단 전극층을 패터닝 및 에칭하는 상기 단계 이후에, (o) 추가적인 지지 전자장치 구조와 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 자기정렬 교차점 메모리 어레이의 제조방법.
- 제 1항에 있어서, 상기 (c) 깊은 N+층을 형성하기 위해 이온을 주입하는 단계는 60keV∼200keV 사이의 에너지와 5ㆍ1014ions/㎠ ∼2ㆍ1015ions/㎠ 사이의 이온 도즈의 인 이온을 주입하는 단계를 포함하는 것을 특징으로 하는 자기정렬 교차점 메모리 어레이의 제조방법.
- 제 3항에 있어서, 상기 (c) 깊은 N+층을 형성하기 위해 이온을 주입하는 단계는 상기 N+층의 고유저항을 감소시키기 위해 100keV∼250keV 사이의 에너지 레벨과 1ㆍ1014ions/㎠∼2ㆍ1015ions/㎠ 사이의 이온 도즈의 다중 에너지 인을 주입하는 단계를 포함하는 것을 특징으로 하는 자기정렬 교차점 메모리 어레이의 제조방법.
- 제 1항에 있어서, 상기 (d) 얕은 P+층을 형성하도록 이온을 주입하는 단계는 20keV∼60keV 사이의 에너지 레벨과 1ㆍ1015ions/㎠∼5ㆍ1015ions/㎠ 사이의 도즈의 BF2이온을 주입하는 단계를 포함하는 것을 특징으로 하는 자기정렬 교차점 메모리 어레이의 제조방법.
- 제 1항에 있어서, 상기 (e) 배리어 금속층을 증착하는 단계는 TaN, TiN, WN, 및 TiTaN으로 이루어진 배리어 금속군으로부터 선택된 배리어 금속을 10nm∼50nm 사이의 두께를 가지는 층으로 증착하는 단계를 포함하는 것을 특징으로 하는 자기정렬 교차점 메모리 어레이의 제조방법.
- 제 1항에 있어서, 상기 (f) 바닥 전극층을 증착하는 단계는 Pt 및 Ir으로 이루어진 전극 재료군으로부터 선택된 바닥 전극 재료를 50nm∼300nm의 두께를 가지는 층으로 증착하는 단계를 포함하는 것을 특징으로 하는 자기정렬 교차점 메모리 어레이의 제조방법.
- 제 1항에 있어서, 상기 (g) 희생층을 증착하는 단계는 폴리실리콘과 실리콘 질화물로 이루어진 재료군으로부터 선택된 재료의 층을 200nm∼400nm 사이의 두께를 가지는 층으로 증착하는 단계를 포함하는 것을 특징으로 하는 자기정렬 교차점 메모리 어레이의 제조방법.
- 제 1항에 있어서, 상기 (l) 상단 전극층을 증착하는 단계는 Pt와 Ir로 이루어진 전극 재료군으로부터 선택된 상단 전극 재료를 50nm∼300nm 사이의 두께를 가지는 층으로 증착하는 단계를 포함하는 것을 특징으로 하는 자기정렬 교차점 메모리 어레이의 제조방법.
- 부분적으로 정렬된 PCMO 저항기 필러를 가지는 자기정렬 교차점 메모리 어레이의 제조방법으로서,(a) 임의의 지지 전자징치 구조를 형성하는 단계를 포함하는, 기판을 준비하는 단계;(b) 상기 기판상에 P-웰 영역을 형성하는 단계;(c) 깊은 N+층을 형성하기 위해 이온을 주입하는 단계;(d) P+/N 접합을 형성하기 위해 상기 N+층상에 얕은 P+층을 형성하도록 이온을 주입하는 단계;(e) 상기 P+층상에 배리어 금속층을 증착하는 단계;(f) 상기 배리어 금속층상에 바닥 전극층을 증착하는 단계;(g) 폴리실리콘과 실리콘 질화물로 이루어진 재료군으로부터 선택된 재료의 층을 증착하는 단계를 포함하는, 상기 바닥 전극층상에 희생층을 증착하는 단계;(h) 트렌치를 형성하기 위해, 상기 희생층, 상기 바닥 전극층, 상기 배리어금속층, 상기 P+층 및 상기 N+층을 제거하도록, 상기 단계(a)∼단계(g)에 의해 얻어진 구조를 패터닝 및 에칭하는 단계;(i) 상기 트렌치를 채우기 위해 산화물을 증착하는 단계;(j) 상기 희생층을 패터닝 및 에칭하는 단계;(k) 남아있는 바닥 전극층과 자기정렬되는 PCMO층을 증착하는 단계;(l) 상단 전극층을 증착하는 단계;(m) 상기 상단 전극층을 패터닝 및 에칭하는 단계; 및(n) 메모리 어레이 구조를 완성하는 단계를 포함하는 것을 특징으로 하는 자기정렬 교차점 메모리 어레이의 제조방법.
- 제 10항에 있어서, 상기 상단 전극층을 패터닝 및 에칭하는 상기 단계 이후에, (o) 추가적인 지지 전자장치 구조와 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 자기정렬 교차점 메모리 어레이의 제조방법.
- 제 10항에 있어서, 상기 (c) 깊은 N+층을 형성하기 위해 이온을 주입하는 단계는 60keV∼200keV 사이의 에너지와 5ㆍ1014ions/㎠ ∼2ㆍ1015ions/㎠ 사이의 이온 도즈의 인 이온을 주입하는 단계를 포함하는 것을 특징으로 하는 자기정렬 교차점 메모리 어레이의 제조방법.
- 제 12항에 있어서, 상기 (c) 깊은 N+층을 형성하기 위해 이온을 주입하는 단계는 상기 N+층의 고유저항을 감소시키기 위해 100keV∼250keV 사이의 에너지 레벨과 1ㆍ1014ions/㎠∼2ㆍ1015ions/㎠ 사이의 이온 도즈의 다중 에너지 인을 주입하는 단계를 포함하는 것을 특징으로 하는 자기정렬 교차점 메모리 어레이의 제조방법.
- 제 10항에 있어서, 상기 (d) 얕은 P+층을 형성하도록 이온을 주입하는 단계는 20keV∼60keV 사이의 에너지 레벨과 1ㆍ1015ions/㎠∼5ㆍ1015ions/㎠ 사이의 도즈의 BF2이온을 주입하는 단계를 포함하는 것을 특징으로 하는 자기정렬 교차점 메모리 어레이의 제조방법.
- 제 10항에 있어서, 상기 (e) 배리어 금속층을 증착하는 단계'는 TaN, TiN, WN, 및 TiTaN으로 이루어진 배리어 금속군으로부터 선택된 배리어 금속을 10nm∼50nm 사이의 두께를 가지는 층으로 증착하는 단계를 포함하는 것을 특징으로 하는 자기정렬 교차점 메모리 어레이의 제조방법.
- 제 10항에 있어서, 상기 (f) 바닥 전극층을 증착하는 단계는 Pt 및 Ir으로 이루어진 전극 재료군으로부터 선택된 바닥 전극 재료를 50nm∼300nm의 두께를 가지는 층으로 증착하는 단계를 포함하는 것을 특징으로 하는 자기정렬 교차점 메모리 어레이의 제조방법.
- 제 10항에 있어서, 상기 (g) 희생층을 증착하는 단계는 200nm∼400nm 사이의 두께를 가지는 희생 재료의 층을 증착하는 단계를 포함하는 것을 특징으로 하는 자기정렬 교차점 메모리 어레이의 제조방법.
- 제 10항에 있어서, 상기 (l) 상단 전극층을 증착하는 단계는 Pt와 Ir로 이루어진 전극 재료군으로부터 선택된 상단 전극 재료를 50nm∼300nm 사이의 두께를 가지는 층으로 증착하는 단계를 포함하는 것을 특징으로 하는 자기정렬 교차점 메모리 어레이의 제조방법.
- (a) 임의의 지지 전자장치 구조를 형성하는 단계를 포함하는, 기판을 준비하는 단계;(b) 상기 기판상에 P-웰 영역을 형성하는 단계;(c) 60keV∼200keV 사이의 에너지와 5ㆍ1014ions/㎠ ∼2ㆍ1015ions/㎠ 사이의 이온 도즈의 인 이온을 주입하는 단계를 포함하는, 깊은 N+층을 형성하기 위해 이온을 주입하는 단계;(d) 20keV∼60keV 사이의 에너지 레벨과 1ㆍ1015ions/㎠∼5ㆍ1015ions/㎠ 사이의 도즈의 BF2이온을 주입하는 단계를 포함하는, P+/N 접합을 형성하기 위해 상기 N+층상에 얕은 P+층을 형성하도록 이온을 주입하는 단계;(e) TaN, TiN, WN, 및 TiTaN으로 이루어진 배리어 금속군으로부터 선택된 배리어 금속을 10nm∼50nm 사이의 두께를 가지는 층으로 증착하는 단계를 포함하는, 상기 P+층상에 배리어 금속층을 증착하는 단계;(f) Pt 및 Ir으로 이루어진 전극 재료군으로부터 선택된 바닥 전극 재료를 50nm∼300nm 사이의 두께를 가지는 층으로 증착하는 단계를 포함하는, 상기 배리어 금속층상에 바닥 전극층을 증착하는 단계;(g) 폴리실리콘과 실리콘 질화물로 이루어진 재료군으로부터 선택된 재료의 층을 200nm∼400nm 사이의 두께를 가지는 층으로 증착하는 단계를 포함하는, 상기 바닥 전극층상에 희생층을 증착하는 단계;(h) 트렌치를 형성하기 위해, 상기 희생층, 상기 바닥 전극층, 상기 배리어 금속층, 상기 P+층 및 상기 N+층의 부분을 제거하도록 상기 단계(a)∼단계(g)에 의해 얻어진 구조를 패터닝 및 에칭하는 단계;(i) 상기 트렌치를 채우기 위해 산화물을 증착하는 단계;(j) 상기 희생층을 패터닝 및 에칭하는 단계;(k) 남아있는 바닥 전극층과 자기정렬되는 PCMO층을 증착하는 단계;(l) 상단 전극층을 증착하는 단계;(m) 상기 상단 전극층을 패터닝 및 에칭하는 단계; 및(n) 메모리 어레이 구조를 완성하는 단계를 포함하는 것을 특징으로 하는 자기정렬 교차점 메모리 어레이의 제조방법.
- 제 19항에 있어서, 상기 상단 전극층을 패터닝 및 에칭하는 상기 단계 이후에, (o) 추가적인 지지 전자장치 구조와 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 자기정렬 교차점 메모리 어레이의 제조방법.
- 제 19항에 있어서, 상기 (c) 깊은 N+층을 형성하기 위해 이온을 주입하는 상기 단계는 N+층의 고유저항을 줄이기 위해 100keV∼250keV 사이의 에너지 레벨과 1ㆍ1014ions/㎠ ∼2ㆍ1015ions/㎠ 사이의 이온 도즈의 다중 에너지 인을 주입하는 단계를 포함하는 것을 특징으로 하는 자기정렬 교차점 메모리 어레이의 제조방법.
- 제 19항에 있어서, 상기 (l) 상단 전극층을 증착하는 단계는 Pt와 Ir로 이루어진 전극 재료군으로부터 선택된 상단 전극 재료를 50nm∼300nm 사이의 두께를 가지는 층으로 증착하는 단계를 포함하는 것을 특징으로 하는 자기정렬 교차점 메모리 어레이의 제조방법.
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