TWI234231B - Reliable low-k interconnect structure with hybrid dielectric - Google Patents
Reliable low-k interconnect structure with hybrid dielectric Download PDFInfo
- Publication number
- TWI234231B TWI234231B TW092130322A TW92130322A TWI234231B TW I234231 B TWI234231 B TW I234231B TW 092130322 A TW092130322 A TW 092130322A TW 92130322 A TW92130322 A TW 92130322A TW I234231 B TWI234231 B TW I234231B
- Authority
- TW
- Taiwan
- Prior art keywords
- layer
- dielectric
- dielectric layer
- hard mask
- hard
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76832—Multiple layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76835—Combinations of two or more different dielectric layers having a low dielectric constant
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
- H01L23/53295—Stacked insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Description
1234231 玖、發明說明: 【發明所屬之技術領域】 概言之,本發明係關於高速半導體微處理哭、 口口 孚用積體 電路(ASIC)及其他高速積體電路裝置之槊 〜卩。更具體而古 ,本發明係關於用於使用低k介電材料的半道_壯变77。 π 衣且的高階 後段製程(BEOL)金屬化結構。本發明尤係針盤— 一 …τ宁一種具有低 介黾Μ數之混合電介質的向階B E〇L互連結構。 【先前技術】 大型積體(VLSI)或超大型積體(ULSI)積體電路中之金屬 互連通常係由包含金屬佈線的圖案化層所組成。典型的積 體電路(1C)裝置包含3至15個金屬佈線層。隨著特徵尺寸之 減小及裝置區域密度之增大,預期互連層之數目將增加 居等互連結構的材料與佈局較佳選取為可最大程度地減 小仏號傳播延遲,藉此最大化整體電路速度。互連、纟士構内 信號傳播延誤的一指標為每一金屬佈線層之Rc時間常數 ,其中R為佈線之電阻,c為多層階互連結構内一選定信號 線(即導體)與外繞導體之間的有效電容。可藉由降低佈線材 料之私阻而達成減小Rc時間常數。銅因其電阻率較低故而 係用於1c互連的較佳材料。亦可藉由使用一具有低介電 常數k之介電材料而達成減小RC時間常數。 高速邏輯晶片要求較快速之互連,此乃因互連之延遲目 月〗正限制整體電路速度。尺寸愈縮減,互連之延遲愈成為 限制整體電路性能的重要因素。在整個半導體工業内, 引入若干種於一低k絕緣體内使用銅導體之互連結構,藉 H9046 1234231 以4低互連足延遲。一評量互連延遲之度量係互連結構之 有π ’I见g數k(eff)。為取得較低的丨〈(eff)並藉此減低延誤 ,必須兼採用低k電介質(k<4)與低k阻障層(例如,對於氮化 石夕’ k < 7)兩者。 包含低k介電材料及銅互連之當前技術雙鑲嵌互連結構 描返於由R.D. Goldblatt等人編著的「一種運用低让電介質之 高性能 0.13 μηι銅 BE0L技術(A Hlgh perf〇rmance 〇 13
Copper BEOL Technology Wlth Low-k Dlelectric)」,IEEE 2000國際互連技術會議會刊,PP. 261-263。圖1繪示了一種 採用低k介電材料及銅互連之典型雙鑲嵌互連結構。該互連 結構包含一下伏基板10,該基板内可以包含諸如電晶體之 邏輯電路元件。於下伏基板1Q上可設置—頂蓋層n。一通 常稱為層間電介質(ILD)的介電層12覆蓋於基板1〇及可選 之頂蓋層11上。在高階互連結構中,比〇層12較佳係一低k 聚合熱固性材料’例如SlLK,道化學公司(d〇w Company)有售的一種芳香烴熱固性聚合物)。至少一導體μ 、18内嵌於ILD層12内。在高階互連結構中,導體14、ΐδ 通常係銅但亦可選用銘或其他導電材料。狐—Η與導體 Μ、18之間可以設置一擴散阻障襯層(未顯示)。此擴散阻障 襯層可以由妲、鈦、鎢或該等金屬之氮化物組成。於工⑶ 層12上可以設置一由例如氮化矽形成之頂蓋層I?。導體u 之頂面通常藉-化學機械研磨(CMp)步驟製作成與氮化矽 層Π之頂面共平面。於整個結構之上可以設置一亦由氮化 矽形成之最終頂蓋層1 9。 89046 1234231 等體丨4、1 8可以藉習知雙鑲嵌製程來形成。舉例而言, 所示互連層階之形成開始於沈積IL D材料| 2於頂蓋層η上 。若孩ILD材料係一例如SiLK 1 Μ之低k聚合熱固性材料,則 通常旋塗塗佈該ILD材料,施予一塗佈後熱烘烤以去除溶劑 並在高溫下進行固化。其後,設置氮化矽層17於比〇層12 上。然後,採用習知之微影及蝕刻製程圖案化氮化矽層1 7 ILD層1 2及頂盍層1 1,以形成至少一渠溝〗8及通孔μ。該 等渠溝及通孔可以襯貼一擴散阻障襯層。然後,在一習知 雙鑲嵌製程中,使用一諸如銅之金屬填充該等渠溝及通孔 ,,以形成導體14、18。多餘之金屬採用化學機械研磨(CMp) 製程移除。最後,沈積氮化矽頂蓋層19於銅導體丨8及氮化 石夕層1 7上。 在阿階互連結構中,一種較佳之低k介電材料係一聚合熱 固性材料,例如SlLKTM(道化學公司有f的一種芳香烴熱固 性聚合物)。該材料具有一約為2 65的介電常數。然而,採 用1等低1^才料作為ILD的銅互連結構會受到可靠性問題之 中包括由低k介材料的熱膨脹所致之機械失效。 SlLK私介質的模數為2 7 Gpa,而二氧化矽的模數為Μ P P亥差,矢已澄明係造成上述可靠性問題的重要因素。 、因:匕’業内需要-種高階互連結構,其所具有的低k(eff) 、 3低丨、材料i —膨脹所引發的可靠性問題困擾。 頒予Agdeh等人的美國專利第6,362,〇91號中關釋了一 2具有一多層低k iLD的互連結構。Andideh等人屆時試圖 十矢車乂 ’]厄〜低k摻碳矽薄膜内之破裂問題,而非由聚合低匕 89046 1234231 材料之熱膨脹觫、 汁致 < 可靠性問題。為解決該破裂問題,其 建議採用一·由甚;a ,人 ^右十低k介電材料(例如摻碳矽)與具有增加韌 度〜不一&%材料(例如二氧化矽)交替組成之多層ILD。儘 &汶專利知不低k介電材料可以包含一低k聚合物,然而, 自專利揭示可瞭解,Andideh等人並未認識到上文中所討 磡的關^氷合低k電介質(例如SiLKtm)之模數與二氧化矽 模i不相同之問題。再者,其中所建議的該具有增加章刃 度之第一々巴緣材料(Si〇2、SiN、Si〇N、Si〇F及SiC)皆具較 冋之;丨兒$數’使得該多層ILD之k(eff)相對較高。最後, 由於使用相同之多層ILD建構通孔層階及線層階而無中間 頂盖層或蝕刻終止層,致使該種結構之製造極為困難。 因此,業内仍需要一種高階互連結構,其所具有的低 l、(eff)不又永合低k材料之熱膨脹所引發的可靠性問題困擾。 【發明内容】 運用本發明就可解決,本發 互連結構。在一實施例中,本 基板之弟一介電層;一位於該 罩層,該第一硬質光罩層具有 層及該第一硬質光罩層内的至 一硬質光罩層上的通孔層階頂 蓋層上的第二介電層,其中該 第一介電層之材料形成;一位 質光罩層,該第二硬質光罩層 孔層階頂蓋層、該第二介電層 明係針對在一基板上形成一 發明足結構包含:一覆蓋該 第一介電層上的第一硬質光 一頂面;内嵌於該第一介電 V 導氣通孔;一位於該第 益層,一位於該通孔層階頂 第二介電層係由一不同於該 於該第一介電層上之第二硬 具有頂面;及内嵌於該通 及該第二硬質光罩層内之至 89046 -10 - 1234231 具有一與該第二硬質光罩之頂面共 少一導電線,該導電線 平面之頂面。 在另一實施例中,本發明之結構包含··一覆蓋基板之第 1 層’ 一位於该第一介電層上的飯刻終止層;一位於 ^敍刻、止層上的黏著促進齊彳層,—位於該黏著促進劑層 上的第二介電層,其中該第二介電層係由一不同於該第一 介電層之材料形成;一位於該第二介電層上之硬質光罩層 ,孩硬質光罩層具有一頂面;内嵌於該第一介電層及蝕刻 終止層内的至少一導電通孔;及内嵌於該黏著促進劑層、 該第二介電層及該硬質光罩層内的至少一導電線,該^電 線具有一與該硬質光罩之頂面共平面之頂面。 私 本發明亦係關於一種用於在一基板上形成一互連結構之 方法。在—實施例中,該方法包含如下步驟:沈積-第一 介電層於一基板上,沈積—第—質 ^ 硬貝先罩層於孩第一介電 層上,該第一硬質光罩層具有— 〆 J 頂面,在該第一介電層及 該第一硬質光罩層内形成至少— 乂 —迥孔開口;使用—導電材 料填充該通孔開口,藉此形成知山 战内肷於孩第一介電層及該第 ,硬質光罩層内的至少一導雷、7 题孔,沈積一通孔層階頂苫 層於該第一硬質光罩層内;沈一 皿 知一罘一介電層於該通孔厣 階頂蓋層上’其中該第二介電層係由-不同於該第—介; 詹之材料形成:沈積一第二硬質光罩層於該第二介電層2 ,該第二硬質光罩層具有—頂” ^ ”啤,在孩通孔層階頂蓋層、 該第二介電層及孩硬質光罩層内成二 Μ彤成土少一渠溝開口,1 中該弟二開口彳旻蓋該第·一導,h I礙孔;及使用一導電材料埴 1234231 充該渠溝開口,藉此形成内嵌於該通孔層階頂蓋層 ,该 二介電層及該第二硬質光罩層内的至少/導電線 線具有一與該第二硬質光罩之頂面共平面之頂面 在另一實施例中,該方法包含如下步驟:沈積 電層於基板上;沈積一餘刻終止層於該第一介電層上 I虫刻終止層具有一頂面;沈積一黏著促進劑層於 第 €介 该 該蝕刻 中该 止層上;沈積一第二介電層於該黏著促進劑層上’其 第一介電層係由一不同於該第一介電層之材料形成,/尤/、 一硬質光罩層於該第二介電層上,該硬質光罩層具有/頂 面;在該硬質光罩層、該第二介電層、該黏著促進劑層、 該第一介電層及蝕刻終止層内形成至少一通孔開口 硬質光罩層、該第二介電層及該黏著促進劑層内形成二I 一渠溝開口,其中該渠溝開口覆蓋該通孔開口 ; = 土少 笔材料填充該通孔及渠溝開口,藉此形成内嵌於讀第—二 電層、該蝕刻終止層、該黏著促進劑層、該第二二2 —介 孩硬質光罩層内的至少一通孔導體和線 > ^ %層及 有一興硬質光罩之頂面共平面之頂面。 …、【實施方式】 在該 現在將參照附圖來闡釋本發明。在該些圖式中 方式顯示並概略表示出本發明之若干不同態樣,j以簡化 楚地闡釋並舉例說明本發明。舉例而t,該:圖:期更清 ㈣二不同態樣之垂直戴面u y ".、叩,熱褚此項技術者應瞭解,在實際結 : 些態樣將極有可能併人尖細之特徵。此外:’該 令铋明並未限 H9046 1234231 定於任一特定形狀之建構。 儘管本文係依據一包含銅之結構闡釋本發明之某些態样 ,然而本發明並非限定於此。儘管銅係一較佳之導電材料 ,然而本發明之結構可以包含任何適宜之導電材料,例如 鋁。 參見圖2(e),本發明之互連結構之一較佳實施例包含— 下伏基板1 1 0,該基板可以包含一諸如電晶體之邏輯電路分 件,且可終結於一單鑲嵌佈線層階及/或頂蓋層,該饰線層 階及/或頂蓋層可由一相同於或不同於下文所討論之導ff 及頂蓋層之材料形成。舉例而言,基板11 〇可終結於一包今 鎢的佈線層階,而下文所討論之導體114及11 8可由銅形成。 於下伏基板1 1 0上可以設置一頂蓋層1 1 1。一通常稱層間 電介質(ILD)的介電層112覆蓋於頂蓋層η 1上。一通孔層階 硬;光罩層1 1 3較佳設置於ILD層1 1 2上。至少一通孔導體 1 1 4内嵌於ILD層1 1 2、頂蓋層111及通孔硬質光罩層丨丨3内。 於ILD層1 12與通孔導體1 14之間可以設置一擴散阻障襯層 (未顯示)。通孔導體114之頂面通常藉一化學機械研磨 (CMP)步驟製作成與通孔硬質光罩層丨13之頂面共平面。 在圖2(e)所示之互連結構中,一第—互連層階由頂蓋層 1U ILD層112、硬質光罩層II3及通孔導體114界定。圖2 ^顯:位於該第一互連層階之上的—第二互連層階包含通 八風層1 1 5、ILD層1 1 6、線硬質光罩層丨} 7及線導體1 } 8 。於通^蓋層115與1⑶層116之間可以設置-黏著促進劑 ::未〃、厂)最終頂盍層11 9覆蓋線導體1 1 8及線硬質光 89046 1234231 罩層1 1 7。 圖j (d)繪示了本發明之互連結構之另一較佳實施例。該實 才也例包g 下伏基板2 1 0,該基板可以包含諸如電晶體之邏 輯疋件。於下伏基板2 1〇上可以設置一頂蓋層2丨丨。ILD層2 12 覆蓋於頂蓋層211上。一蝕刻終止層213設置於ILD層212上 。一黏著促進劑層2 1 5設置於蝕刻終止層2 1 3上。ILD層2 1 6 沈積於黏著促進劑層2 1 5上,硬質光罩層2 1 7覆蓋ILD層2 1 6 。如圖所示’至少一通孔導體2 1 4及線導體2 1 8内嵌於層2 u 、2 1 2、2 1 3、2 1 5、2 16及2 1 7内。線導體2 1 8之頂面製作成 與硬質光罩層21 7之頂面共平面。一最終頂蓋層219覆蓋線 導體21 8及線硬質光罩層217。 儘管較佳係採用低k介電材料,然ILD層1 12、1 16、212 及216可以由任一適宜之介電材料形成。適宜之介電材料包 括摻碳之二氧化矽材料;氟化矽玻璃(FSG);有機聚合熱固 性材料、氧碳化矽;SiCOH電介質;摻氟之氧化矽;旋塗 玻璃;矽倍半氧烷,包括氫化矽倍半氧烷(Hydrogen SUsesqwoxane ; HSq)、甲基矽倍半氧烷 dsesquioxane ; MSQ)以及HSQ與MSQ的混合物或共聚物) ;以苯并環丁烯(BCB)為主的聚合物電介質,及任何含矽之 低k電介質。利用矽倍半氧烷化學特性使用SiC〇Hs組合物 旋鍍而成的低k薄膜之實例包括h〇sptm(霍尼維爾 (H〇neywell)公司有售)、JSR51〇9及5]〇8(日本合成橡膠公司 有售)、Zirkon 1 M(R〇hm&HaSS公司的一分公司Shipiey微電子 公司有售)及多孔低k(ELK)材料(應用材料公司有售)。Z牟 S9046 14 I23423l 氣化碎材料或有機矽氧烷之實例包括Black , (應用材料公司有售^c〇rai.rM (N〇venus公司有’ 。)HSQ材料之貫例包括阳^^(道康寧公司⑴㈣c⑽1叫) =售)。較佳足介電材料包括基本上由碳、氧及氫組成的有 機水合熱固性材料,其包括以SiLktm而著稱的低k聚伸芳基 鍵永合材料(道化學公司有售)及以FLArEtm而著稱的低k聚 3材料(霍尼維爾(Honeywe 11)公司有售)。 在一較佳實施例中,通孔層階之1£^層n 2及2丨2係由一具 有低熱膨脹係數(CTE)的材料(例如SlC〇H或氧化物介電材_ 料)形成以提高可靠性,而線層階之ILD層116及216係由一 具有低k的聚合熱固性材料(例如SiLktm)形成。更佳方式為 ’通孔層階之ILD層112及212由一其CTE小於約50 ppm/t 且較佳匹配導體114及2 14之CTE的介電材料形成。 在一更佳實施例中,通孔層階之ILD層1 1 2及2 1 2係由 31<3(^形成,線層階之11^層116及216係由311^1^形成。在 另一實施例中,通孔層階之ILD層112及212可以由SlC〇H形φ 成,線層階之ILD層116及216可以由多孔SiLKtm形成。在再 一實施例中,通孔層階之ILD層112及212可以由多孔SiCOH 形成,線層階之ILD層11 6及2 16可以由SiLKtm形成。在又一 實施例中,通孔層階之ILD層11 2及2 12可以由多孔SiCOH形 成,線層階之ILD層116及216可以由多孔SiLI〈tm形成。在又 一實施例中,通孔層階之ILD層112及212可以由多孔SiCOH 形成,線層階之IL D層1 1 6及2 1 6可以由S1C〇Η形成。在又一 實施例中,通孔層階之ILD層1 1 2及2 12可以由SiCOH形成, 89046 -15 - 1234231 線層階之丨LD層116及216可以由多孔SiC〇Η形成。 ILD層M2、丨16、21 2及2 16的各自厚度可以為约1〇 ηηι至 約1000 nm,然該些層各自的厚度較佳為約]2〇請。ild層 1 1 2、Μ 6、2 1 2及2 1 6的介電常數較佳為約丨8至約3 5,且最 佳為约2.5至2.9。在多孔材料兼用於線層階丨LD及通孔層階 KD的實施例中,1]1[)層U2、π6、212及216之材料皆為多 孔材料,因而進一步將該些層之介電常數降低至約1. §至25 的範圍内。 更貝光罩層Π j及蚀刻終止層2 1 3可以由任何適宜之介電 材料形成。層U3及21 3較佳具有如下特性:(1)低介電常數 (較佳小於約7); (2)—相對襯層之低CMp率(較佳約1:5)且因 匕可作為CMP終止層;(3)具親水性以達成有效cMp後清洗 ,(4)可作為阻止銅擴散進入下伏介電層之阻障層;及(5; 9對光阻剥除作業中所用氧電漿具有阻抗性。用於層1 13及 2 1 3的較佳材料包括SlCH& SlNCH,例如m〇kTM(應用材料 公^售)’且具有一小於約5且較佳小於約4.9之介電常數 ,砰各乏,該些層較佳係由約2〇至34原子%的矽、約I]至 :4原子。/。的碳、約5至30原子%的氮及約2。至5。原子。/。的氫 组成。該才才料之組成較佳係SlxCyNwHz,其巾χ為约0.2至約 =’ y為約〇·12至約〇.34 ’ w為約〇.〇5至約〇.3,及ζ為約〇」 ^ 〇'5 該SlNCH材料之一尤佳組成為约22至30原子。/〇的 夕f 1)至3〇原子%的石炭、約10至22原子%的氣及約30至4兰 ,二1的氧。該尤佳之組成可表達為SixCvNuHz,其中X為約 …2至约3,y為約丨.5至約3, w為約丨至約2,及z為約3至約 ^^046 1234231 。在最佳實施例中,接Η … Τ #用丨個以上建孔硬質光罩層,其中底 層具有最低之介電當轉芬曰古、 一 兒吊教及取咼足CMP選擇性。 通孔頂蓋層〗1 5可以忐枉行1 A、A 一、_、 由任何通罝又介電材料形成。通孔頂 盆層1 1 :)較佳具有如下特性:( v u必;丨%吊數,對光阻剝 除作業中所用氧電漿且有· -、百卩抗丨生,(3)可作為銅阻障層;(4) 具有触刻選擇性並因此可作為 J丨F局蚀衷j、,、;止層。用於頂蓋層η 5 〈-尤佳材料係含有m及氫(Si⑽)且介電常數小 万、、,、勺5的非曰曰形 '經氮化氫化的碳化石夕。其他適宜之材料包括
SiN、SiCH及 SiON。 黏著促進刎層21 5較佳具有如下特性:(1)低介電常數; 低為1父互作用;(3)可提高氧化阻性;及⑷具有相對於ILD 層216及通孔硬質光罩層213之RIE化學選擇性。用於黏著促 進㈣層21 5之尤佳材料包括矽氧烷或SiC〇h,最佳為h〇sp BEStTM (Honeywell公司有售)。 硬質光罩層117及2 17可以由任何適宜之介電材料形成, 然較佳係由介電常數小於約5的介電材料形成。用於硬質光鲁 罩層Π7及217的較佳材料包括§1(::〇1·!及SiCH。在最佳實施 例中,該等硬質光罩層具有一小於約3,5的介電常數。 , 最終頂蓋層119及2 19可以由任何適宜之材料組成,然較 佳係由SiNCH或SiN形成。當最終頂蓋層係由SiNCH形成時 ,該層較佳由約20至34原子。/❹的;5夕、約12至34原子%的碳、 約5至30原子%的氮及約20至5〇原子%的氫組成。該材料之
組成較佳係SixCyNwHz,其中\為約〇.2至約0_34,y為約0· 12 至約0.34, w為約0.05至約0.3,及z為约0·2至約0.5。該SiNCH 89046 -17 - 1234231 材料足一尤佳組成為約22至3〇原子%的矽、約丨5至3〇原子〇/〇 的蛟、約1 〇至22原子。/。的氮及約3〇至45原子%的氫。該尤佳 殂成可表達為SixCvNwHz,其中x為約2.2至約3,y為約1 .5至 约j ’ w為約1至约2,及z為約3至約4.5。 圖2(e)所示之互連結構可以藉一單鑲嵌製程來形成,例如 圖2(a)至圖2(e)所示之製程。該製程可視情況開始於沈積頂 凰層111於基板110上,並隨後沈積ILD層丨丨2於頂蓋層丨u , 上,如圖2(a)所示。頂蓋層111及ILD層112可以藉任一適宜 万法沈積而成。舉例而言,若將SlLKTM用於ILD層112,則 可以藉一旋塗製程來塗佈該樹脂,隨後實施一烘烤步驟以 去移溶劑,然後再實施一熱固化步騾。 然後’沈積通孔層階之硬質光罩層1丨3於ILD層112上,如 圖2(a)所示。硬質光罩層113可以藉任一適宜方法沈積而成 ,然而,當硬質光罩層113為义1^(:1^時,較佳係採用化學氣 骨豆沈積(CVD)方法將其直接沈積於ILD層1 1 2上。另一選擇 為’可將旋塗玻璃用於通孔層階之硬質光罩層丨丨3。一較佳 · C V D材料之一貫例為s 1C Η,一較佳旋塗材料之一實例為 H〇SP BEStTM。 在沈積一硬質光罩層丨13之後,可沈積若干附加犧牲硬質 光罩層(未顯示)。舉例而言,可沈積一系列的硬質光罩層, 例如2000年4月1 4日提出申請的名稱為「用於製作互連結構 的保 I隻性硬質光罩(Protective Hardmask for Producing Interconnect Structures)」的同在申請中之序號為09/550,943 的美國專利申請案中所描述的硬質光罩層,該案之揭示内 8 9046 -18 - 1234231 容以引用的方式併入本文中。 在沈積頂蓋層1 1 1.、IL D層1 1 2及硬質光罩層1 1 3之後,採 用一微影圖案化製程形成至少一通孔1 1 4a。隨後藉利用例 如反應性離子蝕刻(RIE)移除未由光阻劑保護之區域内的 硬質光罩層1】3及IL D層1 1 2之一部分形成通孔n 4 a。硬質光 罩層1 1 3可以如下方式幫助該蝕刻步驟··可首先於未由光阻 劑覆盍之區域内蚀刻硬質光罩層11 3,然後可以移除光阻劑 ’留下與光阻劑圖案相匹配的經圖案化之硬質光罩層1丨3。 其後,可於未由硬質光罩層1 1 3覆蓋之區域内蝕刻1]11)層n 2 及頂蓋層1 1 1。 在通孔114a形成之後,通孔可襯貼一擴散阻障襯層(未顯 示)’然後沈積一導電材料於通孔114 a内以形成導體丨14, 如圖2 (b)所示。擴散阻障襯層可以藉任一適宜方法沈積而成 ,例如物理氣體沈積(PVD)、化學氣體沈積(c VD)、原子層 沈和、(AL·D)或離子化物理氣體沈積(p vd)。該擴散阻障襯 層可係一藉由沈積若干耐火金屬作為一薄膜複合物建構而 成的多層襯層。導電材料1 14可藉任一適宜方法(例如電鍍 技術)沈積於通孔l14a内。多餘的襯層材料及多餘的導電材 料114可以在一 CMP製程中移除,在該製程中,導體n4的 頂面被製作成與硬質光罩層1 1 3共平面。硬質光罩層1 1 3可 以在泫C MP步驟中用作研磨終止層,從而在研磨過程中保 護ILD層112免遭破壞。在該CMP步‘驟中,犧牲硬質光罩層 (未顯示)亦可被移除。 圖2(a)至圖2(b)闡釋第一互連層階之形成,該第一互連層 89046 -19 - 1234231 階包含頂蓋層m、ILD層m、„光罩層|13及通孔導體 丨丨5。在圖2(c)中’第二互連層階之形成開始於通孔頂蓋層 1丨〕、丨LD層Π6及硬質光罩層117之沈積。於主要硬質光罩 層1 1 7上可以沈積若干附加犧牲硬質光罩層(未顯示)。 在一較佳實施例中,頂蓋層丨15係一藉CVD沈積而形成之 氮化矽薄膜。在一尤佳實施例中,頂蓋層115係藉CVD沈積 之 SiCNH。 ILD層11 6較佳由一與ILD層112所用材料不同之材料形 成。若11^層丨丨2係由SlC〇H材料形成(較佳藉c VD沈積),則 比0層116較佳由聚合熱固性材料形成,例如311^【1^。若1匕〇 層1.1 6係一低k聚合材料,例如SlLKTM,則通常採用旋塗塗 佈孩ILD材料,隨之施予塗佈後熱烘烤以去除溶劑,並在高 溫下令其固化。 線硬質光罩層117較佳由一低k介電材料形成,例如 SiCOH或SiCH,其可以採用CVD或旋塗方法沈積而成。一 車乂佳C V D材料之一貫例係s 1C Η,一較佳旋塗材料之一實例 係 H〇SP BEStTM。 在沈積通孔頂盍層11 5、ILD層1 1 6及線硬質光罩層1 1 7之 後,利用一微影圖案化及蝕刻製程(其可以包括反應性離子 蝕刻(RIE))形成至少一渠溝1 i8a,如圖2(c)所示。渠溝118a 可以襯貼一擴散阻障襯層(未顯示),然後,沈積一導電材料 於渠溝H8a内以形成導體118,如圖2(d)所示。該擴散阻障 襯層可以藉任一適宜方法沈積而成,例如物理氣體沈積 (PVD)、化學氣體沈積(CVD)、原子層沈積或離子化 89046 -20 - 1234231 物理氣體沈積(Ι-PVD)。該擴散阻障襯層可以係—藉沈積若 干耐火金屬作為一薄膜複合物建構而成的多層襯層。導雷 材料118通常係用於導電通孔114之相同材料,且可以藉任 —通:M:方法(例如電鍍技術)沈積於渠溝丨丨8a内。多餘的槪層 材料及多餘的導電材料118可以在一CMP製程中移除,在該 製程中,導體Π8的頂面被製作成與線硬質光罩層U7共平 面。 在導體1 14及11 8形成之後,可以沈積最終頂蓋層119,如 圖3(d)所示。最終頂蓋層119可以由任一適宜之介電材料形 成’然其較佳藉CVD沈積SiCNH或SiN而成。 作為上述並顯示於圖2(a)至圖2(e)之單鑲嵌方法之替代 万案’本發明之互連結構可以利用雙鑲嵌方法來形成,例 如圖3 (a)至圖3 (句中所示之方法。該替代製程可視情況開始 於沈積頂蓋層211於基板210上,並隨後沈積ILD層212於頂 蓋層211上。 然後,藉如下製程建構一雙層蝕刻終止層:首先沈積蝕 刻終止層2 1 3於ILD層2 1 2上,然後依序沈積黏著促進劑層 215於蚀刻終止層213上。層213較佳藉(:¥〇沈積而成且最佳 係S1N C Η 黏著促進劑層2 1 5較佳藉旋鐘方法沈積而成且較 佳係一 SiCOH材料,最佳係h〇sp BEStTM。 在沈積黏著促進劑層21 5之後,沈積ILD層2 16及硬質光罩 層2 1 7 °然後,採用一習知微影製程形成渠溝2 1 8a及通孔 2 1 4a ’如圖3 (b)所示。該雙鑲嵌蝕刻製程涉及犧牲硬質光罩 之使用。在貫施線層階之微影之後,該蝕刻製程將線層階 89046 -21 - 1234231 之圖案轉印至除非犧牲層2 1 7之外的硬質光罩層階内。然後 ’進行彳政景> 以圖案化通孔層階。該触刻製程藉由移除全部 之硬質光罩堆層(包括層217)及ILD層2 1 6來轉印通孔214a 之圖案’且選擇性地終止於層2 1 5上。然後,触刻剩餘之線 層階硬質光罩層(包括層217)。藉蝕刻通孔圖案至層215、2Π 及2 1 2内且選擇性地終止於層2 Π上來繼續該敍刻製程之實 施。蝕刻ILD層2 1 2以進一步界定線。最後,蝕刻頂蓋層2 ! i 以元成通孔。该取後之姓刻步驟亦移除線圖案中之層2 1 5以 完成渠溝218a。 然後’在一雙鑲嵌製程中使用導電材料填充通孔2丨4a及 渠溝21 8a,以形成導體214、218,如圖3(c)所示。多餘之導 體材料可如前所述在一 CMP製程中移除。 在導體214、21 8形成之後,可以沈積最終頂蓋層219,如 圖j (d)所示。最終頂蓋層21 9可以由任一適宜之介電材料形 成,然較佳係藉CVD沈積SiCNH或SiN而成。 作為圖3(a)至圖3(d)所闡釋之雙鑲嵌方法之替代方案,本 發明之互連結構可以按如下之簡化雙鑲嵌方法形成。在該 毛代之雙鑲歆方法中,可調整ILD層2 1 2之性質以便在RIE 圖案化步驟中具有選擇性,且可藉例如使層216與212採用 不同之材料來調整RIE步驟之化學過程,藉此允許自結構中 省郃内嵌層213與215。舉例而言,可使用(:174來蝕刻31(:〇11 材料,使用NVH2來蝕刻諸如Silk之聚合材料。 儘管上又已結合一特定的較佳實施例及其它替代實施例 詳細說明瞭本發明,但麵,熟習此項技術者根據上文說 89046 -22 - 1234231 明將暮备地構想出本發明之眾多替代、修改及變動形式。 因此,後附申請專利範圍將囊括所有此等歸屬於本發明之 真正範~及精神内的替代、修改及變動形式。 【圖式簡單說明】 、據m發m胃特點及本發明之特徵要件詳細載明 於後附之中請專利範圍巾。該些圖式僅出於闡釋之目i 且未按比例繪製。此外,圖式中 ^ M 、τ伯|」〈編唬代表相同之構 Γ 結合附圖參閱本文中之詳㈣n得對本 發明本身—(關於其組 又亍丁本 回Ί 邗菜万去兩者)之最佳瞭解。 圖1係顯7F —部分製成之積 闡釋-先前技術之互連結構; 面π意圖’其 圖2(a)至圖2(e)係顯示部分 示意圖,其閣釋根據本發明之=體電路裝置之剖面 成一互連結構的方法;/ 較佳實施例之—種用於形 圖3(a)至圖3(d)係顯示部分制 示意圖,其闡釋根據本發明 %植電路裝置足剖5 形成一互連結構的方法。 車乂佳貝施例足一種用灰 【圖式代表符號說明】 10 基板 11 頂蓋層 12 ILD層 14 導體 17 頂蓋層 18 導體 89046 1234231 19 最終頂蓋層 110 基板 111 頂蓋層 1 12 ILD 層 113 硬質光罩層 114a 通孔 1 14 通孔導體 115 通孔頂蓋層
116 ILD 層 117 線硬質光罩層 118a 渠溝 118 線導體 119 最終頂蓋層 210 基板 211 頂蓋層 212 ILD 層
213 敍刻終止層 215 黏著促進劑層 216 ILD 層 217 硬質光罩層 214a 通孔 218a 渠溝 214 通孔導體 218 線導體 219 最終頂蓋層 89046 -24 -
Claims (1)
1234231 拾、申請專利範圍: 1 種形成於一基板上的互連結構,該結構包含: —覆蓋該基板之第一介電層; —位於該第一介電層上的第一硬質光罩層,該第 質光罩層具有一頂面; 内肷於$亥第介電層及該第一硬質光罩層内的 一導體通孔; 一位於該第一硬質光罩層上的通孔層階頂蓋層; 一位於該通孔層階頂蓋層上的第二介電層,其中 二介電層係由一不同於該第一介電層之材料形成; “於该弟一介電層上的第二硬質光罩層,該第 質光罩層具有一頂面;及 内歲於該通孔層階頂蓋層、該第二介電層及該第 質光罩層内的至少一導電線,該導電線具有/與該 硬質光罩層之頂面共平面之頂面。 2如申請專利範圍第1項之互連結構,其中該第/介 係由SiCOH形成,該第二介電層係由一聚合熱固牲 形成。 3. 如申請專利範圍第丨項之互連結構,其中該第/介 具有一小於約50 Ppm/t之熱膨脹係數。 4. 如申請專利範圍第β之互連結構,其中該第/介 及该罘二介電層各具有一約1.8至約3 5且較倖約2 約2.9之介電常數。 . 々申π專利釦圍第1項之互連結構,其中該第/硬 一硬 至少 該第 二硬 第二 電層 材料 電層 電層 ,.5彡 質光 89046 1234231 罩層係由SiCHSSiNCH形成。 如申請專利範圍第1項之互連結構, 掌& 具中該通孔層階頂 層係由 SiNCH、SiN、SiCH或 SiOn^ 如申請專利範圍第1項之互連結構,7。 專氐/ 其中該第二硬質光 罩層係由形成,且見古 電常數。 未小於約3.5之介 如申凊專利範圍第丨項之互連結構, 班、k 丹其進一步包含一設 H孩通孔層階頂蓋層與該第二 γ、, ;1电層之間的黏著促 進劑層。 如申請專利範圍第1項之互連結構, Θ 其進一步包含一位 万;邊第一硬質光罩層與該導電線之 10 、、 上的最終頂蓋層。 一種形成於一基板之上的互連結構 a 一、、 咳結構包含: 一覆蓋該基板之第一介電層; 一位於該第一介電層上的蝕刻終止層; 一位於該蝕刻終止層上的黏著促進^層; -位於該黏著促進劑層上的第二介電層,其中該第二 介電層係、由不同於該第—介電層之材料形成; 一位於該第二介電層上的硬質光罩層,該硬質光罩層 具有一頂面; 内敗於该弟一介^*腐、》 %層及孩I虫刻終止層内的至少一導 電通孔;及 t 内嵌於㈣著促進劑層、該第二介電層及該硬質光罩 k内勺土 y寸包線’孩導電線具有—與該硬質光罩層 共平面之頂面。 89046 1234231 1 1 .如申請專利範圍第1 0項之互連結構,其中該第一介電層 係由S1C〇Η形成,而該第二介電層係由/聚合熱固性材 料形成。 1 2 .如申清專利範圍弟1 〇項之互連結構,其中遠弟一·介電層 具有一小於約50 ppm/°C之熱膨脹係數。 1 3 ·如申請專利範圍第1 〇項之互連結構,其中該第一介電層 及該第二介電層各具有—約1.8至約3 5且較佳約2.5至 約2.9的介電常數。 14.如申請專利範圍第1 〇項之互連結構,其中該蝕刻終止層® 係由SiCH或SiNCH形成。 15·如申請專利範圍第10項之互連結構,其中該黏著促進劑 層係由SiCOH形成。 16. 如申請專利範圍第1 〇項之互連結構,其中該硬質光罩層 係由SiCOH或SiCH形成,且具有一小於約3.5之介電常 數。 17. 如申請專利範圍第1〇項之互連結構,其進一步包含—位· 於該硬質光罩層及該導電線上的最終頂蓋層。 1 8. —種用於在一基板上形成一互連結構之方法,該方法包 含如下步驟: 沈積一第一介電層於該基板上; 沈積一第一硬質光罩層於該第一介電層上,該第一硬 質光罩具有一頂面; 於該第一介電層及該第一硬質光罩層内形成至少一 通孔開口; 89046 1234231 使用—導電材料填充該通孔開口,藉此形成内嵌於該 弔一介電層及該第一硬質光罩層内的至少一導電通孔; 沈積—通孔層階頂蓋層於該第—硬質光罩層上; 、/、 弟~'介®層於遠通孔層階頂蓋層上,其中該第 1兒層係由—不同於該第一介電層之材料形成; 沈和一第二硬質光罩層於該第二介電層上,該第二硬 質光罩層具有一頂面; 万、巧通孔層階頂蓋層、該第二介電層及該硬質光罩層 内形成至少一渠溝開口,其中該渠溝開口覆蓋該第一導 電通孔;及 用 ^笔材料填充該渠溝開口,藉此形成内嵌於該通 孔層階頂蓋層、該第二介電層及該第二硬質光罩層内的 主少一導電線,該導電線具有一與該第二硬質光罩層之 頂面共平面之頂面。 1 9.如申請專利範圍第18項之方法,其中該第一介電層係由 SlC〇H形成,而該第二介電層係由一聚合熱固性材料形 成。 20.如申請專利範圍第1 8項之方法,其中該第一介電層具有 一小於約50 ppm/t之熱膨脹係數。 2 1.如申請專利範圍第1 $項之方法,其中該第一硬質光罩層 具有一小於約7之介電常數。 2 2 ·如申請專利範圍第1 8項之方法,其中該第一硬質光罩層 係由SiCH或SiNCH形成。 23·如申請專利範圍第18項之方法,其中該通孔層階頂蓋層 89046 1234231 係由S1C Ν Η形成。 24.如申請專利範圍第18項之方法’其中該通孔層階頂蓋層 具有一小於約5之介電常數。 斤如申料利範圍第18項之方法,其進―步包含沈積—最 、、了〃 I層於邊第二硬質光罩層及該導電線上之步驟。 26.:申請專利範圍第18項之方法,其進-步包含在沈積該 f二介電層之前沈積一黏著促進劑層於該通孔層階頂 盖層上之步驟。 I 種用於在—基板上形成一互連結構之方法,該方法包 含如下步騾: 沈知—第一介電層於該基板上; 沈知一蝕刻終止層於該第一介電層上,該蝕刻終止層 具有一頂面; 沈知—黏著促進劑層於該蝕刻終止層上; 沈積一第二介電層於該黏·著促進劑層上,其中該第二 介電層係由一不同於該第一介電層之材料形成; 沈% —硬質光罩層於該第二介電層上,該硬質光罩層 具有一頂面; 毛4硬質光罩層、該第二介電層、該黏著促進劑層、 居第一介電層及該蝕刻終止層内形成至少一通孔開口; 於Μ硬質光罩層、該第二介電層及該黏著促進劑層内 形成土少一渠溝開口,其中該渠溝開口覆蓋該通孔開 口 ; 使用一導電材料填充該等通孔及渠溝開口,藉此形成 89046 -:)- 1234231 至少一通孔導體及至少一線導體且内嵌於該第一介電 層 ά触刻終止層、該黏奢促進劑層、弟二介電層及 該硬質光罩層内,該線導體具有一與該硬質光罩層之項 面共平面之頂面。 28.如申請專利範圍第27項之方法,其中該第一介電層係由 SiCOH形成,而該第二介電層係由一聚合熱固性材料形 成。 29. 如申請專利範圍第2?項之方法,其中該第一介電層具有 一小於約50 ppm/t之熱膨脹係數。 30. 如申請專利範圍第27项之古 闲不 ,、I万去,其中该蝕刻終止層係由 SiCH或 SiNCH形成。 ' 31. 如申請專利範圍第27項之方法,其中該黏 由SiCOH形成。 著促進劑層係 32. 如中請專利範圍第27項之方法,其進一步包含沈積一最 終頂盖層於該第二硬質光罩層及該導電線上之步驟。 S9046 -6 -
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/294,139 US6917108B2 (en) | 2002-11-14 | 2002-11-14 | Reliable low-k interconnect structure with hybrid dielectric |
Publications (2)
Publication Number | Publication Date |
---|---|
TW200419714A TW200419714A (en) | 2004-10-01 |
TWI234231B true TWI234231B (en) | 2005-06-11 |
Family
ID=32296906
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW092130322A TWI234231B (en) | 2002-11-14 | 2003-10-30 | Reliable low-k interconnect structure with hybrid dielectric |
Country Status (8)
Country | Link |
---|---|
US (2) | US6917108B2 (zh) |
EP (1) | EP1561241A1 (zh) |
JP (2) | JP2006506806A (zh) |
KR (1) | KR100773003B1 (zh) |
CN (1) | CN1314101C (zh) |
AU (1) | AU2003279460A1 (zh) |
TW (1) | TWI234231B (zh) |
WO (1) | WO2004044978A1 (zh) |
Families Citing this family (48)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7425346B2 (en) * | 2001-02-26 | 2008-09-16 | Dielectric Systems, Inc. | Method for making hybrid dielectric film |
JP2004146798A (ja) * | 2002-09-30 | 2004-05-20 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
JP3898133B2 (ja) * | 2003-01-14 | 2007-03-28 | Necエレクトロニクス株式会社 | SiCHN膜の成膜方法。 |
JP3715626B2 (ja) * | 2003-01-17 | 2005-11-09 | 株式会社東芝 | 半導体装置の製造方法および半導体装置 |
JP4086673B2 (ja) * | 2003-02-04 | 2008-05-14 | Necエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
US7081673B2 (en) * | 2003-04-17 | 2006-07-25 | International Business Machines Corporation | Multilayered cap barrier in microelectronic interconnect structures |
US6919636B1 (en) * | 2003-07-31 | 2005-07-19 | Advanced Micro Devices, Inc. | Interconnects with a dielectric sealant layer |
US7199046B2 (en) * | 2003-11-14 | 2007-04-03 | Tokyo Electron Ltd. | Structure comprising tunable anti-reflective coating and method of forming thereof |
US20050130407A1 (en) * | 2003-12-12 | 2005-06-16 | Jui-Neng Tu | Dual damascene process for forming a multi-layer low-k dielectric interconnect |
US7224068B2 (en) * | 2004-04-06 | 2007-05-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Stable metal structure with tungsten plug |
US20060012014A1 (en) * | 2004-07-15 | 2006-01-19 | International Business Machines Corporation | Reliability of low-k dielectric devices with energy dissipative layer |
US20060027924A1 (en) * | 2004-08-03 | 2006-02-09 | Taiwan Semiconductor Manufacturing Co., Ltd. | Metallization layers for crack prevention and reduced capacitance |
US6974772B1 (en) * | 2004-08-19 | 2005-12-13 | Intel Corporation | Integrated low-k hard mask |
US7348672B2 (en) * | 2005-07-07 | 2008-03-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Interconnects with improved reliability |
US7341941B2 (en) * | 2005-08-19 | 2008-03-11 | Texas Instruments Incorporated | Methods to facilitate etch uniformity and selectivity |
US7394154B2 (en) * | 2005-09-13 | 2008-07-01 | International Business Machines Corporation | Embedded barrier for dielectric encapsulation |
US20070059922A1 (en) * | 2005-09-13 | 2007-03-15 | International Business Machines Corporation | Post-etch removal of fluorocarbon-based residues from a hybrid dielectric structure |
CA2626852A1 (en) * | 2005-11-03 | 2007-05-18 | Redpoint Bio Corporation | High throughput screening assay for the trpm5 ion channel |
US20070155186A1 (en) * | 2005-11-22 | 2007-07-05 | International Business Machines Corporation | OPTIMIZED SiCN CAPPING LAYER |
US7338893B2 (en) * | 2005-11-23 | 2008-03-04 | Texas Instruments Incorporated | Integration of pore sealing liner into dual-damascene methods and devices |
US7358182B2 (en) * | 2005-12-22 | 2008-04-15 | International Business Machines Corporation | Method of forming an interconnect structure |
US20070152332A1 (en) * | 2006-01-04 | 2007-07-05 | International Business Machines Corporation | Single or dual damascene via level wirings and/or devices, and methods of fabricating same |
US7473636B2 (en) * | 2006-01-12 | 2009-01-06 | International Business Machines Corporation | Method to improve time dependent dielectric breakdown |
US20070278682A1 (en) * | 2006-05-31 | 2007-12-06 | Chung-Chi Ko | Self-assembled mono-layer liner for cu/porous low-k interconnections |
US7727885B2 (en) * | 2006-08-29 | 2010-06-01 | Texas Instruments Incorporated | Reduction of punch-thru defects in damascene processing |
US7466027B2 (en) * | 2006-09-13 | 2008-12-16 | Taiwan Semiconductor Manufacturing Co., Ltd. | Interconnect structures with surfaces roughness improving liner and methods for fabricating the same |
US7749894B2 (en) * | 2006-11-09 | 2010-07-06 | Chartered Semiconductor Manufacturing Ltd. | Integrated circuit processing system |
US7723226B2 (en) * | 2007-01-17 | 2010-05-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnects containing bilayer porous low-k dielectrics using different porogen to structure former ratio |
US7947565B2 (en) | 2007-02-07 | 2011-05-24 | United Microelectronics Corp. | Forming method of porous low-k layer and interconnect process |
US7485949B2 (en) * | 2007-05-02 | 2009-02-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device |
US7718525B2 (en) | 2007-06-29 | 2010-05-18 | International Business Machines Corporation | Metal interconnect forming methods and IC chip including metal interconnect |
US20090032491A1 (en) * | 2007-08-03 | 2009-02-05 | International Business Machines Corporation | Conductive element forming using sacrificial layer patterned to form dielectric layer |
US20090176367A1 (en) * | 2008-01-08 | 2009-07-09 | Heidi Baks | OPTIMIZED SiCN CAPPING LAYER |
US8212337B2 (en) | 2008-01-10 | 2012-07-03 | International Business Machines Corporation | Advanced low k cap film formation process for nano electronic devices |
US20090269507A1 (en) | 2008-04-29 | 2009-10-29 | Sang-Ho Yu | Selective cobalt deposition on copper surfaces |
US7863176B2 (en) * | 2008-05-13 | 2011-01-04 | Micron Technology, Inc. | Low-resistance interconnects and methods of making same |
JP2010003894A (ja) * | 2008-06-20 | 2010-01-07 | Nec Electronics Corp | 半導体装置の製造方法及び半導体装置 |
US8189292B2 (en) * | 2008-12-24 | 2012-05-29 | Hitachi Global Storage Technologies Netherlands B.V. | Method for manufacturing a magnetic write head having a write pole with a trailing edge taper using a Rieable hard mask |
US8889235B2 (en) * | 2009-05-13 | 2014-11-18 | Air Products And Chemicals, Inc. | Dielectric barrier deposition using nitrogen containing precursor |
US8836127B2 (en) * | 2009-11-19 | 2014-09-16 | Taiwan Semiconductor Manufacturing Co., Ltd. | Interconnect with flexible dielectric layer |
JP2012190900A (ja) * | 2011-03-09 | 2012-10-04 | Sony Corp | 半導体装置及びその製造方法 |
US8461683B2 (en) * | 2011-04-01 | 2013-06-11 | Intel Corporation | Self-forming, self-aligned barriers for back-end interconnects and methods of making same |
US8980740B2 (en) | 2013-03-06 | 2015-03-17 | Globalfoundries Inc. | Barrier layer conformality in copper interconnects |
US9385086B2 (en) * | 2013-12-10 | 2016-07-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | Bi-layer hard mask for robust metallization profile |
US9905456B1 (en) | 2016-09-26 | 2018-02-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
US10256191B2 (en) | 2017-01-23 | 2019-04-09 | International Business Machines Corporation | Hybrid dielectric scheme for varying liner thickness and manganese concentration |
US11217481B2 (en) * | 2019-11-08 | 2022-01-04 | International Business Machines Corporation | Fully aligned top vias |
US11244854B2 (en) | 2020-03-24 | 2022-02-08 | International Business Machines Corporation | Dual damascene fully aligned via in interconnects |
Family Cites Families (46)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6265780B1 (en) | 1998-12-01 | 2001-07-24 | United Microelectronics Corp. | Dual damascene structure for the wiring-line structures of multi-level interconnects in integrated circuit |
US6245662B1 (en) | 1998-07-23 | 2001-06-12 | Applied Materials, Inc. | Method of producing an interconnect structure for an integrated circuit |
US6265779B1 (en) * | 1998-08-11 | 2001-07-24 | International Business Machines Corporation | Method and material for integration of fuorine-containing low-k dielectrics |
JP2000150516A (ja) | 1998-09-02 | 2000-05-30 | Tokyo Electron Ltd | 半導体装置の製造方法 |
US6159842A (en) | 1999-01-11 | 2000-12-12 | Taiwan Semiconductor Manufacturing Company | Method for fabricating a hybrid low-dielectric-constant intermetal dielectric (IMD) layer with improved reliability for multilevel interconnections |
US6187663B1 (en) | 1999-01-19 | 2001-02-13 | Taiwan Semiconductor Manufacturing Company | Method of optimizing device performance via use of copper damascene structures, and HSQ/FSG, hybrid low dielectric constant materials |
US6380091B1 (en) | 1999-01-27 | 2002-04-30 | Advanced Micro Devices, Inc. | Dual damascene arrangement for metal interconnection with oxide dielectric layer and low K dielectric constant layer |
US6312793B1 (en) * | 1999-05-26 | 2001-11-06 | International Business Machines Corporation | Multiphase low dielectric constant material |
US6770975B2 (en) | 1999-06-09 | 2004-08-03 | Alliedsignal Inc. | Integrated circuits with multiple low dielectric-constant inter-metal dielectrics |
KR100768363B1 (ko) * | 1999-06-24 | 2007-10-17 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 집적회로장치의 제조방법 및 반도체 집적회로장치 |
US6319814B1 (en) * | 1999-10-12 | 2001-11-20 | United Microelectronics Corp. | Method of fabricating dual damascene |
US6406994B1 (en) | 1999-12-03 | 2002-06-18 | Chartered Semiconductor Manufacturing Ltd. | Triple-layered low dielectric constant dielectric dual damascene approach |
FR2802336B1 (fr) * | 1999-12-13 | 2002-03-01 | St Microelectronics Sa | Structure d'interconnexions de type damascene et son procede de realisation |
US6486557B1 (en) * | 2000-02-29 | 2002-11-26 | International Business Machines Corporation | Hybrid dielectric structure for improving the stiffness of back end of the line structures |
US6362091B1 (en) | 2000-03-14 | 2002-03-26 | Intel Corporation | Method for making a semiconductor device having a low-k dielectric layer |
US6440878B1 (en) * | 2000-04-03 | 2002-08-27 | Sharp Laboratories Of America, Inc. | Method to enhance the adhesion of silicon nitride to low-k fluorinated amorphous carbon using a silicon carbide adhesion promoter layer |
JP2001338978A (ja) | 2000-05-25 | 2001-12-07 | Hitachi Ltd | 半導体装置及びその製造方法 |
US6358842B1 (en) | 2000-08-07 | 2002-03-19 | Chartered Semiconductor Manufacturing Ltd. | Method to form damascene interconnects with sidewall passivation to protect organic dielectrics |
EP1837902B1 (en) | 2000-08-21 | 2017-05-24 | Dow Global Technologies LLC | Use of organosilicate resins as hardmasks for organic polymer dielectrics in fabrication of microelectronic devices |
US6451683B1 (en) | 2000-08-28 | 2002-09-17 | Micron Technology, Inc. | Damascene structure and method of making |
US6395632B1 (en) | 2000-08-31 | 2002-05-28 | Micron Technology, Inc. | Etch stop in damascene interconnect structure and method of making |
US6472306B1 (en) | 2000-09-05 | 2002-10-29 | Industrial Technology Research Institute | Method of forming a dual damascene opening using CVD Low-K material and spin-on-polymer |
US6380084B1 (en) * | 2000-10-02 | 2002-04-30 | Chartered Semiconductor Manufacturing Inc. | Method to form high performance copper damascene interconnects by de-coupling via and metal line filling |
SG137694A1 (en) * | 2000-10-25 | 2007-12-28 | Ibm | Ultralow dielectric constant material as an intralevel or interlevel dieletric in a semiconductor device and electronic device containing the same |
TW468241B (en) * | 2000-11-14 | 2001-12-11 | United Microelectronics Corp | Method to improve adhesion of dielectric material of semiconductor |
JP2002164428A (ja) * | 2000-11-29 | 2002-06-07 | Hitachi Ltd | 半導体装置およびその製造方法 |
US6451712B1 (en) * | 2000-12-18 | 2002-09-17 | International Business Machines Corporation | Method for forming a porous dielectric material layer in a semiconductor device and device formed |
US20020137323A1 (en) * | 2001-01-03 | 2002-09-26 | Loboda Mark Jon | Metal ion diffusion barrier layers |
US6383920B1 (en) | 2001-01-10 | 2002-05-07 | International Business Machines Corporation | Process of enclosing via for improved reliability in dual damascene interconnects |
US6710450B2 (en) | 2001-02-28 | 2004-03-23 | International Business Machines Corporation | Interconnect structure with precise conductor resistance and method to form same |
US6677680B2 (en) | 2001-02-28 | 2004-01-13 | International Business Machines Corporation | Hybrid low-k interconnect structure comprised of 2 spin-on dielectric materials |
US6603204B2 (en) | 2001-02-28 | 2003-08-05 | International Business Machines Corporation | Low-k interconnect structure comprised of a multilayer of spin-on porous dielectrics |
CN1503704A (zh) | 2001-04-16 | 2004-06-09 | 霍尼韦尔国际公司 | 分层堆栈及其生产方法 |
US20020164889A1 (en) | 2001-05-02 | 2002-11-07 | Cheng-Yuan Tsai | Method for improving adhesion of low k materials with adjacent layer |
KR100416596B1 (ko) * | 2001-05-10 | 2004-02-05 | 삼성전자주식회사 | 반도체 소자의 연결 배선 형성 방법 |
US6391757B1 (en) | 2001-06-06 | 2002-05-21 | United Microelectronics Corp. | Dual damascene process |
US6879046B2 (en) * | 2001-06-28 | 2005-04-12 | Agere Systems Inc. | Split barrier layer including nitrogen-containing portion and oxygen-containing portion |
US6798043B2 (en) | 2001-06-28 | 2004-09-28 | Agere Systems, Inc. | Structure and method for isolating porous low-k dielectric films |
JP4152619B2 (ja) * | 2001-11-14 | 2008-09-17 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法 |
US20030134499A1 (en) * | 2002-01-15 | 2003-07-17 | International Business Machines Corporation | Bilayer HDP CVD / PE CVD cap in advanced BEOL interconnect structures and method thereof |
US6806203B2 (en) * | 2002-03-18 | 2004-10-19 | Applied Materials Inc. | Method of forming a dual damascene structure using an amorphous silicon hard mask |
JP4340040B2 (ja) * | 2002-03-28 | 2009-10-07 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
JP3657921B2 (ja) * | 2002-04-26 | 2005-06-08 | 株式会社東芝 | 半導体装置とその製造方法 |
US6764774B2 (en) * | 2002-06-19 | 2004-07-20 | International Business Machines Corporation | Structures with improved adhesion to Si and C containing dielectrics and method for preparing the same |
US6867125B2 (en) * | 2002-09-26 | 2005-03-15 | Intel Corporation | Creating air gap in multi-level metal interconnects using electron beam to remove sacrificial material |
US7023093B2 (en) * | 2002-10-24 | 2006-04-04 | International Business Machines Corporation | Very low effective dielectric constant interconnect Structures and methods for fabricating the same |
-
2002
- 2002-11-14 US US10/294,139 patent/US6917108B2/en not_active Expired - Lifetime
-
2003
- 2003-10-30 TW TW092130322A patent/TWI234231B/zh not_active IP Right Cessation
- 2003-11-07 KR KR1020057008490A patent/KR100773003B1/ko not_active IP Right Cessation
- 2003-11-07 JP JP2004550790A patent/JP2006506806A/ja active Pending
- 2003-11-07 WO PCT/GB2003/004814 patent/WO2004044978A1/en active Application Filing
- 2003-11-07 AU AU2003279460A patent/AU2003279460A1/en not_active Abandoned
- 2003-11-07 CN CNB2003801033040A patent/CN1314101C/zh not_active Expired - Lifetime
- 2003-11-07 EP EP03772408A patent/EP1561241A1/en not_active Withdrawn
-
2004
- 2004-07-29 US US10/901,868 patent/US7135398B2/en not_active Expired - Lifetime
-
2010
- 2010-11-04 JP JP2010247790A patent/JP2011061228A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
US6917108B2 (en) | 2005-07-12 |
AU2003279460A1 (en) | 2004-06-03 |
WO2004044978A1 (en) | 2004-05-27 |
KR20050074996A (ko) | 2005-07-19 |
JP2011061228A (ja) | 2011-03-24 |
US20050023693A1 (en) | 2005-02-03 |
KR100773003B1 (ko) | 2007-11-05 |
JP2006506806A (ja) | 2006-02-23 |
US7135398B2 (en) | 2006-11-14 |
CN1711635A (zh) | 2005-12-21 |
TW200419714A (en) | 2004-10-01 |
US20040094839A1 (en) | 2004-05-20 |
EP1561241A1 (en) | 2005-08-10 |
CN1314101C (zh) | 2007-05-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI234231B (en) | Reliable low-k interconnect structure with hybrid dielectric | |
CN101197347B (zh) | 互连及其形成方法 | |
US6737747B2 (en) | Advanced BEOL interconnect structures with low-k PE CVD cap layer and method thereof | |
US6914320B2 (en) | Bilayer HDP CVD/PE CVD cap in advanced BEOL interconnect structures and method thereof | |
US7393776B2 (en) | Method of forming closed air gap interconnects and structures formed thereby | |
US8178437B2 (en) | Barrier material and process for Cu interconnect | |
US7834459B2 (en) | Semiconductor device and semiconductor device manufacturing method | |
JP2008502142A (ja) | 相互接続構造の製造方法 | |
US9870944B2 (en) | Back-end-of-line (BEOL) interconnect structure | |
JP4311947B2 (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM4A | Annulment or lapse of patent due to non-payment of fees |