1227493 玖、發明說明： 本申請書主張先前專利申請J P 2 0 0 2 - 1 4 9 3 1 0之優先權， I亥專利申請內容包含於本申請書之內以作爲參照。 (一） 發明所屬之技術領域 本發明是有關於一種半導體記憶體裝置和一種該裝置之 控制方法，且該特別是有關於一種能在高速讀寫之動態隨 機存取記憶體（以下稱dram)及其控制方法。 (二） 先前技術 傳統上，此種型態之半導體記憶體裝置具有一層狀之輸出 入結構。使用此一層狀輸出入結構之記憶體大型積體電路中 ’連接至感測放大器之本地輸出入線係透過主要輸出入線而 連接至主要放大器。此外，主要放大器係透過全域輸出入線 而連接至輸出電路，且這些輸出電路連接至輸出入端子。因 此，作爲一具有層狀輸出入結構之半導體裝置，一種半導體 記憶體裝置已被提出，其在感測放大器與主要放大器之間具 有次級放大器電路，用於放大感測放大器之微信號（譬如， 請參照日本未審查專利公告案號Π - 2 1 465 2，以下稱爲引用 案例1)。引用案例1提出了次級放大器區塊，其所在之區域 係一感測放大器區域和一次字元區域彼此交錯，並且揭露該 次級放大器電路係選擇性激勵。 作爲一具有上述配置之半導體記憶體裝置，一 512M之 倍速資料傳輸（Double Date Rate)之記憶體裝置曾經被提 出。於此記憶體裝置中，舉例而言，有四組記憶體配置在 一晶片上，而每一組可進一步分爲數個記憶體群聚。於此 -6- 1227493 情況下，每一組具有一 1 2 8M位元之記憶體容量，並且分 爲數個記憶體群聚，每一群聚具有一 2 5 6 K位元之記憶體容 量。 於此提出之半導體記憶體裝置之情況中，一行解碼器配 置在每一組的中央，且該行解碼器激勵某一行選擇器線路 ’藉此而自一感測放大器讀取資料至一輸出入線。 同時，在此一大容量半導體記憶體裝置之型態中，各組 之八個行選擇器線路係同時被激勵。於此情況下，選擇的 検式可以是自各組記憶體讀取資料至八個輸出入端子d Q 0 ^ 至D Q 7 .(以下稱爲” X 8模式”），或是由各組記憶體輸出資料 至輸出入端子DQO至DQ7的其中四個端子（以下稱爲"χ4 模式”）。 ， 根據上述引用案例1，不論X 8模式或X 4模式被記擇，對 · 應於八個行選擇器線路之感測放大器都將被選擇，且感測 放大器之交錯區域中之次級放大器電路將被激勵。被激勵 之次級放大器電路之輸出即經由一主要輸出入線路而供應 至一主要放大器，而在主要放大器或輸出電路中之8 -位元 資料或4-位元則被選擇。 於此結構中，在x4模式之多餘資料會透過主要輸出入線 路而不當地往上輸出至主要放大器或輸出電路，導致X4模 式中更多的電流消耗。此外，引用案例1完全未論及變更 次級放大器電路之控制在X 8模式與χ4模式之間，而且也未 慮及以集中方式配置該次級放大器電路。 1227493
i P (三）發明內容 因此’本發明之目的在於提出一種半導體記憶體裝置， 與傳統之半導體記憶體裝置相比較，本發明之裝置能減少 於X4模式時之電流消耗。 本發明之另一目的在提出一種半導體記憶體裝置，其能 藉改良次級放大器電路之佈線而減少佈線所占之面積。 本發明之又一目的在提供一種用於半導體記憶體裝置之 控制方法，其能減少當次級放大器電路同時啓動時之電流 消耗。 籲 根據本發明之一項特色，在於提供一種半導體記憶體裝 置’其具有一記憶體組，能再分割爲包含數個記憶體群聚 之記憶體陣列，包含連接至各記憶體陣列之一感測放大器 ’ 群組’連接至感測放大器群組之次級放大器電路單元，以 - 及連接至次級放大器電路之一主要放大器電路單元，其中 ’次級放大器電路係位於中央區域以集中方式排列，其中 該記憶體組係分爲第一及第二部分區域，次級放大器電路 包括第一及第二群次級放大器，分離連接至位於第一及第 β 一部分區域中之數個感測放大器群組，以及用於控制第一 及第二群次級放大器之一次級放大器控制電路，且次級放 大器控制電路之組態係爲共同控制第一及第二群次級放大 器。 根據本發明之半導體記憶體裝置最佳係另外具有數個行 選擇器線路，與記憶體群聚上面之中央區域呈平行而延伸 ，其中此數個行選擇器線路，當其同時被激勵時，將透過 -8- 1227493 ^ ψ 感測放大器群組之媒介，連接位於第一及第二部分區域之 數個記憶體陣列與第一及第二群之次級放大器，使得第一 及第二群之次級放大器能共同受次級放大器控制電路之控 制。 次級放大器控制電路最佳係執行控制，用於選擇性使第 一及第二群次級放大器連接至感測放大器群組，或是不與 其連接。 根據本發明之半導體記憶體裝置最佳係另外包含一啓動 信號產生器電路，其於行選擇地址信號之預定位元處提供 鲁 一信號至感測放大器控制電路，作爲一啓動信號以啓動次 級放大器控制電路。 當行選擇器線路同時被激勵時，二感測放大器群組最佳 · 係分別在第一及第二部分區域內被激勵，因而關於第一部 - 分區域而言，第一群之四個次級放大器連接於受激勵狀態 之感測放大器群組。同理，關於第二部分區域，有四個第 二群之次級放大器係連接於二受激勵狀態之感測放大器群 組，且次級放大器控制電路共計控制第一群及第二群之八 β 個次級放大器，藉以連接第一及第二部分區域中之感測放 大器群組至一主要放大器，同時透過八個次級放大器之媒 介而完成連接。 次級放大器控制電路最佳係能辨別資料寫入記憶體群聚 及資料自記憶體群聚讀出，並且在寫入模式時執行控制以 略過各次級放大器之一放大區塊，而同時在讀出模式時執 行控制使各次級放大器之放大區塊產生作用。 -9- Ϊ227493 < ， 根據本發明之另一項特色，在於提供一種半導體記憶體 裝置，其具有之記憶體組能分爲記憶體陣列並包含數個記 憶體群聚，此一半導體記憶體裝置具有感測放大器組配置 於記憶體陣列之兩側’與記憶體陣列形成層狀結構，第一 及第二次級放大器電路單元連接至排列在記憶體陣列兩側 之感測放大器組’且一主要放大器電路單元透過主要輸入 輸出線路（Μ I 0)而連接至第一及第二次級放大器電路，其中 第一及第二次級放大器電路單元以一集中方式配置在中央 區域，此處記憶體組係分爲第一及第二部分區域，第一及 第二次級放大器電路單元包括數個次級放大器排列於數個 感測放大器群組之中，其分別配置在記憶體陣列之兩側， 以及一次級放大器控制電路用於控制位於記憶體陣列兩側 上之數個次級放大器，且第一及第二次級放大器電路單元 - 中之次級放大器控制電路係配置爲能獨立控制第一及第二 次級放大器電路單元中之數個次級放大器。 根據本發明之半導體記憶體裝置最佳係另外包含一次級 放大器啓動信號產生電路，用於提供次級放大器啓動信號 # 至第一及第二次級放大器電路單元之次級放大器控制電路 ，且各信號彼此皆不相同。 根據本發明之半導體記憶體裝置最佳係另外包含與記憶 體陣列上面之中央區域平行之數個延伸之行選擇器線路， 以及一字元線，朝向其跨越行選擇器線路之方向延伸並經 過記憶體陣列。如該字元線被選擇且該數個行選擇器線路 同時被激勵，則位於記憶體陣列兩側之數個感測放大器群 -10- 1227493 組即被選擇，並且連接至位於第一及第二次級放大器電路 單元中之數個次級放大器。 第一及第二次級放大器電路單元之各次級放大器控制電 路最佳係能執行控制，以選擇性地使連接至位於記憶體陣 列兩側上之數個感測放大器群組之數個次級放大器工作或 不工作。 第一及第二次級放大器電路單元之各次級放大器控制電 路最佳係能夠指定一第一模式或一第二模式，第一模式係用 於使位於記憶體陣列兩側上之第一及第二次級放大器電路 · 單元中之數個次級放大器同時工作，而第二模式則選擇性地 僅使位於記憶體陣列之一側上之數個次數放大器工作。 根據本發明之半導體記憶體裝置最佳係另外包含次級放 · 大器信啓動信號產生電路，用於產生次級放大器啓動信號 · ’以提供預定位元數之互補行選擇位址信號作爲次級放大 器啓動[信號’到達於第一及第二次級放大器電路單元之次 級放大器控制電路。 s m —及第二次級放大器電路最佳係具有一單一次級放 β 大器控制電路’且僅第一或第二次級放大器電路單元之複 _個！ # Μ Μ大：器工作以回應第二模式下之次級放大器啓動 ft §虎’而第一及第二次級放大器電路單元之複數個次級放 A _ & 11 ~模式下皆工作，如此於第二模式時將可減少次 級放大器之電流消耗。 SS第二次級放大器電路單元最佳係具有二次級放 a I ί空制j m路’其分別工作以回應彼此互補之次級放大器 -11- 1227493 啓動信號，並且選擇地使第一及第二次級放大器電路單元 中之數個次級放大器分別動作，並使第二模式下之其餘次 級放大器不工作。 於記憶組中，最佳係四個行選擇器線路同時啓動，當字 元線被選擇時，位於四個記憶體陣列兩側之八個感測放大 器群組即被啓動，且各第一及第二次級放大器電路單元皆 具有八個次級放大器。 位於第一或第二次級放大器電路單元之各八個次級放大 器最佳係根據第二模式下之次級放大器控制電路之控制而 工作。 根據本發明之另一項特色，係提出一種半導體記憶體裝 置’其具有能分爲內含數個記憶體群聚之記憶體陣列之記 憶體組，該半導體記憶體裝置包含排列在記憶體陣列兩側 之感測放大器群組，與中間的記憶體陣列形成層狀組織， 第一及第二次級放大器電路單元連接至排列於記憶體陣列 兩側之感測放大器群組，且一主要放大器電路單元經由主 要輸入/輸出線路（MIO)之媒介而連接至第一及第二次級放 大器電路單元，其中第一及第二次級放大器電路單元係以 集中方式排列在中央區域，此處記憶體組分爲第一及第二 部分區域，第一及第二次級放大器電路單元包括數個次級 放大器排列於數個感測放大器群組之中，其個別排列於記 憶體陣列之兩側以及一次級放大器控制電路用於控制位於 記憶體陣列兩側之數個次級放大器。位於第一及第二次級 放大器電路單元之次級放大器控制電路係配置爲獨立控制 1227493 位於第一及第二次級放大器電路單元中之數個次級放大器 ’且記憶體陣列中之位元線與記憶體陣列兩側上面排列之 感測放大器群組間之佈線不同於其他記憶體陣列之位元線 與其他記憶體陣列兩側上面排列之感測區塊間之佈線。 根據本發明之另一項特色，係提出一種用於半導體記憶 體裝置之控制方法，該裝置包括能分爲記憶體陣列之記憶 體組，包含數個記憶體群聚，以及第一及第二次級放大器 電路單元連接於排列在記憶體陣列兩側上面之感測放大器 群組，且包含一模式用於啓動第一及第二次級放大器電路 · 單元之所有次級放大器，以及另一模式用於選擇性地啓動 第一及第二次級放大器電路單元之某些次級放大器並且制 止其餘次級放大器使之不動作。第一及第二模式係選擇性 之指定，因此能達到減少電流消耗之目的。 (四）實施方式 參照第1圖，以下說明根據本發明之一實施例之半導體記 憶體裝置。根據本發明之半導體記憶體裝置具有一層狀式之 輸入輸出線路，圖示之實例係本發明應用在5 1 2M倍速資料 β 傳輸之半導體記憶體裝置且記憶體晶片分割爲四組（0,1，2,3 等四組），每組各具有128Μ-立元之記憶容量。此外，各組 記憶體分割爲沿著圖示之側邊方向之二個次區塊〇及1 ’且 次區塊〇與1各分割爲2 5 6記憶體群聚ΜΜ。因此，記憶體 組0，1，2及3各包含共計5 1 2記憶體群聚ΜΜ。所以，圖示 之各記憶體群聚ΜΜ能夠儲存25 6-位元之資料。 一行解碼器（YDEC)l 1位於各記憶組〇，1，2及3之次區塊 -13- 1227493 0與1之間。行解碼器（YDEC)l 1選擇一行選擇器線路YS ，且連接至與該被選之行選擇器線路Y 5相關連之一對位元 線之一感測放大器組將被選擇’如下所述。 組憶組〇, 1，2及3具有主要放大器MA位於記憶體晶片之 垂直中央側，且線路解碼器（X DEC)位於主要放大器MA與 次區塊〇，1之間。一字元線w L自線解碼器（X D E C )向圖中 垂直方向延伸。於此例示中，次區塊〇與1各具有1 6個主 要放大器MA。 於此例示中，次級放大器區塊1 5位於記憶組0 5 1，2及3 之各次區塊〇，1之垂直中央處。於次級放大器區塊1 5中， 與次區塊〇，1中之感測放大器及本地輸入輸出線L 1 0相連 接之次級放大器電路係以集中方式排列。因此，該集中方 式排列於中央之次級放大器區塊1 5將記憶組0,1，2及3分 割爲第一及第二部分區域，且置於圖中之上下兩側。爲說 明便利起見，四個記憶體群聚MM將一起稱爲一記憶體陣 列MAY，而與記憶體陣列相連之一群感測放大器將稱爲一 感測放大器群組。 舉例而言，排列於字元線WL之方向或垂直方向之八個 記憶體群聚MM被分割爲二群而構成位於第1圖所示次區 塊〇之第一及第二部分區域中之記憶體陣列MAY。對各記 憶體陣列MAY，感測放大器群組分別排列於各記憶體陣列 之各側。各感測放大器群組包含共計四群感測放大器，且 各群感測放大器係由2 5 6個感測放大器構成爲各記憶體群 聚MM。 -14- 1227493 此外，次級放大器電路經由主要輸入輸出線ΜI 0而連接 至主要放大器ΜΑ，且主要放大器ΜΑ經由32個全域輸入 輸出線GIO而連接至一輸出電路1 8。圖中所示輸出電路is L/ 具有竹個緩衝電路用以儲存4 -位元資料，且連接至八個輸 入輸出端子，即接腳DQ0至DQ7。各輸入輸出接腳DQ〇 至DQ7係以4-位元基礎配置。因此，圖示半導體記憶體裝 置之特徵在於從本地輸入輸出線LIO —直至全域輸入輸出 線GIO皆爲層狀之輸入輸出線路結構，且次級放大器電路 或次級放大器電路區域1 5係位於各記憶組〇, 1，2及3之中 馨 央部分且爲一集中方式。次級放大器電路係置於感測放大 器與主要放大器之間的中間放大器。提供次級放大器電路 使得來自於感測放大器之信號能被放大並輸出至主要放大 器MA，因而獲致較快速之處理。第1圖僅顯示輸出電路 1 8及記憶組〇之間的連接情形以簡化說明；同樣情形亦適 用於其他記憶組與輸出電路1 8之間的連接。 於第1圖所示之半導體記憶體裝置中，各記憶組〇, 1，2 及3之各次區塊〇與1中之四條行選擇器線路Y S係同時啓 ® 動以讀寫資料，且讀寫之資料經由與輸出電路1 8相連接之 八個輸入輸出接腳DQ〇至DQ7而輸入或輸出。半導體記憶 體裝置經修改後能於二模式中做一選擇’其中一模式係同 時經由輸出輸入引線端D Q 0至D Q 7而讀寫資料（以下稱爲” X 8模式’’），另一模式則係同時經由輸入輸出引線端D Q 〇至 DQ7其中的DQ0至DQ3而讀寫資料（以下稱爲”χ4模式”）。 有關模式間之選擇將稍後討論，其說明將首先針對x8模式 -15- 1227493 及χ4模式之操作。首先，獨立於x8模式及x4模式之操作的 是各記憶組〇，1，2及3之各次區塊的四條行選擇器線路Y S 總是同時啓動。更爲明確地，在一字元線已由一線解碼器 (XDEC)選擇之狀態下，排列於各記憶組〇，1，2及3之側邊之 次區塊〇及1中的四條行選擇器線路YS係同時啓動。此將 選擇各記憶組之次區塊〇或1中與八個記憶群聚ΜΜ相連之 一感測放大器群組，且資料係經由被選擇之感測放大器群組 而自一記憶體單元讀出或寫入該記憶體單元。 於χ8模式，上述之啓動包括使用八條輸入輸出引線端 β DQO至DQ7，且各記憶組之次區塊0及1是在時鐘脈波之 前緣處同時啓動，因此每一記憶組可讀寫32-位元之資料， 而且各記憶組使用3 2個次級放大器電路及3 2個主要放大 器。 同時，於x4模式時，係使用四條輸入輸出引線DQ0至 DQ3。於一典型的傳統半導體記憶體裝置中，各記憶組之 3 2個次級放大器電路被啓動，如同在X 8模式之情況，且僅 有其中1 6個主要放大器被啓動。若採用此一系統，4 -位元鲁 資料即透過全域輸入輸出線路GIO而在1 6個主要放大器及 輸入輸出引線DQ0至DQ3之間移動。其將構成一項缺點， 因爲於x4模式時所需之次級放大器電路數目與x8模式啓 動時所需之數目相同，因此無可避免地導致大的電流消耗。 爲解決上述問題，根據本發明之半導體記憶體裝置於記 憶組0，1，2及3之中央處具有次級放大器區塊。於x 4模式 時’次級放大器區塊1 5之次級放大器電路受控制僅啓動於 -16-
« I 1227493 x 8模式中啓動之次級放大器的其中一半次級放大器電路。 因此，x4模式中啓動之次級放大器數目減少至x8模式中啓 動之次級放大器數目的一半，因此於x4模式時能顯著減少 電流消耗。此外，如第1圖所示，次級放大器區塊1 5皆排 列於記憶組〇,1，2及3之中央區域，因此使得x8模式及x4 模式中啓動之次級放大器的數目很容易變更’而於x4模式 時，操作之主要放大器數目即能減少，其結果是消耗的功 率也減少。 請參照第2A及2B圖及第3圖，有關依本發明之半導體 · 記憶體裝置將更明確之說明，譬如針對位於左側之次區塊 〇之一部亦即第1圖中記憶組〇之A側。此處請注意有關 位於右側，即第1圖之記憶組〇之B側的次區塊1之配置 情形將不重覆說明，而其他記憶組內之次區塊的配置則與 第2A與2B圖及第3圖所示者相同。 排列於第2A圖所示之記憶組0之左側的次區塊詳細佈線 示於第2B圖及第3圖，第2B圖所示之次區塊具有16x16 記憶體群聚MM，且記憶體群聚MM分割爲1 6x8上層群聚 β 組及1 6x8下層群聚組。次級放大器區塊1 5係位於上層群 聚組及下層群聚組之間。此外，次級放大器區塊1 5具有 13 6(8x1 7)個次級放大器電路。上層群聚組及下層群聚組各 具有兩個行解碼器（YDECS)1 la至1 1 d，其各能啓動5 1 2個 行選擇器線路YS中之單一行選擇器線路YS。行解碼器 YDEC1 la至1 Id將選擇性地啓動行選擇器線路YS0至 511,512 至 1023,1024 至 1535 以及 1536 至 2047 等其中之 -17- 1227493 一，且YD ECl la至1 Id中之各解碼器將同時選擇單一行選 擇器線路。因此，四條行選擇器線路Y S ’ s將會被選擇並啓 動。第2B圖說明了其中當YS0，YS512，YS1024及YS1536 同時啓動的情況。 請參照第2B圖，選擇字元線用於啓動上層群聚組之八個 記憶體群聚以及下層群聚組之八個記憶體群聚，且位於次區 塊中之Y解碼器（YDEC)使得四條行選擇器線路YS(YS05 YS5 12，YS 1 024及YS 1 5 3 6 )得以被啓動。因此，共計有16個 次級放大器被敔動，且該1 6個次級放大器經由本地輸入輸 · 出線LIO而連接至一記憶體陣列，此種情況示於第3圖。 爲進一步詳述x8模式及x4模式之操作，以下將說明用於 選擇一記憶組之線（X)及行（Y)位址。 首先，爲了選擇一 128M-位元之記憶組，由第〇位元至 第1 2位元構成之一 1 3位元X位址信號及一 Y位址信號將 被使用。Y位址信號係由12個位元構成，即由第〇位元（γ〇) 至第12位元（Y1 2)但排除第10位元（Y 10)。Y位址之第10 位元（Y 1 0)係作爲一命令信號，用於自動更新記憶體，因此 ® 不用於位址選擇。當Y位址信號提供給各記憶組時，數個 行選擇器線路YS’s(Y選擇線)即同時被啓動。於此情況下 ，Y位址信號之第0位元及第1位元即用於輸出電路之緩 衝器切換，因此，Y位址信號中共9個位元，即第2至第9 位元以及第1 1位元，即提供至各記憶組，以啓動各記憶組 中八個Y S線。 此外，根據本發明之實施例，Y位址信號之第1 2位元（Y 1 2) -18- 1227493 係用於x 8模式及x 4模式之間的切換。更明確地說，Y位址 信號之第1 2位元於χ8模式將係固定在一高位準，而在x4 模式時則切換到Y 1 2 (真値）或/ Y 1 2 (反相）。 考慮以上特色，第2B圖所示之半導體記憶體裝置之操作 將參照第3圖加以說明。第3圖所示爲第2B圖之次級放大 器區塊1 5之一啓動狀態之次級放大器電路20，與該次級 放大器電路20相連接之次級放大器群組SA1至SA8,以及 記憶體陣列MAYS。 第3圖所示爲以集中方式位於記憶組之中央的次級放大 馨 器區塊15，記憶體陣列MAY 1及MAY2，其包含四個排列 在次級放大器區塊1 5之上層區域之記憶體群聚MM，以及 記憶體陣列M A Y 3及M A Y 4，其各包含四個排列在其下層 區域之記憶體群聚MM。另外，感測放大器群組S A 1及 SA5，SA2及SA6，SA3及SA7，SA4及SA8等分別排列在記 憶體陣列M A Y 1至M A Y 4之兩側上面。 各感測放大器群組具有2 5 6x4感測放大器對應於四個記 憶體群聚MM。如第2B圖所示之情況，此處假設行選擇器 ® 線路Y S 0 5 Y S 5 1 2，Y S 1 0 2 4及Y S 1 5 3 6被啓動。於此情況下， 若單一線路，即行選擇器線路Y S被選擇，則各記憶體陣列 MAY中之四個記憶體群聚MM之位元線對即被啓動，使得 感測放大器群組，譬如排列在各記憶體陣列MAY之兩側上 面的S A 1及S A 5 ’得以連接至本地輸入輸出l 10。更明確 而言，若行選擇器線路Y S 0被選擇則感測放大器群組S A 1 之二感測放大器以及SA5之二感測放大器將連接至本地輸 -19- 1227493 f > 出入線LI Ο，因此，資料透過四個感測放大器而在記憶體 單元及L I Ο之間轉移。 二次級放大器電路2 0 a及2 0 b係用於共計1 6個上層及下 層之記憶體群聚，並由行選擇器線路Y S 〇，5 1 2，1 0 2 4及1 5 3 6 選擇，如第2 B圖所示。於第3圖之中，次級放大器電路 2 0a及2 0b連接至四個感測放大器群組SA1至SA4及另外 四個感測放大器群組SA5至SA8，其係相連於被選擇之行 選擇器線路γ S並且經由輸出入線對LI Ο s而置於字元線 WL之兩側上面。換言之，當行選擇器線路YS及字元線WL φ 被選擇時，八個感測放大器群組S A 1至SA8，其係位於與 字元線WL相連之記憶體陣列MAY之兩側上面，將被選擇 並且連接至次級放大器電路20a及20b(第3圖）。 請參考第2B圖，次級放大器區塊1 5之次級放大器電路 2 0a及2 0b係連接至一次級放大器啓動信號產生電路21， 並且受控於一次級放大器啓動信號SAE，其係由次級放大 器啓動信號產生電路2 1所產生。 另請參照第3圖，當字元線WL及YS線被選擇時，四個 Φ 記憶體陣列MAYS 1至4分別被啓動，如先前所述者。接著 ，八個感測放大器群組SA1至SA8，其係排列於記憶體陣 列MAYS之左右兩側（於本例中，左側係A側，右側係B側） ，皆被選擇。因此，感測放大器群組SA1至SA4及感測放 大器群組SA5至SA8分別連接至次級放大器電路20a及 2〇b，其係彼此不同者。二感測放大器群組SA1及SA2，其 係排列於相對於字元線WL之上層左側（接近A側），將分 -20- 1227493 t > 別連接於次級放大器電路20a之二次級放大器251，2 5 2及 2 5 3 J 5 4。此事實顯示感測放大器群組S A 1 —次能夠輸入出 2位元到達或來自於二次級放大器2 5 1及2 5 2，而感測放大 器群組SA2 —次能夠輸入輸出2位元到達或來自於二次級 放大器2 5 3及2 5 4 (於本例中，於圖中排列在上側之所有次 級放大器2 5 1至2 5 4總稱之爲第一群次級放大器）。 同樣地，置於相對於字元線W L之底部左側（A側）之感測 放大器群組S A 3則連接至次級放大器電路2 0 a之次級放大 器2 5 7及2 5 8，而感 '測放大器群組SA4則連接至次級放大 φ 器電路20a之次級放大器2 5 5及2 5 6(於本例中，次級放大 器2 5 5至2 5 8稱爲第二群次級放大器）。 次級放大器251至2 5 8連接至次級放大器控制電路27a ，其操作以回應次級放大器啓動信號SAE。於本例示中，Y 位址之第1 2位元（Y 1 2反相）係提供作爲次級放大器啓動信 號SAE至次級放大器控制電路27a。 此外，當行選擇器線路Y S及字元線路WL被選擇時，置 於被選擇記憶體陣列MAY之右側（B側）之感測放大器群組 鲁 SA5至SA8即被啓動。此將使得感測放大器群組SA5及SA6 分別連接至次級放大器261，262至263,264,亦即第一群之 次級放大器。同樣地，感測放大器群組SA7及SA8分別連 接至次級放大器267,26 8及2 6 5,26 6，亦即第二群之次級放 大器。這些次級放大器2 6 1至2 6 8係由次級放大器控制電 路2 7 6控制，其操作係回應次級放大器啓動信號S a E ( Y 1 2 真値）。 -21- 1227493 1' l 因此，根據圖所示之實施例，各次級放大器電路2 0 a及 20b係由八個次級放大器251至2 5 8 (或261至2 6 8 )構成以 用於各感測放大器陣列，以及一單一次級放大器控制電路 2 7 a(或2 7b)用於控制次級放大器。於此情況下，次級放大 器之啓動係由次級放大器啓動信號S A E所控制，且次級放 大器啓動信號SAE係由分配於χ4模式之Y位址信號構成， 亦即前述之行位址Υ 1 2。 現在將說明有關之操作。不論模式是設定在x8或χ4，四 個行選擇器線路Y S總是在相同時間啓動。於X 8模式時， · 作爲次級放大器啓動信號S ΑΕ之Υ 1 2維持在高位準，如前 所述及。因此，二次級放大器控制電路27a及27b位於記 憶體陣列M A Ys 1至4之兩側，如第3圖所示，其將啓動八 個次級放大器2 5 1至2 5 8及2 6 1至2 6 8，藉此使得次級放 大器25 1至2 5 8及26 1至26 8準備妥當以傳輸或拉收資料。 X 4模式類似於X 8模式，因爲預期値資料可以在啓動之記 憶體群聚Μ Μ兩側上之感測放大器群組S A 1至S A 8以及次 級放大器電路20a與20b之間傳輸。然而，次級放大器電 H 路2 0 a與2 0 b之次級放大器控制電路2 7 a與2 7 b是由次級 放大器啓動信號S AE之控制。於圖釋之例子中，僅有次級 放大器控制電路27a及27b之一啓動次級放大器。此意謂 次級放大器控制電路2 7 a或2 7 b係獨立控制a側或B側上 面之次級放大器電路2 0 a或2 0 b。 更明確地，Y地址信號之第1 2位元（γ 1 2反相（7 Υ 1 2 )及 Υ 1 2真値）係提供作爲次級放大器啓動信號s A E至次級放大 -22- 1227493 器控制電路2 7 a及2 7 b。亦即，當/ Υ 1 2爲低位準時，次級 放大器控制電路27a爲關閉，而當/Υ 1 2爲高位準時，該電 路2 7a即接通。當Y12爲高位準時，次級放大器控制電路 2 7 b爲接通，而當Y 1 2處於低位準時，該電路2 7 b即斷開 。於此例中，已假設高位準之/ Y 1 2係提供給次級放大器控 制電路2 7 a，而低位準之Y 1 2則係提供給次級放大器控制 電路2 7 b。 於此例中，連接於B側上之次級放大器控制電路2 7 b之 次級放大器261至2 6 8 (第3圖之斜線區域）係不動作，僅有 馨 A側上之次級放大器控制電路27a以及受次級放大器控制 電路2 7 a控制之次級放大器2 5 1至2 5 8係啓動狀態。因此 ，A側上之次級放大器2 5 1至2 5 8分別連接於八個主要輸 出入線MIOs，且8-位元資料與時鐘脈波之前緣同步，因此 往復傳輸於連接至主要輸出入線Μ I 0 s之主要放大器μ A。 其結果在第1圖所示輸出電路之緩衝器保留1 6 -位元資料 ，且該資料經由預定之輸出入輸DQ而移動。 請參照第4圖所示之操作波形，上述操作將進一步詳細 fll 說明。當字元線WL切換至高位準時，即啓動與字元線WL 相連之1 6個記憶體群聚MM之記憶單元，而被啓動記憶單 元之資料即傳送至位元線對（T/B)之上，並且由相連之感測 放大器群組SA1至SA8中的感測放大器加以放大。於此狀 態下，當一行選擇器線路YS被選擇時，資料由一被選擇之 感測放大器群組S A 1至S A 8輸出至一本地輸出入線L I 0之 上。資料經由次級放大器2 5 1至2 5 8以及2 6 1至2 6 8放大 -23- 1227493 後’輸出至主要放大器ΜΑ。 於X 8模式下，Υ 1 2係作爲次級放大器啓動信號S ΑΕ，Υ 1 2 設定爲高位準，因此Α側及Β側之次級放大器25 1至258 及26 1至2 6 8均啓動。其結果，16-位元資料經由主要輸出 入線MIO而輸出至主要放大器MA。 同時，當A側上之次級放大器電路20a在x4模式下被選 擇時’如第4圖所示，高位準之/γ 1 2信號作爲次級放大器啓 動信號SAE而提供給次級放大器控制電路27a，並與一 YS 線選擇信號同步，而低位準之Y 1 2信號則作爲次級放大器啓 鲁 動信號SAE供給B側上之次級放大器控制電路27b。因此， 僅有次級放大器25 1至25 8位於A側上者被啓動，而B側上 的次級放大器261至268則保持在不動作。綜上，期待値之 資料僅往復於A側上之次級放大器25 1至2 5 8。 請參照第5 A圖及5 B圖，有關記憶組0至3內之記憶體 區域與輸出入引線端DQ0至DQ7相關之分配將說明如下。 第5A圖所示爲χ8模式下之DQ引線端的分配。以記憶組0 爲例，係由次級放大器區塊15及行解碼器（YDEC)l 1定義 ® 而區分爲四塊（頂部、底部、左部及左部_)，區分爲四塊之 記憶體區域分開成爲二記憶體陣列。此外，輸出入引線端 D Q 4，D Q 3，D Q 1及D Q 6係由左上端至位於次級放大器區塊 1 5之上的記憶體陣列，以逆時針方向分配。同樣地，輸出 入引線端DQ5，DQ2，DQ0及DQ7係以逆時針方向分配至位 於次級放大器區塊1 5之下的記憶體陣列。此意謂自各記憶 體陣列讀取之4-位元資料輸出至一相關連之輸出入引線， -24- 1227493 而來自各輸出入引線之4 -位兀資料則儲存於相關連之記憶 體陣列。記憶體陣列相關於輸出入引線端之相同分配情形 如上述者亦適用於其餘之記憶組1，2及3。因此，記憶體陣 列及輸出入引線之間的分配係根據一對一之對應關係。 第5 B圖顯示記憶體陣列相對應於x4模式下之輸出入引 線端之分配情形。由該圖明顯知道，於χ4模式時，各記憶 組0，1，2及3係由次級放大器區塊1 5及Y D E C 1 1定義而分 爲四個區域。輸出入引線端DQ3，DQ2，DQ0及DQ1係由左 上端至位於次級放大器區塊1 5之上的記憶體陣列，以逆時 修 針方向配置。因此可得知，在x4模式時，DQ4至DQ7未被 使用，並且於此例中，有關於記憶體陣列以及輸出入引線 D Q 0至D Q 3之間的配置亦是根據一對一之對應關係。 如第5 A圖及5 B圖所示，根據記憶體區域與輸出入引線 有關之分配情形，以下將說明X 8模式及X 4模式下之詳細配 置情形。如第6 A圖所示，以下之說明係以記憶組〇之左上 部分之記憶體區域爲例，亦即次區塊0之上半部。 由第5A圖及5B圖明顯看出於χ8模式時，輸入輸出引線 鲁 端DQ4及DQ3係分配於第6Α及6Β圖所示區域，而輸出 入引線端D Q 3則於X 4模式時分配至該處。換言之，來自於 記憶組〇之左上方記憶體區域之資料係於χ8模式時經由輸 出入引線端DQ4及DQ3而移動，而在Χ4模式時，資料係 於記憶組〇左上方記憶區與輸出入引線端D Q 3之間移動。 第6Β圖顯示記憶體陣列MAY 1及MAΥ2位於記憶組〇之 左上方，以及次級放大器電路2 0 a、2 0 b，感測放大器群組 -25- 1 1227493 SA1，SA2，SA5，SA6，以及次級放大器控制電路27a，27b。 第6B圖所示之主要輸出入線MIOO至MI07係個別連接 至主放大器MAO至MA7,而MIOO至MI03及MI04至MI0 7 則係個別連接至D Q s中之一單兀（於本例中，分別爲D Q 3 及DQ4)。此外，MIOO至MI07係以一對一之對應關係與 本地輸出入線LIOO至LI07相連。 更明確地，A側上之次級放大器2 5 1至2 5 4以及B側上 之次級放大器2 6 1至2 6 4，如第6 B圖所示，係經由主要輸 出入線MIOO至MI07而分別連接至八個主要放大器MA0 至MA7。位於第6B圖下半層之次級放大器255至258及 2 6 5至2 6 8之佈線係與位於上半層之次級放大器相同，因 此其說明予以省略。 在此例示中，次級放大器2 5 1至2 5 2於A側上面係分別 連接至Μ I Ο 4及Μ I 0 5，而A側上之次級放大器2 5 3及2 5 4 則分別連接至MIOO及Μ101。同樣地，B側上之次級放大 器26 1及2 62分別連接至ΜΙΟ 6及ΜΙ07,而次級放大器263 及2 64則分別連接至ΜΙ02及ΜΙ03。 對應於上述MIOO至ΜΙ07之主要放大器ΜΑΟ至]\^7係 由Y位址信號之Y 0及Y 1切換開關。於X 4模式時，/ γ i 2 及Y 1 2係供給爲次級放大器啓動信號S A E至次級放大器控 制電路2 7 a至2 7 b，如第6 B圖所示。因此可知，於χ 4模式 時，主要放大器ΜΑΟ至ΜΑ7係由三個位元加以選擇，即 ΥΟ,ΥΙ 及 Υ2。
首先，有關x8模式下之操作將說明如下。當字元線WL -26- 1227493 已被選擇之狀態下，一單一行選擇器線路y s 〇即被選擇。 此時，各感測放大器群組s A 1及S A 5中，二感測放大器S A ( 0 ) 及SA(1)被選擇，而記憶體陣列ΜΑ Y1之四個位元對線路 (Τ/Β)0，1，2及3以及本地輸出入線路LI04，LI05，LI06及 LI07即相連接。 當行選擇器線路YSO被選擇的同時，行選擇器線路 YS5 12亦被選擇，因此在各感測放大器群組SA2及SA6中 ，二感測放大器SA(O)及SA(1)被選擇。其結果是，記憶體 陣列MAY2之4個位元對線路（T/B)0，l，2及3及LIOO，LI01， φ LI02及LI03經由各感測放大器群組SA2及SA6中之二感 測放大器SA(O)及SA(1)而相連接。 一感測放大器群組，例如S A 1，之相鄰位元對線路〇及1 可藉由一行位址位元Y 1加以區別，如第7圖所示。感測放 大器群組SA5之位元對線路2及3與感測放大器群組SA1 連接至相同的記憶體陣列M A Y 1，並且配對至感測放大器 群組S A 1，同時可藉由行位址位元Y 〇加以區別。同理，記 憶體陣列M A Y 2中的位元對線路0，1，2及3可藉由Y 1及 · Y 〇加以區別。 於X 8模式下，位於一被選擇字元線WL兩側上之次級放 大器電路20a及20b之全部八個次級放大器251至254， 及261至264皆被啓動。因此，LIOO至LI07與MIOO至 MI07相連接，不致引起問題。 同時，於X 4模式時，若次級放大器電路2 0 a，譬如係γ 1 2 及/ Y12選擇，則LIO4，LIO5，LIO0及LI01即連接至 -27- 1227493 MI〇4，MI05，MI〇〇及MI01。若次級放大器電路20b被選擇 ，貝[j LI06，LI07，LI02 及 LI03 連接至 MI06，MI07，MI02 及 MI03。於X4模式下，必須儲存來自於被選擇MIO之資料 在個別位址中，在具備4位元緩衝器之輸出入引線DQ3， 並由Υ1及Υ0選定。 然而，爲區別譬如ΜΙ04，ΜΙ05及ΜΙΟΟ,ΜΙΟΙ並由Υ1及 Υ〇加以區別，則Υ0及Υ 1之狀態必須改變。相同情況適用 於藉由Υ0及Υ1以區S!J ΜΙ02，ΜΙ03，ΜΙ06及ΜΙ07。換言 之。若Υ1及Υ0係設定於相同狀態，則無法儲存群組ΜΙ04， φ ΜΙΟ5ΜΙΟ0 及 ΜΙ01 或群組 ΜΙ04 及 ΜΙ05 及 ΜΙ02，ΜΙ03， MIO 6及MI 07於DQ3之四個分開的位址，因而導致重疊之 位址分配。 此種情形將參照第7圖更爲明確予以說明，該圖顯示主 要放大器MA0至MA7分別連接至MIOO至MI07。首先， 於x8模式時，MIOO至MI03及MI04至MI07分別連接至 輸出入引線DQ3及DQ4。於x4模式時，群組ΜΙΟΟ,ΜΙΟΙ， MI04 及 MI05 或群組 MI02，MI03,MI06 及 MI07 連接至 ® DQ3。 對應於相同感測放大器群組中之鄰接位元對線路之 MI04 及 MIO5，MIO0 及 MI01，MI06 及 MI07，MI02 及 MI03 可藉/ Y 1及Y 1加以區別，此由圖示即能明顯得知。此外， 位於記憶體陣列μα Y 1或M A Y2兩側上之感測放大器群組 SA1及SA5,SA2及SA6可藉由/ Y0及Y0加以區別。 然而，於x4模式時，在次級放大器控制電路27a或27b -28- 1227493 之控制下，爲由/ Υ 1 2及Υ 1 2以選擇群組Μ I Ο Ο 5 Μ I Ο 1，Μ I Ο 4 及 ΜΙ05 或群組 ΜΙ02，ΜΙ03，ΜΙ06 及 ΜΙ07，若 ΥΟ 及 Υ12 爲相同狀態，則不可能方便地選擇其中任一群組，如之前 所述者。 爲了避免此種不便利，Υ 0 (真値）係配置於Μ I 0 4及Μ I Ο 5 且/ Υ 〇係配置於Μ I 0 6及Μ I Ο 7，如第7圖所示。因此，群 組ΜΙΟ0，ΜΙΟ1，ΜΙΟ4及ΜΙ05可藉由/ Υ1及Υ1之組合加以 區別，/Υ0配置於ΜΙΟΟ及ΜΙ01，且Υ0配置於ΜΙ04及 ΜΙ05。同理，群組 ΜΙ02，ΜΙ03,ΜΙ06 及 ΜΙ07 可藉由 / Υ1 及Υ1之組合而區S[j，Υ0配置於ΜΙ02及ΜΙ03，且/ Υ0配 置於MI06及MI07。因此，於x4模式時，各次級放大器電 路2 7a及2 7b之四個次級放大器，如第6B圖所示，係連接 至DQ3之預定的4-位元端。 更多細節將配合第7圖加以說明。於x4模式時，可以得 知若/Y12位於邏輯1之位準，則A側上面連接至MIOO， MI01，MI04及MI05之次級放大器253,254,251及252即由 次級放大器控制電路2 7 a啓動，亦即，如第6 A圖所示，A 側上之次級放大器電路20a係由/ Y12選擇。同理，於x4模 式時，若Υ 1 2切換至邏輯1之位準，則次級放大器控制電 路2 7 6分別連接B側上面的次級放大器2 6 3，2 6 4，2 6 1及2 6 2 至 MI02，MI03，MI06 及 MI07。
以下將說明一實例，其中ΜΙΟ0，ΜΙΟ1，ΜΙΟ4及MI05係 連接至A側上之次級放大器251至2 5 4，亦即/ Y12位於邏 輯1之位準。倘若/ Y0及Y!係位於邏輯1之位準，則MIOO 1227493 被選擇，若/ Y0及Y1係位於邏輯1位準，則MI01被選擇 。同理，若γ 〇及/ γ 1位於邏輯1位準，則Μ I Ο 4被選擇， 若Υ 0及Υ 1位於邏輯1位準，則ΜIΟ 5被選擇。 有關Β側上之次級放大器261至264以及ΜΙ02，ΜΙ03, ΜΙ06,ΜΙ07之連接關係將說明如下（亦即若Υ12=1時所建 立之連接關係）。若Υ 〇及/ Υ 1位於邏輯1之位準，即ΜI Ο 2 被選擇，若Υ〇及Υ1位於邏輯1位準，則ΜΙ03被選擇。 同理，若/ Υ0及/ Υ1位於邏輯1位準，則ΜΙ06被選擇，若 Υ0及Υ1位於邏輯1位準，則ΜΙ07被選擇。 φ 第6Β圖所示之半導體記憶體裝置使用第7圖所示之Υ 位址之分配，因而容許相同之佈線用於記憶體陣列 ΜΑΥ1，ΜΑΥ2及感測放大器群組。 如上所述，對於Υ0及Υ 1位址之分配意謂用於選擇個別 記憶體陣列ΜΑΥ1及ΜΑΥ2中之記憶體群聚ΜΜ的Υ0及 Υ 1位址對各記憶體群聚而言皆不相同。此種情形對於使用 該半導體記憶體裝置而言雖不致產生任何問題，然而當評 估X 8模式下之記憶體群聚時，掃描之方向可能由一記憶體 β 群聚變換至另一群聚，如此即需要更多的評估時間。 請參照第8 Α及8 Β圖，以下將說明根據本發明之另一實 施例之半導體記憶體裝置。與第6B圖所示之次級放大器電 路2 0a及20b不同者係此半導體記憶體裝置之一次級放大 器電路2 0 a具有第一及第二次級放大器控制電路2 7 a 1及 2 7 a2，且其次級放大器電路20b具有第一及第二次級放大 器控制電路27bl及27b2。第8A圖顯示位於記憶組0之左 -30- 1227493 上方的記憶體區域。如同第6 B圖之實例，下半段之次級放 大器2 5 5至2 5 8及2 6 5至2 6 8，如第3圖所示，已經加以 省略以簡化說明。 次級放大器電路2 0 a之斜線部分第二次級放大器控制電 路2 7a2控制了位於記憶體陣列MAY2之A側上的感測放大 器群組SA2以及次級放大器2 5 3與254之間的輸出入。於 本例中，Y 1 2係提供給第二次級放大器控制電路27a2作爲 一次級放大器啓動信號，用於選擇性地經由次級放大器2 5 3 及254之中介而連接LIOO，LI01及MIDO，MI01。 _ 同理，次級放大器電路20a之第一次級放大器控制電路 27al控制了位於記憶體陣列MAY1之A側上之感測放大器 群組SA1以及次級放大器251，2 5 2之間的輸出入。於本例 中，/Y12係提供給第一次級放大器控制電路27al作爲次 級放大器啓動信號，用以選擇性地經由A側上之次級放大 器電路20a之次級放大器251及2 5 2而連接LI04，LI05及 MI04，MI05。 再者，次級放大器電路20b之第二次級放大器控制電路 β 2 7 b2控制了位於記憶體陣列ΜΑΥ2之Β側上的感測放大器 群組SA6以及次級放大器263,264之間的輸出入。Y12提 供給次級放大器電路20b之第二次級放大器控制電路27b2 ，作爲次級放大器啓動信號，以選擇性地連接LIO 2, LIO 3 及MI02，MI03，其係來自於記憶體陣列MAY2之B側上之 次級放大器區塊S A 6。此外，次級放大器電路2 0 b之第一 次級放大器控制電路27bl控制了位於記憶體陣列MAY1之 -31- 1227493 B側上之感測放大器群組SA5以及次級放大器261，2 62之 間的輸出入。/Y 1 2係提供給第一次級放大器控制電路27b 1 ，作爲次級放大器啓動信號，以選擇性連接LI 06，LIO 7及 MI06，MI07，其來自於記憶體陣列MAY1之B側上之次級 放大器區塊S A 5。 由上述可明顯得知，分別位於A側及B側上之第一次級 放大器控制電路27a 1及27bl將同時由次級放大器啓動信 號/Y 1 2啓動。同理，第二次級放大器控制電路27a2及27 b2 亦同時受次級放大器啓動信號Y 1 2而啓動。因此，記憶體 陣列MAY 1之兩側上之感測放大器群組之感測放大器中的 資料係供給至兩側上之次級放大器，並且輸出至Μ10 s。 在此裝置中，包含在記憶體陣列MAY 1及ΜΑΥ2中之記〃 憶體群聚MM以及感測放大器群組SA1，SA2，SA5及SA6中 之記憶體群聚MM具有相同之組態，且位元對線路及LI 0S 之間的連接情形均相同。 由則述明顯得知，依據圖不之各實施例，分別配置於第 8圖之上，下側之記憶體陣列MAY 1及MAY2係選擇性地 轉換，用以引導來自於記憶體陣列之資料，於x4模式時， 至於D Q 3之預定位址區域。 當使用此一組態於x4模式時，位於A側上之第一次級放 大器控制電路2 7 a 1及2 7 a2以及位於B側之上的第二次級 放大器控制電路27b 1及27b2使得多餘的次級.放大器能被 選擇性地不動作。由此可知，藉由提供兩個次級放大器控 制電路予各次級放大器電路，記憶體陣列MAYS中之記憶 -32- 1227493 體群聚MM即可使用相同的位址分配而無需作任何改變’ 如第6圖所示。 請參照第9圖，將更明確說明如下。首先，於X 8模式時 ，MIOO至MI03連接至DQ3，而MI04至MI07則連接至 DQ4。於χ4模式時，當位於邏輯1之位準的Y12提供作爲 次級放大器啓動信號時，位於次級放大器電路20a及20b 之第二次級放大器控制電路27a2及27b2即被啓動，因而 使次級放大器2 5 3 5 2 5 4及2 6 3，2 6 4開始工作，其連接至記憶 體陣列MAY2之感測放大器群組SA2及SA6。換句話說， 次級放大器啓動信號（Y 12)選擇記憶體陣列MAY2。於此狀 態下，次級放大器2 5 1 5 2 5 2，2 6 1及2 6 2，其係連接至記憶體 陣列MAY1者，將處於不工作之狀態。 由此可知，如第9圖之陰影區所示者，LIOO至LI03及 MIOO至MI03係經由次級放大器2 5 3,2 5 4,26 3及2 64之媒 介而完成連接，且主放大器ΜΑ0至MA3進一步連接。與 主放大器Μ A 0至Μ A 3相關連之D Q 3的資料係由位址/ γ 1， Y 1，/ Y 0及Y 0力[|以區’如弟9圖所不，並且保持在預定 之D Q位址處。 同時，於X 4模式時，邏輯1之位準的/ γ 1 2係提供給第一 次級放大器控制電路2 7 a 1及2 7 b 1，作爲次級放大器啓動信 號，用於啓動這些控制電路。其所啓動者僅有與位於記憶體 陣列MAY1兩側上面的感測放大器群組SA1及SA5相連接 之次級放大器2 5 1，2 5 2，2 6 1及2 6 2，而其餘的次級放大器則 保持在不動作之狀態。其結果是L I 0 4及LI 0 5連接至Μ I 〇 4 1227493 及MI05，而U06及LI07則連接至MI06及MI07。 如第9圖所示，上述之狀態係均等於另一狀態，其中位 於記憶體陣列MAY 1兩側上面的感測放大器群組S a 1及 SA5已由/ Y12選定。因此’ LI04至LI07分別連接至主要 大器MA4至MA7，其透過MI04至MI07而關連至DQ3。 如前所述者，經由Μ I 0 4至Μ I 0 7之資料輸出可藉使用 /Υ15Υ1，/Υ0及Υ0而保持在預定之位址處。 因此，本實施例使得群組Μ0，Μ1，Μ2及M3可由Υ12選 擇，而群組Μ4，Μ5，Μ6及Μ7可由/Υ12選擇。換言之，記 憶體陣列ΜΑΥ1及ΜΑΥ2係由Υ12加以轉換。再者，根據 本實施例之組態，Υ 1及Υ0之位址配置無需針對包含於各 感測放大器群組中之各記憶體群聚而改變。此一作法在X 8 模式下，掃描Υ位址以評估記憶體群聚時，能有利地排除 了必須改變位址掃描次序之負擔。 於第8 Β圖所示之實施中，位址掃描可以完成而且無須爲 各記憶體陣列而變更一 Υ位址次序。然而，次級放大器電 路20a及20b需各備有二次級放大器控制電路，亦即分別 爲27al，27a2及2 7bl，2 7b2，如此將導致面積的不爲稍增。 若與第8圖所示之實例相比較，設計一半導體記憶體裝 置之組態，並且有限制面積增加之能力是可行的。舉例而 言，記憶體陣列中之位元對線路以及感測放大器群組間之 連接可以針對各鄰接之記憶體單元而變換，藉以選擇x4模 式時，位於記憶體群聚一側之上的感測放大器群聚’因此 而容許使用相同的位址配置於記憶體陣列之中。 -34- 1227493 請參照第1 〇圖及第1 1圖，下將說明如第3圖及第6 B圖 所示次級放大器電路20a及20b之特定電路組態。第1〇圖 係針對次級放大器電路20a。對應於第3圖及第6B圖所示 之元件將給予相同之參考數字。如第3圖之實例，記憶組 〇之上半部及下半部次級放大器2 5 1至2 5 8將會顯示出來 ，次級放大器251至2 5 8係位於本地輸出入線LIOs及主要 輸出入線Μ I Ο s之間。上半部次級放大器2 5 1至2 5 4及下半 部次放大器2 5 5至2 5 8係以相同方式操作，因此以下之說 明主要係參照上半部之次級放大器2 5 1至2 5 4。 · 次級放大器電路20a如圖所示，係接收來自於一次級放 大器啓動信號產生電路21之一寫入啓動信號DIO WET以及 一讀取啓動信號DIORET作爲次級放大器啓動信號SAEs。 次級放大器電路20a亦接收一輸出入線等化信號DIOEQB 以及一位元線等化信號FBLEQT。由於次級放大器251至 2 5 4具有相同之電路組態，故次級放大器2 5 2將作爲代表 例加以說明。如圖所示，次級放大器2 5 2係由LIO等化電 路41，寫入緩衝器電路42，次級放大器區段43及MIO等 ® 化電路44等所構成，且其連接於LIOT(5)，LIOB(5)及 MIOT(5)，MIOB(5)之間。在本例中，LIO等化電路41係連 接至LIOT(5)及LIOB(5)，且若記憶體陣列爲啓動狀態，則 預充電至一 VCL電位，而若記憶體陣列不工作，則其預充 電至VBLR電位。MIO等化電路44則連接至MIO(T)及 MI 0(B)，以便預充電至CVL電位。 請參照第1 〇圖及第1 1圖，以下將說明第1 〇圖所示之電 -35- 1227493 路於x4模式下之操作。第1 1圖係當A側上面及B側上面 之次級放大器電路20a及20b分別執行x4模式時之讀取動 作時，所觀察到的操作波形。由第1 1圖可得知，在B側上 面的次級放大器電路20b之中，DIORET係提供作爲次級放 大器啓動信號SAE，且固定在一低位準（L)。此意謂Yl2係 作爲驅動Β側上面之次級放大器的信號，且其固定在低位 準，如此則ΜΙΟ線（Τ/Β)固定於高位準（Η)。 首先，如第1 1圖所示，位於Α側及Β側上之LI Ο線（τ / Β) 係預充電至VBLR之位準，因此當記憶體群聚爲不工作狀 態時，這些LIO線能保持在與位元對線之預充位準相等之 位準處。 於此狀態下，當輸入一列位址選擇指令ACTV時，一啓動 之記憶體群聚MM之位元線等化信號FBLEQT即被重置。在 列位址選擇指令ACTV輸入的同時，被選擇之字元線即轉切 至高位準’並且處於一設定狀態。來自於和被選擇字元線相 連接之記憶體單元內之資料經讀取放竹一位元對線路（T/B) 上。此資料之讀取係同時對A側及B側加以執行。 此時’由於位元線等化信號FBLEQT已被重置，LIO線 由VBLR位準預充電至VCL位準，並且等待一讀取指令 READ。於此狀態下，當讀取指令read輸入後，一預期値 之資料即由與一選擇YS線相連接之感測放大器的位元對 線路之中讀取出來，並且放在LI0線上面。當γ S線被設 定的同時，輸出入等化信號DIOEQB即被重置，且次級放 大器啓動信號D I 0 R E T同時設定。更明確地說，當γ s線設 1227493 定的同時’位元對線路之資料經讀出並置於LI0線上，由 次級放大器區段4 3放大，並且亦讀取置於Μ10線上。其 ’當某一數量之信號已讀出並置於Μ I 0線上時，一主要放 大器即啓動並將其輸出至輸出電路之一緩衝器。 同時’當寫入啓動信號DIO WET提供給次級放大器控制 電路2 7 a作爲一次級放大器啓動信號時，資料將直接由μ I 〇 線儲存於一寫入緩衝器電路4 2之中，而且無須通過次級放 大器區段4 3，如第1 〇圖所示。因爲此一操作未直接與本 發明相關連’故不再進一步說明其細節。 鲁 因此，依據本發明，次級放大器區塊係以一集中方式配 置於記憶體陣列之中央處，亦即記憶組，因此使數個次級 放大器得以配置於記憶組之上下方，以共用次級放大器控 制電路。其所提供之一優點，係減少了次級放大器控制電 路所需之布線面積。事實上，藉由減少次級放大器區塊之 布線面積，可使晶片之一側已減少了 2 8 · 8微米。再者，依 據本發明讀取動作時無須使用之次級放大器（半數使用在X 8模式之次級放大器）可在χ4模式時使之不動作，其係藉一 ® 次級放大器啓動信號而達成，與X 8模式相比較，在X 4模式 時，此將可減少電流消耗。因此，與X 8模式相比較，X 4模 式下之電流消耗已減少達1 3 . 3毫安培。 另外，依據本發明之各實施例，各次級放大器電路均已 具有二次級放大器控制電路。如此即可獲致一半導體記憶 體裝置，其允許較簡易之位址掃描以供評估。另外，二種 型態之布線圖形備妥供作記憶體陣列位元對線路以及次級 -37- 1227493 放大器區塊之間的連接，使得所獲致之一半導體記憶體裝 置能免除需要在各記憶體陣列中變更位址分配之負擔，同 時不會增加次級放大器控制電路之數目。 雖然本發明之揭露至目前皆係配合數個實施例加以說明 ’然而熟習本項技藝之人士能即刻將本發明以數種其他方 式加以應用。 (五）圖式簡單說明 第1圖係顯示根據本發明之一整體半導體記憶體裝置之 示意配置的佈線圖； 第2A及2B圖係根據第1圖所示之本發明之半導體記憶 體裝置之一主要區段之放大圖； 第3圖係爲說明第2B圖半導體記憶體裝置中之一次級放 大器電路單元之進一步細節的方塊圖； 第4圖係爲說明第3圖次級放大器電路單元之操作之一 波形圖； 第5 A及5 B圖係說明根據本發明中之X 8模式及X 4模式 時之記憶體區域及輸出入線路之分配； 第6A及6B圖係說明根據本發明之一實施例之半導體記 憶體裝置，其中第6A圖顯示目標記億體區域之位置，而第 6 B圖係特定用於說明記憶體區域之配置的方塊圖； 第7圖說明X 8模式及X 4模式下之個別位址之分配； 第8A圖係根據本發明之另一實施例之半導體記億體裝置 之一記憶體區域位置，第8 B圖爲說明其佈線之一方塊圖； 第9圖係說明第8 B圖所不之X 8模式及X 4模式之佈線下 1227493 之位址線分配； 第1 0圖係第3圖及第6 B圖所示之次級放大器電路單元 之一特定配置的電路圖；以及 第1 1圖係用於說明第1 〇圖所示電路之操作的波形圖。 主要部分之代表符號說明 11 行 解 碼 器 15 次 級 放 大 器 區 塊 18 輸 出 電 路 20 次 級 放 大 器 電 路 2 1 次 級 放 大 器 啓 動 信 號產生電路 2 5 1 -2 5 8 次 級 放 大 器 27a，27b 次 級 放 大 器 控 制 電 路 261-268 次 級 放 大 器 4 1 本 地 輸 出 入 等 化 電 路 42 寫 入 緩 衝 器 電 路 43 次 級 放 大 器 Ts 段 44 主 要 輸 出 入 等 化 電 路
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